JPH0335322A - デコーダ - Google Patents
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Abstract
め要約のデータは記録されません。
Description
ダに関するものである。特定的には、この発明は超スカ
ラプロセッサのための低価格の4命令のデコーダを提供
する。
時間は、3つの基礎の要因、すなわち、プロセッササイ
クル時間、応用を行なうために必要とされるプロセッサ
命令の数および命令を実行するために必要とされるプロ
セッササイクルの平均数により決定される。全体にわた
るシステム動作は、これらの要因の1つまたはより多く
を減することにより改良することができる。たとえば、
応用を行なうために必要とされるサイクルの平均数は、
マルチプロセッサアーキテクチャを用いることにより、
すなわち別個の命令を同時に実行するために1つ以上の
プロセッサを設けることにより、重大に減することがで
きる。
化に相関した不利益がある。効果的であるためには、マ
ルチプロセシングは、異なったプロセッサにより同時に
行われるべき独立したタスクに容易にセグメント化する
ことのできる応用を必要とする。容易にセグメント化さ
れるタスクのための要求は、マルチプロセシングの有効
な適用性を制限する。さらに多くの状況においてマルチ
プロセシングを介して達成される処理性能の増加は、多
数のプロセッサを必要とすることにより課せられる負荷
的な費用を相殺しないかもしれない。
ロセッサのハードウェアアーキテクチャが提案されてい
る。これらのいわゆる「超スカラ」プロセッサは、プロ
セッササイクル当り1つ以上の命令の持続した実行速度
を許容し、1サイクルにおいて異なったパイプライン段
階で多数の命令を扱うことができるがサイクル当り1命
令の最大のパイプライン容量に制限される従来のスカラ
プロセッサに対立する。対照的に、超スカラパイプライ
ンアーキテクチャは、異なったパイプライン段階におけ
るおよび同じパイプライン段階内の双方の命令の間の並
行を達成する。
超スカラプロセッサは、ただ命令が十分な速度で与えら
れることができるときにだけ有効である。もし命令フェ
ッチの平均速度が命令実行の平均速度より少なければ全
体のシステム性能において命令フェッチが制限要因とな
り得ることは、容易に明らかになるであろう。はとんど
の応用における命令レベルの並行の量はサイクル当り2
命令の実行速度を支持するのに十分であるが、必要とさ
れる帯域幅の命令を与えることは、困難である。たとえ
ば分岐は、命令が命令デコーダに関して誤って整列され
ることを引き起こして、命令をアドレスすることの連続
性を中断させる。これは、いくらかのさもなければ有効
なフエツチャおよびデコードサイクルがプロセッサに命
令を与えることにおいてただ部分的にだけ有効となるこ
とを順に引き起こb、なぜならば命令フエツチャの全体
の幅は有効な命令により占有されないからである。
と呼ばれ、かつシーケンシャルにフエツチされた命令の
数はランの長さと呼ばれる。第1図は、命令キャッシュ
メモリにおいて4つの命令キャッシュブロック(4ワー
ドのキャッシュブロックを仮定する)を占有する多数の
命令からなる2つの命令ランを例示する。第1の命令ラ
ンは、第2の命令ランT1ないしT4への分岐を含む命
令S1ないしS5からなる。第2図は、例示の目的のた
めに分岐の結果を決定するために2サイクルが必要とさ
れると仮定して、これらの命令ランが4命令のデコーダ
および2命令のデコーダを介してどのように連続される
かを例示する。
4命令のデコーダの利益を示す。これらのプログラムの
ために、平均フェッチ効率は2命令のデコーダのために
はサイクル当り1.72命令、4命令のデコーダのため
にはサイクル当り2゜75命令である。予想されるよう
に、4命令のデコーダは常に2命令のデコーダより性能
が優れている、なぜならば4命令のデコーダは2命令の
デコーダの可能な帯域幅の命令の2倍を有するからであ
る。
コーダの後で4命令のデコーダを直接に形成することは
、価格的に有効ではない。直接的な実現化例において、
サイクル当り4命令をデコードすることは、プロセッサ
のレジスタファイルならびに結果バッファの双方上の8
つの読出しポートおよびオペランドを分配するための8
つのバスを必要とする。その他の問題は、依存性分析の
ためのプロセッサ実行ハードウェアにおける大変な数の
比較器のための必要条件を含む。こうして、4命令のデ
コーダの増加されたハードウェア必要条件は、−船釣に
その実現化例により得られる性能利益より重大である。
ることのできる4命令のデコーダのアーキテクチャを提
供するために向けられる。この発明は、従来のように実
現される4命令デコーダの能力のほとんどは利用されな
いという認識に基づく。こうして、レジスタ読出しポー
トのためのコンンションを減するために、4命令デコー
ダ内で仲裁論理を用いることができる。
命令のデコーダが提供され、それは、複数個の論理命令
を受けるための入力ラッチを含み、その複数個の論理命
令はN個のレジスタオペランド識別子を含み、さらに、
入力ラッチに結合され論理命令の各々に対応する仲裁デ
ータに基づいてM個の利用可能な読出しポートのために
N個のレジスタオペランド識別子により(MはNより小
さい)読出しポートのコンテンションを仲裁するための
およびそれを示す制御信号を発生するための仲裁論理と
、仲裁論理により発生される制御信号に応答してM個の
利用可能な読出しポートにN個のレジスタオペランド識
別子を選択的に供給するためのマルチプレクス装置とを
含む。
実施例の詳細な記述を参照すべきである。
された(すなわち、1命令のデコーダの後で形成された
)4命令のデコーダの能力のはとんとは利用されないと
いう認識に基づく。たとえば、第4図は選択された試料
応用の実行の間の4命令のデコーダによるレジスタファ
イルオペランドの必要を例示する。第4図において、例
示された分配は、各サイクルにおける有効な命令により
占有されたデコーダにより測定され(整列の不利益はあ
ったが、分岐の遅延サイクルはなかった)、かつしたが
って、上方のバウンドを表わす。レジスタの必要がなぜ
そんなに低いかについては、いくつもの理由があり、そ
れはすべてのデコードされた命令が2個のレジスタをア
クセスするわ廿で\ はなく、すべてのデコードされた命令が有効なわけでは
なく (誤った整列のため)および幾つかのデコードさ
れた命令は同時にデコードされた命令の1つまたはより
多くの上に依存性を有する(相関したオペランドは結果
回送により後で得られる)ことである。
ーダ内に仲裁論理を含むことにより低いレジスタの必要
を利用することが可能である。好ましくは、仲裁のため
に使用される依存性情報を同時にデコードされる命令グ
ループに加えるために、プレデコードする論理もまたプ
ロセッサの命令メモリおよびその命令キャッシュの間に
用いられる。しかしながら、依存性情報は、正規の命令
フォーマットの部分を構成することができる。依存性情
報は、グループにおけるどの命令がグループにおける他
の命令により計算された値に依存しているかを示し、か
つレジスタポートを割り当てるため1;仲裁論理により
使用される。第5図は、依存性情報を抽象的な形態にお
いて例示する(Dは宛先フィールドを示すが、Slおよ
び第2はソースオペランドフィールドを示す)。ただレ
ジスタに基づいたオペランドのための依存性だけが重要
である。なぜならば、第1の宛先はハードウェアがレジ
スタ続出しポートのためのコンテンションを減するのを
許容することだからである。
ック図を例示し、それは命令メモリ10、依存性プレデ
コーダ12、命令キャッシュ14.4命令のデコーダ1
6、レジスタファイル18、結果バッファ20、分岐実
行ユニット22、算術論理装置(ALU)24、シフタ
ユニット26、ロードユニット28、ストアユニラ)3
0、データキャッシュ32およびデータメモリ34を含
む。
される超スカラプロセッサは32ビツトの機械であり、
各命令は第7図において例示されるように128ビツト
からなることが仮定されるであろう。たとえば、Aフィ
ールドおよびBフィールドは、ADD命令のためのレジ
スタオペランドフィールドを表わし、AオペランドはB
オペランドに加えられかつ結果はCフィールドにより示
される宛先場所に置かれる。
に渡って例示されるように、好ましい実施例においては
プログラムされた論理アレイ(PLA)である命令プレ
デコーダ装置40、遅延ラッチ42および出力ラッチ4
4を含む。動作において、4命令のブロックが命令メモ
リ10から命令プレデコーダ40および遅延ラッチ42
の双方ヘロードされる。命令デコーダ40は命令ブロッ
クに置ける命令の各々のために8ビツトのプレデコード
されたタグを発生し、それは命令により行なわれる動作
の形式およびそのレジスタポート必要条件を示す。各命
令ブロック内には4つの命令が含まれるので、命令プレ
デコーダ40の出力は命令キャッシュ14におけるスト
レージより前に命令ブロックに含まれる4つの命令と組
合せられる32ビツトのプレデコードされた仲裁情報か
らなる。
グのフォーマットを例示する。8ビツトのタグは、命令
のCフィールドに対応する2ビツト、命令のAフィール
ドに対応する3ビツトおよび命令上のBフィールドに対
応する3ビツトからなり、それらは命令のためのポート
アクセス必要条件を規定するために使用される。
6は入力ラッチ50、命令デコード仲裁装置52、マル
チプレクス装置54および命令デコード制御装置56を
含む。命令デコード仲裁装置52は、入力ラッチ50に
ロードされる命令ブロックに対応する32ビツトのプレ
デコード仲裁データを受けるために入力ラッチ50に結
合される。命令デコード制御装置56は、命令ブロック
内に含まれる4つの命令(OPINSO,0PINSI
、0PINS2および0PINS3)からopコードフ
ィールドを直接に受けるための形状にされる。マルチブ
レクス装置56は、4つの命令(INSOA、 lN5
OB、 lN5IA、 lN5IB、lN52A、lN
52B、lN53AおよびlN53B)のAオペランド
およびBオペランドを受けるための形状にされる。宛先
フィールド、すなわち各命令のCフィールドは、結果バ
ッファ20に結合される宛先バス、CPORTO。
に与えられる。
4命令のデコーダ16の入力ラッチ50にロードされる
。次いで、デコード仲裁装置52はレジスタファイル1
8およびリオーダバッファ20の4つの読出しポートに
結合される4つの利用可能な読出しバス(RDOPOR
TSRDIPORT、RD2PORT、およびRD3P
ORT)の有効な命令に対応するレジスタオペランドへ
の割り当てを始める。4つの命令内に含まれる8個の可
能なレジスタオペランド(INSOA、lN5OB、l
N5IA、lN5IB、lN52A。
れは4つの利用可能な読出しポートへのアクセスを必要
としてもよい。好ましくは、デコード仲裁装置52は以
下の方法において8個の可能なレジスタオペランドの間
の4個の利用可能な読出しポートを割り当てる、すなわ
ち必要とされるアクセスは、もし他の先行のオペランド
がアクセスを必要としなければ第1のポート上で可能に
され、もし1個の先行のオペランドがアクセスを必要と
すれば第2のポート上で可能にされ、もし2個の先行の
オペランドがポートを必要とすれば第3のポート上で可
能にされ、もし3個の先行のオペランドがポートを使用
すれば第4のポート上で可能にされ、もし4個の先行の
オペランドがポートを使用すればどのポート上にも可能
にされない(すなわちデコーダは停動する)。
2はマルチプレクス装置54に供給されるマルチプレク
サ制御信号を発生し、そのため所与の命令のためのレジ
スタオペランドは4つの利用可能な読出しバスRDPO
RTO,RDPORTl、PDPORT2およびRDP
ORT3の1つに選択的に与えることができる。第9図
において例示されるように、マルチプレクス装置54は
4つのマルチプレクス回路60ないし66を含む。
能なレジスタオペランドのすべておよび仲裁装置52に
より発生される8個の制御信号(COAOlCOBOS
c、AL、c、BI、c、A2、c、B2、c、A3
およびc、B3)を有し、かつその出力としてRDPO
RTO読出しバスを有する。出力として読出しバスRD
IPORTを有する第2のマルチプレクス装置62は、
入力として第1のレジスタオペランドlN5OAを含む
必要がない、なぜならばlN5OAはただ第1の読出し
バスRDPORTOだけに供給され、したがってただ7
個の制御信号(CIAOlCIBOlCIAl、CIB
I、ClA2、ClA3およびCIB3)を必要とする
だけだからである。
1の読出しバスRDFORTOは、もしレジスタオペラ
ンドlN5OAがポートアクセスを必要とすればレジス
タオペランドlN5OAに割り当てられ、もしlN5O
Aがポートアクセスを必要としなければその後のレジス
タオペランドに割り当てられる。しかしながら、どの場
合においてもlN5OAレジスタオペランドは第1の読
出しバスRDOPORT以外の読出しバスには割り当て
られない。同様に、出力として読出しバスRDPORT
2を有する第3のマルチプレクス装置64は第1および
第2のレジスタオペランドlN5OAおよびlN5OB
を含む必要がなく、かつ出力としてRDPORT3を有
する第4のマルチプレクス装置66は、第1、第2およ
び第3のレジスタオペランドlN5OA、lN5OBお
よびlN5Iを含む必要がない。したがって、第3およ
び第4のマルチプレクス装置64および66はデコード
仲裁装置52からただ6個および5個のマルチプレクサ
制御信号をそれぞれに供給される必要があるだけである
。
デコード仲裁装置52内に組入れられてもよい回路アレ
イの例を例示する。回路アレイは8つの要求ラインを含
み、その各々は4つの制御信号発生ライン(Glないし
G4)に接続されるポートアクセスを必要とするレジス
タオペランドに対応する。動作において、低い論理レベ
ル「0」が第1の発生ラインG1に適用され、かつ高い
論環レベル「1」が残余の発生ラインG2ないしG4に
適用される。マルチプレクサ制御信号は、1つの発生ラ
インから次への論理「0」の「通過」に基づいて発生さ
れる。たとえば、もし第1のレジスタオペランド(IN
SOA)がポートアクセスを必要とすればREQUES
TOラインが駆動され、それは第2の発生ラインが論理
rOJに駆動されることを引き起こす。この通過エベン
トは、第1の読出しバスRDFORTOが第1のレジス
タオペランドlN5OAに割り当てられるべきであるこ
とを示したc、AOマルチプレッサ制御信号を発生する
ために検出されかつ使用されることができる。
4命令のデコーダの能力は、もし従来の方法においてす
なわち8個の読出しポートを利用することによって実現
されれば十分に利用されないという事実を利用し、かつ
4命令のデコーダがただ4個の利用可能な読出しポート
だけにより機能することを可能にするためにポート仲裁
を用いる。こうして、ハードウェアの必要条件は重大に
減少されかつプロセッサのための簡単にされた設計は開
示された4命令のデコーダのアーキテクチャを用いる。
述べられてきた。しかしながら修正および変形は前掲の
特許請求の範囲の範囲内で作られてもよい。
の命令ランを示す。 第2図は、2命令のおよび4命令のデコーダを介して第
1図に示される命令ランのシーケンス決めを図示する。 第3図は、選択された試料応用の実行の間に測定された
4命令のデコーダの利益を図示する。 第4図は、選択された資料応用の実行の間の4命令のデ
コーダによるレジスタファイルオペランドの要求を図示
する。 第5図は、4命令のデコーダに与えられるべき命令のた
めの依存性情報を抽象的な形態において図示する。 第6図は、この発明を組入れるプロセッサのブロック図
である。 第7図(ヨ、第6図において図示されるプロセッサに与
えられるべき命令のための命令フォーマットの表現であ
る。 第8A図は、第6図において図示されるプロセッサにお
いて用いられる依存性プレデコーダのブロック図である
。 第8B図は、第8A図において図示される依存性プレデ
コーダにより命令ブロックに加えられる仲裁データの表
現である。 第9図は、第6図において図示されるプロセッサにおい
て用いられる4命令のデコーダのブロック図である。 第10図は、第9図において図示される4命令のデコー
ダの仲裁デコード装置において用いられる回路アレイの
概略図である。 図において、10は命令メモリ、12は依存性プレデコ
ーダ、14は命令キャッシュ、16は4命令のデコーダ
、18はレジスタファイル、20は結果バッフ7.22
は分岐実行ユニット、24は算術・論理装fl (AL
U) 、26はシフタユニット、28はロードユニット
、30はストアユニット、32はデータキャッシュ、3
4はデータメモリ、40は命令プレデコーダ装置、42
は遅延ラッチ、44は出力ラッチ、50は入力ラッチ、
52は命令デコード仲裁装置、54はマルチプレクス装
置、56はデコード制御装置、60ないし66はマルチ
プレクス回路である。
Claims (3)
- (1) a、複数個の論理命令を受けるための入力手段を含み、
前記複数個の論理命令はN個のレジスタオペランド識別
子を含み、さらに b、前記入力手段に結合されM個の利用可能な読出しポ
ートのために前記N個のレジスタオペランド識別子によ
り(MはNより小さい)読出しポートのコンテンション
を仲裁しかつそれを示す制御信号を発生するための仲裁
手段と、 c、前記制御信号に応答して前記N個のレジスタオペラ
ンド識別子を前記M個の利用可能な読出しポート手段に
選択的に与えるためのマルチプレクス手段とを含む、装
置。 - (2) a、複数個の命令ブロックをストアするためのストレー
ジ手段を含み、各命令ブロックは複数個の論理命令を含
み、さらに b、前記ストレージ手段からの前記命令ブロックを検索
しかつプレデコートするためのプレデコード手段を含み
、前記プレデコート手段は前記命令ブロックの各々に対
応して仲裁データを発生し、さらに、 c、前記命令ブロックおよびそれらの対応する仲裁デー
タを受けかつストアするためのキャッシュストレージ手
段と、 d、データ変数をストアするためのレジスタ手段と、 e、前記レジスタ手段に結合され前記命令ブロック内に
含まれる前記論理命令を実行するための実行手段と、 f、前記キャッシュストレージ手段からの前記命令ブロ
ックおよびそれらの対応する仲裁データを受けるための
、前記命令ブロック内に含まれる命令をデコードするた
めの、かつ前記命令ブロックに対応する前記仲裁データ
に基づいて前記レジスタ手段へのアクセスを仲裁するた
めの命令デコード手段とを含む、装置。 - (3) a、複数個の命令ブロックをストアするためのストレー
ジ手段を含み、前記命令ブロックはN個のレジスタオペ
ランドおよび仲裁データを含み、さらに b、前記ストレージ手段に結合され前記ストレージ手段
から前記複数個の命令ブロックを受けかつストレージ装
置のM個の読出部分に結合されるM個の利用可能な読出
しバスのための前記N個のレジストオペランドにより読
出部分の今テンションを前記仲裁データに基づいて仲裁
するための仲裁手段と、 c、前記仲裁手段に結合され前記仲裁手段により発生さ
れる制御信号に応答して前記N個のレジスタオペランド
を前記M個の読出しバスに選択的に与えるためのマルチ
プレクス手段とを含む、装置。
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