JPH0329524A - Selective call receiver - Google Patents
Selective call receiverInfo
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、無線電波を用いた選択呼出受信装置に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a selective call receiving device using radio waves.
従来の技術
従来、この種の選択呼出受信装置は、空中線と、空中線
で受信した無線信号を増幅、復調する無線部と、無線部
で復調した信号をデコーダに読み取り可能な信号に変換
する波形整形回路と、自己の呼出番号及びメッセージ・
データを解読するデコーダと、このデコーダにより解読
されたメッセージーデータを表示するＬＣＤドライバ及
びＬＣＤと、鳴音するための増幅器及びスピーカと、メ
ッセージ・データを記憶するためのメモ！Ｊ（ＲＡＭ）
と、自己の呼出番号を登録しているリード・オンリー・
メモリと、これらを制御するためのＣＰＵによって通常
は構威される。2. Description of the Related Art Conventionally, this type of selective call receiving device consists of an antenna, a radio section that amplifies and demodulates the radio signal received by the antenna, and a waveform shaper that converts the demodulated signal in the radio section into a signal that can be read by a decoder. circuit, own calling number and message/
A decoder for decoding data, an LCD driver and LCD for displaying the message data decoded by this decoder, an amplifier and speaker for sounding, and a memo for storing the message data! J (RAM)
and read-only users who have registered their own calling number.
It is usually composed of memory and a CPU for controlling them.
この選択呼出受信装置においては、自装置呼出番号を受
信した後、ＣＰＵ及び周辺回路が動作状態となう、前記
、呼出番号に続き送られてくるメッセージを、デコーダ
を介しＣＰＵにて誤り訂正を行ない表示する。In this selective call receiving device, after receiving the calling number of the own device, the CPU and peripheral circuits become operational, and the message sent following the calling number is corrected by the CPU via a decoder. Do and display.
１た、記憶すべきメッセージ量が多い場合、外部にメモ
リ回路を設け、ＣＰＵのバスを用いメッセージ・データ
の転送を行なっている。In addition, when the amount of messages to be stored is large, an external memory circuit is provided and the message data is transferred using the CPU bus.
発明が解決しようとする課題
しかしながら、上記従来の選択呼出受信装置では、メッ
セージ受信中ＣＰＵ及び周辺回路が比較的高速で動作状
態にあるため、無線部がロジック・ノイズの影響を受け
感度劣化を引き起こすという問題があった。Problems to be Solved by the Invention However, in the above-mentioned conventional selective call receiving device, since the CPU and peripheral circuits operate at relatively high speed while receiving messages, the radio section is affected by logic noise, causing sensitivity deterioration. There was a problem.
本発明は、このような従来の問題を解決するものであり
、感度劣化を防ぐことが出来る優れた選択呼出受信装置
を提供する事を目的とするものである。The present invention is intended to solve such conventional problems, and aims to provide an excellent selective call receiving device that can prevent deterioration of sensitivity.
課題を解決するための手段
本発明は、上記目的を違戒するためにデコーダを低速で
動作させ、メッセージ・データを一時格納するためのメ
モリ手段をデコーダ内部に備えたものである。Means for Solving the Problems In order to achieve the above object, the present invention operates a decoder at a low speed and includes memory means inside the decoder for temporarily storing message data.
作 用
本発明は、上記のような徊成により次のような作用を有
する。すなわち、ＣＰＵ及び周通回路を動作させる事な
く選択呼出受信装置を受信状態にし、一つのメッセージ
・データのすべてをデコーダによって取ｂ込み、デコー
ダ内に一時、記憶する事が出来る。メッセージ・データ
の取ｂ込み終了後、ＣＰＵ及び周辺回路が動作を開始し
、ＣＰＵの高速動作によりメッセージ・データをデコー
ダよシ受け取シ、メッセージの表示，鳴音，及び外部メ
モリに記憶させる事が出来る。Effects The present invention has the following effects due to the above-mentioned effects. That is, it is possible to put the selective call receiving device into a receiving state without operating the CPU and the circulation circuit, and to take in all of one message data by the decoder and temporarily store it in the decoder. After importing the message data, the CPU and peripheral circuits start operating, and the high-speed operation of the CPU allows the message data to be received by the decoder, displayed, sounded, and stored in external memory. I can do it.
実施例
第１図は本発明の一実施例の構或を示すものである。第
２図は、この実施例装置に用いられるデコーダ４の構成
を示すブロック構成図である。第３図は、この実施例装
置に用いられるデコーダ４の動作を示すフローチャート
である。Embodiment FIG. 1 shows the structure of an embodiment of the present invention. FIG. 2 is a block diagram showing the configuration of the decoder 4 used in this embodiment. FIG. 3 is a flowchart showing the operation of the decoder 4 used in this embodiment.
１ず、この実施例装置の構或を第１図に基づいて説明す
る。この実施例装置は、空中線１と、無線部２と、波形
整形回路３と、デコーダ４と、発振素子６，１３と、Ｃ
ＰＵｓと、ＲＡＭ７と、プログラマブル読出専用メモ！
Ｊ（Ｐ−ＲＯＭ）８と、ＬＣＤドライバ９と、ＬＣＤ１
０と、機能設定スイッチ１１ ．１２と、増幅器１４と
スビーカ１５とを備える。First, the structure of this embodiment apparatus will be explained based on FIG. This embodiment device includes an antenna 1, a radio section 2, a waveform shaping circuit 3, a decoder 4, oscillation elements 6 and 13, and a C
PUs, RAM7, and programmable read-only memo!
J (P-ROM) 8, LCD driver 9, and LCD 1
0 and function setting switch 11. 12, an amplifier 14, and a subaker 15.
空中線１は、無線部２の入力に接続され、無線部２の出
力は、波形整形回路３の入力に接続される。波形整形回
路３の出力は、デコーダ４の入力に接続される。The antenna 1 is connected to an input of a radio section 2, and an output of the radio section 2 is connected to an input of a waveform shaping circuit 3. The output of the waveform shaping circuit 3 is connected to the input of the decoder 4.
デコーダ４には、発振素子５と機能設定スイッチ１１
．１２及び増幅器１４が接続され、増幅器１４の出力に
はヌピーカ１５が接続される。捷た、デコーダ４には、
ＣＰＵｓとのインターフェイスのためパス・ラインが叛
続される。ＣＰＵｓには、発振素子１３とＲＡＭ７及び
Ｐ−ＲｏＭ８の入出力が信号を授受するように接続され
る。ＣＰＵ６の出力は、ＬＣＤドライバ９の入力に接続
される。The decoder 4 includes an oscillation element 5 and a function setting switch 11.
．． 12 and an amplifier 14 are connected, and the output of the amplifier 14 is connected to a nouper 15. In the decoder 4,
Pass lines are connected for interfacing with the CPUs. The input/output of the oscillation element 13, the RAM 7, and the P-RoM 8 are connected to the CPUs so as to send and receive signals. The output of the CPU 6 is connected to the input of the LCD driver 9.
ＬＣＤドライバ９の出力は、ＬＣＤ１ｏに接続される。The output of the LCD driver 9 is connected to the LCD 1o.
次に、上記実施例の動作について説明する。Next, the operation of the above embodiment will be explained.
上記実施例において、空中線１で受信された無線信号は
無線部２で増幅，復調される。この復調された信号は、
波形整形回路３でデコーダ４において読み取り可能な波
形に変換される。デコーダ４には、あらかじめＣＰＵｓ
を通じてＰ−ＲＯＭａに書き込筐れている自装置の呼出
番号が格納されており、デコーダ４において波形整形回
路３がらの信号と格納されている呼出番号とが比較され
、両者の番号の一致によシ呼出があった事を検知する。In the above embodiment, the radio signal received by the antenna 1 is amplified and demodulated by the radio section 2. This demodulated signal is
The waveform shaping circuit 3 converts the signal into a waveform that can be read by the decoder 4. Decoder 4 has CPUs in advance.
The calling number of the own device written in the P-ROMa is stored in the decoder 4, and the signal from the waveform shaping circuit 3 is compared with the stored calling number, and if the two numbers match. Detects when there is a call.
これに基づき、デコーダ内のメッセージ・データ制御回
路及びメモリ制御回路が働き、メソセージ・データを取
シ込み、メモリ４−９に格納される。Based on this, the message data control circuit and memory control circuit in the decoder operate to take in the message data and store it in the memory 4-9.
デコーダ４でメッセージ信号終了が判断されると、デコ
ーダ４よＩｐＣＰＵ６に起動信号が送出され、ＣＰＵ６
は動作を開始し、デコーダ４内のメモリ４−９に格納さ
れたメッセージ・データを高速処理でＲＡＭ７に転送す
る。それとともにＬＣＤドライバ９を介し、ＬＣＤ１ｏ
が駆動され、メッセージ表示を行なう。１た、増幅器１
４に鳴音信号が送出され、スピーカ１６が駆動される。When the decoder 4 determines that the message signal has ended, the decoder 4 sends a start signal to the IpCPU 6, and the CPU 6
starts its operation and transfers the message data stored in the memory 4-9 in the decoder 4 to the RAM 7 at high speed. At the same time, via the LCD driver 9, the LCD1o
is driven and a message is displayed. 1. Amplifier 1
A sound signal is sent to the speaker 4, and the speaker 16 is driven.
発振素子５は、デコーダ４を動作させるタイミング・ク
ロックを発生させ、発振素子１３は、ＣＰＵを動作させ
るためのシステム●クロックを発生する。機能設定スイ
ッチ１１ ．１２は操作する事によシメッセージ・デー
タの再読出し、消去、壕た、鳴音及び表示のリセット等
が行なわれる。The oscillation element 5 generates a timing clock for operating the decoder 4, and the oscillation element 13 generates a system clock for operating the CPU. Function setting switch 11. By operating 12, the message data can be reread, erased, cleared, beeped, and reset the display, etc.
次に、この実施例装置に用いられるデコーダ４の動作を
第２図に基づいて説明する。Next, the operation of the decoder 4 used in this embodiment will be explained based on FIG.
波形整形回路３からデコーダ４に読み取シ可能な信号が
入力した時、ピント同期回路４−３によって内部クロッ
クとのビット同期が行なわれる。入力信号は、ＳＹＮＣ
照合検出回路４−４及びＩＤ照合検出回路４−５に送出
され、まず、Ｓ ＹＮＣパターンとの照合が行なわれ、
照合した場合、それに続いてＣＰＵｅを介して、あらか
じめｐ−ＲＯＭｓよシエＤ照合回路４−６に設定されて
いる自装置呼出番号との比較が行なわれ、そこで一致し
た場合に引き続き送られてくるメッセージ・データを取
シ込み、メモリ４−９に格納するためメッセージ・デー
タ制御回路及びメモリ制御回路が起動する。When a readable signal is input from the waveform shaping circuit 3 to the decoder 4, bit synchronization with the internal clock is performed by the focus synchronization circuit 4-3. The input signal is SYNC
It is sent to the verification detection circuit 4-4 and the ID verification detection circuit 4-5, and is first verified against the SYNC pattern.
If a match is made, a comparison is then made via the CPUe with the calling number of the own device set in advance in the p-ROMs and the Sheet D matching circuit 4-6, and if there is a match, the call number is subsequently sent. The message data control circuit and memory control circuit are activated to capture message data and store it in memory 4-9.
メッセージ・データの取ｂ込みは、ＳＹＮＣ照合が出来
なくなるか、アイドル・コード信号を検出するか、メモ
リ・７／ｖになるまで続けられる。Message data acquisition continues until SYNC verification fails, an idle code signal is detected, or memory 7/v is exhausted.
メッセージ・データ取ジ込みが終了した場合、ＣＰＵイ
ンターフエイス回路４−１０を介してＣＰＵｅに知らさ
れ、ｃｐｕｅは起動がかかる。その後ＣＰＵｓは、デコ
ーダ４内のメモリ４−９よシメッセージ・データを受け
取ジ、ＬＣＤドライバ９によりＬＣＤ１０に表示を行な
う。１た、ＣＰＵ６によシデコーダ４内のアラート発生
回路４−２に指示を行ない、鳴音を発生させる。When the message data acquisition is completed, the CPUe is notified via the CPU interface circuit 4-10, and the CPU starts up. Thereafter, the CPUs receive the message data from the memory 4-9 in the decoder 4 and display it on the LCD 10 by the LCD driver 9. First, the CPU 6 instructs the alert generating circuit 4-2 in the decoder 4 to generate a sound.
次に、この実施例装置に用いられるデコーダ４の動作を
第３図に基づいて説明する。Next, the operation of the decoder 4 used in this embodiment will be explained based on FIG.
電源オンにより、デコーダ４は動作を開始（Ｓ１）する
。イニシャライズ動作（Ｓ２）によう初期化されたデコ
ーダ４は、受信部をオン状態（Ｓ３）にし、ブリアンプ
ル信号入力を待つ（Ｓ４）。ここで、プリアンプｐ信号
の入力が一定時間なければ（Ｓ６）受信部オフ動作（Ｓ
１６）に移行する。When the power is turned on, the decoder 4 starts operating (S1). The decoder 4, which has been initialized in the initialization operation (S2), turns on the receiving section (S3) and waits for input of the preamble signal (S4). Here, if the preamplifier p signal is not input for a certain period of time (S6), the receiving section is turned off (S
16).
プリアンプル信号入力があった場合、次にＳ ＹＮＣ信
号入力に照合するか検出を行なう（Ｓ６）。検出されな
ければ受信部オフ（Ｓ１ｅ）動作に移行する。ＳＹＮＣ
照合が行なわれた場合（Ｓ６）、次に続〈１ワードを受
信し（Ｓ７）、この受信信号を自装置呼出番号と比較す
る（３８）。自装置呼出番号と一致しなければ受信部オ
７（１ｅ）動作に移行する。一致した場合、引き続き１
ワード受信（Ｓ９）を行ない、このメッセージ・データ
がアイドｐ●コードであれば（Ｓ１ｏ）ＣＰＵ起動動作
（Ｓ１ｓ）に移行し、アイドル●コードでなければ、こ
のデータをメモリ４−９に格納（Ｓ１１）し、メモリ●
アドレスをインクリメントする（Ｓ１２）。ここで、メ
ッセージ・データがメモリ４−９に、あらかじめ定めら
れた値まで書込１れていない場合（メモリフルではない
）、再度、次の１ワード受信を行ない、ステップＳ９に
移行する。このステソプＳ９から３１３の動作は、アイ
ドル・コード検出（Ｓ１０）を行なうか、メモリ・フ／
Ｌ／（Ｓ１３）になるか、ＳＹＮＣ照合が出来なくなる
か（Ｓ１４）、する１で繰り返し行なわれる（８９〜Ｓ
１３）。If there is a preamble signal input, then it is detected whether it is compared with the SYNC signal input (S6). If it is not detected, the process shifts to the reception section off (S1e) operation. SYNC
If the verification has been performed (S6), the next word is received (S7), and this received signal is compared with the calling number of the own device (38). If it does not match the calling number of the own device, the operation moves to the receiving section O7 (1e). If it matches, continue to 1
Word reception (S9) is performed, and if this message data is an idle p code (S1o), the process moves to the CPU startup operation (S1s), and if it is not an idle code, this data is stored in the memory 4-9 ( S11) and memory●
The address is incremented (S12). Here, if the message data has not been written to the memory 4-9 to a predetermined value (the memory is not full), the next one word is received again and the process moves to step S9. The operations of steps S9 to 313 are to perform idle code detection (S10) or to detect a memory file.
L/(S13), or SYNC verification becomes impossible (S14), is repeated at 1 (89-S).
13).
前記、３点の条件が一つでも満足されれば、ＣＰＵ起動
動作（Ｓ１５）に移行し、ｃｐｕｅの動作によシ格納さ
れたメッセージ・データをＣＰＵｓに転送する。If at least one of the three conditions mentioned above is satisfied, the CPU startup operation (S15) is performed, and the message data stored by the CPU operation is transferred to the CPUs.
ＣＰＵｓは、転送されたメッセージ・データをＲＡＭ７
に記憶し、ＬＣＤ表示及び鳴音を行なう。The CPUs store the transferred message data in RAM 7.
is stored, displayed on the LCD and sounds.
この時デコーダは、受信部をオフ（Ｓ１８）Ｌ、一定オ
フ時間経過後（８１７）メモリ・エンブティを確認し（
Ｓ１８）再びイニシャライズ動作（Ｓ２）へ移行する。At this time, the decoder turns off the receiving section (S18), and after a certain off time has elapsed (817), checks the memory empty (
S18) The process returns to the initialization operation (S2).
発明の効果
本発明は上記実施例よシ明らかなようにデコーダ内にメ
ッセージ・データを一時的に格納するメモリを設けたた
め、・ＣＰＵが動作しない状態でメッセージ・データを
取ジ込む事が出来る。従って、受信部はＣＰＵ及び周辺
回路よう発生するノイズの影響を受けずにメッセージ・
データを受信する事が出来るため受信装置の感度劣化を
防止する効果を有する。Effects of the Invention As is clear from the embodiments described above, the present invention provides a memory for temporarily storing message data in the decoder, so that message data can be taken in while the CPU is not operating. Therefore, the receiving section receives messages without being affected by noise generated by the CPU and peripheral circuits.
Since it is possible to receive data, it has the effect of preventing deterioration of the sensitivity of the receiving device.
第１図は本発明実施例装置の構成を示すブロック構或図
、第２図は本発明実施例装置に用いられるデコーダのブ
ロック構成図、第３図は本発明実施例装置の動作を示す
フローチャートである。
１・・・・・・空中線、２・・・・・・無線部、３・・
・・・・波形整形回路知４・・・・・・デコーダ、５・
・・・・・発振素子、６・・・・・・ＣＰＵ，７・・・
・・・ＲＡＭ，ｓ・・・・・・Ｐ−ＲＯＭ１ ９・・・
・・・ＬＣＤドライバ、１０・・・・・・ＬＣＤ，１１
．１２・・・・・・機能設定スイッチ、１３・・・・・
・発振素子、１４・・・・・・増幅器、１５・・・・・
・スビーカ、４−１・・・・・・クロック発生回路、４
−２・・・・・・アラート発生向路、４−３・・・・・
・ピット同期回路、４−４・・・・・・ＳＹＮＣ照合検
出回路、４−５・・・・・・ＩＤ照合検出回路、４−６
・・・・・・メッセージ・データ制御回路、４−７・・
・・・・メモリ制御回路、４−８・・・・・・メッセー
ジ●レジスタ、４−９・・・・・・メモリ、４−１０・
・・・・・ＣＰＵインターフェイス回路。FIG. 1 is a block diagram showing the configuration of a device according to an embodiment of the present invention, FIG. 2 is a block diagram showing a block diagram of a decoder used in the device according to an embodiment of the present invention, and FIG. 3 is a flowchart showing the operation of the device according to an embodiment of the present invention. It is. 1...Antenna, 2...Radio section, 3...
... Waveform shaping circuit knowledge 4 ... Decoder, 5.
...Oscillation element, 6...CPU, 7...
...RAM,s...P-ROM1 9...
...LCD driver, 10...LCD, 11
．． 12...Function setting switch, 13...
・Oscillation element, 14...Amplifier, 15...
・Subika, 4-1...Clock generation circuit, 4
-2...Alert direction, 4-3...
・Pit synchronization circuit, 4-4...SYNC verification detection circuit, 4-5...ID verification detection circuit, 4-6
...Message/data control circuit, 4-7...
...Memory control circuit, 4-8...Message●Register, 4-9...Memory, 4-10.
...CPU interface circuit.
Claims (1)
部と、前記無線部からの復調信号を自己の呼出番号と比
較するデコーダ部と、受信したメッセージを表示するた
めの手段と、自己の呼出番号を受信した場合に引き続き
送られてくるメッセージ・データを一時的に格納するメ
モリ手段と、一つのメッセージすべてを前記メモリ手段
に格納した後に、前記表示する手段の動作を始める事を
特徴とする選択呼出受信装置。a radio section that receives and demodulates a carrier wave modulated with a selective paging signal; a decoder section that compares the demodulated signal from the radio section with its own calling number; means for displaying a received message; It is characterized by a memory means for temporarily storing message data that is subsequently sent when a number is received, and for starting the operation of the displaying means after all one message is stored in the memory means. Selective call receiving device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164649A JP2529400B2 (en) | 1989-06-27 | 1989-06-27 | Selective call receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164649A JP2529400B2 (en) | 1989-06-27 | 1989-06-27 | Selective call receiver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0329524A true JPH0329524A (en) | 1991-02-07 |
| JP2529400B2 JP2529400B2 (en) | 1996-08-28 |
Family
ID=15797193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1164649A Expired - Fee Related JP2529400B2 (en) | 1989-06-27 | 1989-06-27 | Selective call receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2529400B2 (en) |
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| JP2529400B2 (en) | 1996-08-28 |
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| Date | Code | Title | Description |
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| LAPS | Cancellation because of no payment of annual fees |