JPH03278435A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
- Publication number
- JPH03278435A JPH03278435A JP30146790A JP30146790A JPH03278435A JP H03278435 A JPH03278435 A JP H03278435A JP 30146790 A JP30146790 A JP 30146790A JP 30146790 A JP30146790 A JP 30146790A JP H03278435 A JPH03278435 A JP H03278435A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- interlayer insulating
- film
- oxide film
- teos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims abstract description 20
- -1 silicon alkoxide Chemical class 0.000 claims abstract description 17
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 14
- 239000011229 interlayer Substances 0.000 claims description 72
- 239000010410 layer Substances 0.000 claims description 42
- 239000004020 conductor Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 22
- 239000007789 gas Substances 0.000 claims description 19
- 239000012495 reaction gas Substances 0.000 claims description 13
- 238000006243 chemical reaction Methods 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 14
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 14
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 abstract description 12
- 229910052782 aluminium Inorganic materials 0.000 abstract description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 7
- 238000009413 insulation Methods 0.000 abstract description 6
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 5
- 230000001105 regulatory effect Effects 0.000 abstract 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 49
- 238000000137 annealing Methods 0.000 description 11
- 239000000758 substrate Substances 0.000 description 10
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 10
- 230000008033 biological extinction Effects 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 5
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910000838 Al alloy Inorganic materials 0.000 description 4
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- 238000007738 vacuum evaporation Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005336 cracking Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000000376 reactant Substances 0.000 description 2
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910001080 W alloy Inorganic materials 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は絶縁膜を含む半導体装置に関し、特に、第１層
と第２層の導電体パターンを互いに絶縁する層間絶縁膜
を含む半導体装置における改善に関するものである。Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a semiconductor device including an insulating film, and particularly to a semiconductor device including an interlayer insulating film that insulates conductor patterns of a first layer and a second layer from each other. It's about improvement.
［従来の技術］
第１１八図ないし第１１Ｄ図は、先行技術による層間絶
縁膜の形成方法を説明するための概略的な断面図である
。[Prior Art] FIGS. 118 to 11D are schematic cross-sectional views for explaining a method of forming an interlayer insulating film according to the prior art.
第１１Ａ図を参照して、半導体基板１上に形成された第
１の導電体パターン２を覆うように、基板１上に第１の
シリコン酸化膜３がプラズマＣ■Ｄ（化学気相析出）法
によって形成される。このプラズマＣＶＤ法においては
、シリコンアルコキシドの１種であるテトラエトキシシ
ラン（ＴＥ０１：Ｓｉ （ＯＣ２Ｈ５）４）と酸素（０
゜）ガスが３７０℃〜４２０℃の温度において数Ｔｏｒ
ｒの圧力下でプラズマエネルギの助けによって反応させ
られ、約０．５μｍ厚さの第１のシリコン酸化膜３が堆
積される。以下、この第１のシリコン酸化膜３をＴＥ０
１−ＰＣＶＤ酸化膜と称す。Referring to FIG. 11A, a first silicon oxide film 3 is deposited on the substrate 1 by plasma CD (chemical vapor deposition) so as to cover the first conductor pattern 2 formed on the semiconductor substrate 1. Formed by law. In this plasma CVD method, tetraethoxysilane (TE01:Si (OC2H5)4), which is a type of silicon alkoxide, and oxygen (0
゜) The gas has a temperature of several Torr at a temperature of 370°C to 420°C.
The reaction is carried out with the aid of plasma energy under a pressure of r, and a first silicon oxide film 3 of approximately 0.5 μm thickness is deposited. Hereinafter, this first silicon oxide film 3 is TE0
1-It is called PCVD oxide film.
第１１Ｂ図を参照して、ＴＥ０１−ＰＣＶＤ酸化膜３上
に第２のシリコン酸化膜が減圧ＣＶＤ法によって形成さ
れる。この減圧ＣＶＤ法においては、ＴＥ０１とオゾン
（０３）が数１０Ｔｏｒｒの圧力下で３７０℃〜４２０
℃で反応させられ、約０．５μｍ厚さの第２のシリコン
酸化膜４が堆積される。以下この第２の酸化膜４をＴＥ
０１−ＬＰＣＶＤＰＣＶＤ酸化膜。Referring to FIG. 11B, a second silicon oxide film is formed on the TE01-PCVD oxide film 3 by low pressure CVD. In this low pressure CVD method, TE01 and ozone (03) are heated at 370°C to 420°C under a pressure of several tens of Torr.
The reaction is carried out at .degree. C., and a second silicon oxide film 4 having a thickness of about 0.5 .mu.m is deposited. Below, this second oxide film 4 is
01-LPCVDPPCVD oxide film.
第１１Ｃ図を参照して、第２のシリコン酸化膜４上に、
５ＯＧ（スピンオングラス）膜５が４５０℃における３
０分から６０分のベーキングによって形成される。この
ＳＯＧＯｓＯ４分的に異方性エツチングされ、ＴＥ０１
−ＬＰＣＶＤＰＣＶＤ酸化膜面を平滑化する。Referring to FIG. 11C, on the second silicon oxide film 4,
5OG (spin-on glass) film 5 at 450°C
Formed by baking for 0 to 60 minutes. This SOGOsO4 is anisotropically etched and TE01
- Smooth the surface of the LPCVDPCVD oxide film.
第１１Ｄ図を参照して、その平滑化された表面上には、
シランガス、０２ガスおよびホスフィンガスが常圧ＣＶ
Ｄ法によって４００℃〜４５０℃の温度で反応させられ
、約０．２μｍ厚さのＰＳＧ（リンガラス）膜６が堆積
される。こうして形成された層間絶縁膜３〜６上に第２
の導電体パターン（図示せず）が形成される。Referring to FIG. 11D, on the smoothed surface,
Silane gas, 02 gas and phosphine gas at normal pressure CV
By method D, a reaction is carried out at a temperature of 400° C. to 450° C., and a PSG (phosphorus glass) film 6 having a thickness of about 0.2 μm is deposited. A second layer is formed on the interlayer insulating films 3 to 6 thus formed.
A conductor pattern (not shown) is formed.
第１２図は、第１１Ａ図ないし第１１Ｄ図に示された先
行技術によって形成された層間絶縁膜３〜６を貫通して
第２層の導電体８が第１層の導電体２や半導体基板１に
接続されたコンタクトホール７の断面を示している。コ
ンタクトホール７は、プラズマエツチングとウェットエ
ツチングによって形成される。第１２図かられかるよう
に、コンタクトホール７の側壁にはＴＥ０１−ＬＰＣＶ
ＤＰＣＶＤ酸化膜露出され、コンタクトホールの位置に
よってはＳＯＧＯｓＯ４出される。これは、ＴＥ０１−
ＬＰＳＶＤ酸化膜４は連続しているが、ＳＯＧＯｓＯ４
ターン化されているからである。FIG. 12 shows the conductor 8 of the second layer penetrating the interlayer insulating films 3 to 6 formed by the prior art shown in FIGS. 11A to 11D to the conductor 2 of the first layer and the semiconductor substrate. 1 shows a cross section of a contact hole 7 connected to 1. Contact hole 7 is formed by plasma etching and wet etching. As can be seen from FIG. 12, the side wall of contact hole 7 has TE01-LPCV.
The DPCVD oxide film is exposed and SOGOsO4 is exposed depending on the position of the contact hole. This is TE01-
Although the LPSVD oxide film 4 is continuous, SOGOsO4
This is because it is turned.
真空蒸着やスパッタリングなどによって第２層の導電体
８を形成するとき、ＴＥ０１−ＬＰＣＶＤＰＣＶＤ酸化
膜ＧＯｓＯ４第７図中の矢印で示されているようにコン
タクトホール７内に水分を放出する。したがって、コン
タクトホール７の側壁が第２層の導電体８で完全に覆わ
れないで、良好な層間接続が得られない場合がある。When the second layer conductor 8 is formed by vacuum evaporation, sputtering, etc., moisture is released into the contact hole 7 as shown by the arrow in FIG. Therefore, the side wall of the contact hole 7 may not be completely covered with the second layer conductor 8, and good interlayer connection may not be obtained.
第１３図はＴＥ０１−ＬＰＧＶＤ酸化膜ノ赤外吸収を示
すグラフである。横軸は波数（ａｍ”）を表し、縦軸は
透光率（％）を表している。矢印Ａで示されているよう
に、波数３４５０ｃｍ−１付近においてＳ ｉ −ＯＨ
結合による光吸収が生じている。・この５ｔ−ＯＨ結合
による吸光係数は約３０００（ｃｍ−１）と非常に大き
なものである。このように多くのＳ １−ＯＨ結合を含
むＴＥ０１−ＬＰＣＶＤＰＣＶＤ酸化膜中での蒸着処理
やスパッタリング処理の間に水分を放出し、上述のよう
な不完全な層間接続の原因となり得るのである。FIG. 13 is a graph showing the infrared absorption of the TE01-LPGVD oxide film. The horizontal axis represents the wave number (am"), and the vertical axis represents the transmittance (%). As shown by arrow A, S i -OH
Light absorption occurs due to bonding. -The extinction coefficient due to this 5t-OH bond is very large, about 3000 (cm-1). As described above, moisture is released during the evaporation process or sputtering process in the TE01-LPCVDPCVD oxide film containing many S 1-OH bonds, which may cause the incomplete interlayer connections as described above.
また、ＳＯＧ膜はさらに多くの５ｉ−ＯＨ結合を含んで
いる。Furthermore, the SOG film contains even more 5i-OH bonds.
さらに、５ｉ−ＯＨ結合を含むシリコン酸化膜がアニー
リングされれば、水分を放出して収縮するので、その膜
中にクラックを生じやすい。それらのクラックはシリコ
ン酸化膜の絶縁性を劣化させる。実際、４５０℃におけ
る３０分のアニーリングによって、ＴＥ０１−ＬＰＣＶ
ＤＰＣＶＤ酸化膜１０〜１５％収縮し、ＳＯＧ膜は膜厚
が２０〜３０％収縮する。そのようなアニーリングはＴ
Ｅ０１−ＬＰＣＶＤＰＣＶＤ酸化膜ＧＯｓＯ４成後に不
可避的に行なわれる。たとえば、イオン注入によって形
成されたトランジスタの照射損傷の回復のためにアニー
リングされる。Furthermore, when a silicon oxide film containing 5i-OH bonds is annealed, it releases moisture and shrinks, which tends to cause cracks in the film. These cracks deteriorate the insulation properties of the silicon oxide film. In fact, by annealing for 30 minutes at 450°C, TE01-LPCV
The DPCVD oxide film shrinks by 10-15%, and the SOG film shrinks by 20-30%. Such annealing is T
E01-LPCVDPCVD is inevitably performed after the formation of the oxide film GOsO4. For example, a transistor formed by ion implantation is annealed to recover from radiation damage.
このように、アニーリングで収縮するシリコン酸化膜は
、クラックの発生を防止するために膜厚を大きくするこ
とはできない。膜厚が大きくなれば収縮による応力が増
大してクラックが発生しやすくなるからである。すなわ
ち、クラック発生防止ノタメニハ、ＴＥ０１−ＬＰＣＶ
Ｄ酸化膜は０゜５μｍ以下の厚さが望ましく、ＳＯＧ膜
は０．４μｍ以下の厚さが望ましい。これらの膜厚に関
する制限は、第１２図に示された層間絶縁膜３〜６が複
数層構造を有する理由の１つになっている。As described above, the thickness of the silicon oxide film, which shrinks due to annealing, cannot be increased in order to prevent the occurrence of cracks. This is because as the film thickness increases, stress due to shrinkage increases and cracks are more likely to occur. That is, crack generation prevention notameniha, TE01-LPCV
The D oxide film preferably has a thickness of 0.5 μm or less, and the SOG film preferably has a thickness of 0.4 μm or less. These limitations regarding film thickness are one of the reasons why interlayer insulating films 3 to 6 shown in FIG. 12 have a multilayer structure.
通常、層間絶縁膜は０．８〜１．２μｍの厚さを有する
ことが望ましい。なぜならば、層間絶縁膜が０． ８μ
ｍより薄いとき、その層間絶縁膜の耐電圧は不十分とな
り、寄生キャパシタが生じるおそれもあるからである。Usually, it is desirable that the interlayer insulating film has a thickness of 0.8 to 1.2 μm. This is because the interlayer insulating film is 0. 8μ
This is because when the thickness is less than m, the withstand voltage of the interlayer insulating film becomes insufficient, and a parasitic capacitor may occur.
他方、層間絶縁膜が１゜２μｍより厚いとき、エツチン
グによって層間絶縁膜をパターニングしたりコンタクト
ホールを形成することが困難となり、またパターン化さ
れた層間絶縁膜のエツジ部やコンタクトホールの高い側
壁上に導電層を形成することが困難となる。しかし、０
．８〜１．２μｍ厚さの層間絶縁膜を５ｉ−ＯＨ結合を
多く含む単一のシリコン酸化膜で形成すれば、その膜中
にクラックを生じるおそれがある。On the other hand, when the interlayer insulating film is thicker than 1°2 μm, it becomes difficult to pattern the interlayer insulating film or form contact holes by etching, and it becomes difficult to pattern the interlayer insulating film by etching or form contact holes on the edges of the patterned interlayer insulating film or on the high sidewalls of the contact holes. It becomes difficult to form a conductive layer on the surface. However, 0
．． If an interlayer insulating film with a thickness of 8 to 1.2 μm is formed from a single silicon oxide film containing many 5i-OH bonds, cracks may occur in the film.
［発明が解決しようとする課題］
ここで、層間絶縁膜に求められる主要な特性を挙げれば
以下の（１）〜（３）のようである。[Problems to be Solved by the Invention] Here, the main characteristics required of the interlayer insulating film are as follows (1) to (3).
（１） 層間絶縁膜上に第２層の導電体パターンが断線
を含むことなく容易に形成され得るように、層間絶縁膜
は平滑な上表面を有すること。(1) The interlayer insulating film should have a smooth upper surface so that the second layer conductor pattern can be easily formed on the interlayer insulating film without any disconnections.
（２） 層間絶縁膜への第２層の導電体パターンの良好
な付着性が得られるように、層間絶縁膜からのガス放出
、特にコンタクトホール内でのガス放出が少ないこと。(2) Gas release from the interlayer insulating film, especially gas release within the contact hole, should be small so that good adhesion of the second layer conductor pattern to the interlayer insulating film can be obtained.
（３） 層間絶縁膜がクラックを含まず、良好な絶縁性
を有すること。(3) The interlayer insulating film is free from cracks and has good insulation properties.
しかし、第１２図に示された先行技術による層間絶縁膜
３〜６は、少なくとも求められる特性（２）を十分に満
たすことができず、さらに、多層構造を有しているので
形成方法が複雑であるという課題を有している。However, the interlayer insulating films 3 to 6 according to the prior art shown in FIG. 12 cannot sufficiently satisfy at least the required characteristic (2), and furthermore, since they have a multilayer structure, the formation method is complicated. It has the problem of being
このような課題に鑑み、本発明の目的は、層間絶縁膜が
平滑な上表面を有しているので層間絶縁膜上に形成され
る第２層の導電体パターンが断線を含むおそれのない半
導体装置とその製造方法を提供することである。In view of these problems, an object of the present invention is to provide a semiconductor in which the second layer conductive pattern formed on the interlayer insulating film is free from disconnections because the interlayer insulating film has a smooth upper surface. An object of the present invention is to provide a device and a method for manufacturing the same.
本発明のもう１つの目的は、層間絶縁膜からのガス放出
が少ないので層間絶縁膜上およびコンタクトホールの内
壁上に第２層の導電体パターンが良好な付着性で形成さ
れ得る半導体装置とその製造方法を提供することである
。Another object of the present invention is to provide a semiconductor device in which a second layer conductor pattern can be formed with good adhesion on the interlayer insulating film and on the inner wall of a contact hole because gas emission from the interlayer insulating film is small. An object of the present invention is to provide a manufacturing method.
本発明のさらにもう１つの目的は、層間絶縁膜がクラッ
クを含まないので良好な絶縁性を有する半導体装置とそ
の製造方法を提供することである。Still another object of the present invention is to provide a semiconductor device and a method for manufacturing the same, which have good insulation properties because the interlayer insulating film does not contain cracks.
［課題を解決するための手段］
本発明の１つの態様による半導体装置は、第１層の導電
体パターンと、第１層の導電体パターンを覆うために、
シリコンアルコキシドに対するオゾンの比率が５以上に
調整されたシリコンアルコキシドとオゾンを少なくとも
含む反応ガスを３５０℃〜４５０℃の温度において常圧
でＣＶＤ反応させることによって形成された絶縁膜を少
なくとも含む層間絶縁膜と、層間絶縁膜上に形成された
第２層の導電体パターンとを備えている。[Means for Solving the Problems] A semiconductor device according to one aspect of the present invention includes a first layer conductor pattern and a method for covering the first layer conductor pattern.
An interlayer insulating film including at least an insulating film formed by subjecting a reactive gas containing at least silicon alkoxide and ozone to a CVD reaction at a temperature of 350°C to 450°C and normal pressure, in which the ratio of ozone to silicon alkoxide is adjusted to 5 or more. and a second layer conductor pattern formed on the interlayer insulating film.
本発明のもう１つの態様によれば、半導体装置における
第１層と第２層の導電体パターンを互いに絶縁する層間
絶縁膜の形成方法は、少なくともオゾンとシリコンアル
コキシドを含む反応ガスを用意し、その反応ガス内にお
いてシリコンアルコキシドに対するオゾンの比率は５以
上に調整されており、反応ガスを３５０℃〜４５０℃の
温度において常圧でＣＶＤ反応させることによって絶縁
膜を形成し、それによって、層間絶縁膜は少なくともそ
の常圧ＣＶＤ反応で形成された絶縁膜を含むことを特徴
としている。According to another aspect of the present invention, a method for forming an interlayer insulating film that insulates conductor patterns of a first layer and a second layer from each other in a semiconductor device includes preparing a reactive gas containing at least ozone and silicon alkoxide, The ratio of ozone to silicon alkoxide in the reaction gas is adjusted to 5 or more, and an insulating film is formed by subjecting the reaction gas to a CVD reaction at a temperature of 350°C to 450°C at normal pressure, thereby creating interlayer insulation. The film is characterized in that it includes at least an insulating film formed by the atmospheric pressure CVD reaction.
［作用コ
本発明の層間絶縁膜の形成においては、オゾンとシリコ
ンアルコキシドを含む反応ガスにおいてシリコンアルコ
キシドに対するオゾンの比率が５以上に調整されており
、その反応ガスが３５０℃〜４５０℃の温度において常
圧ＣＶＤ法で反応させられるので、上表面が平滑でかつ
ガス放出が少なくてクラックを生じ難い酸化物絶縁膜を
１．２μｍ以上の厚さで得ることができる。[Function] In forming the interlayer insulating film of the present invention, the ratio of ozone to silicon alkoxide in the reaction gas containing ozone and silicon alkoxide is adjusted to 5 or more, and the reaction gas is Since the reaction is carried out by atmospheric pressure CVD, an oxide insulating film with a thickness of 1.2 μm or more with a smooth upper surface, less gas release, and less cracking can be obtained.
［実施例］
第１Ａ図ないし第１Ｅ図は、本発明の一実施例によって
形成される半導体装置の製造プロセスを説明するための
概略的な断面図である。[Embodiment] FIGS. 1A to 1E are schematic cross-sectional views for explaining a manufacturing process of a semiconductor device formed according to an embodiment of the present invention.
まず第１Ａ図を参照して、トランジスタなど（図示せず
）およびそれらを接続するポリシリコンシリコン配線（
図示せず）が形成された半導体基板１１を覆うように第
１の絶縁膜２０が形成される。第１の絶縁膜２０として
は、減圧ＣＶＤ法によって酸化膜を堆積してもよく、代
わりに常圧ＣＶＤ法によってＰＳＧ膜またはＢＰＳＧ
（ボロンリンガラス）膜を堆積してもよい。First, referring to FIG. 1A, transistors (not shown) and polysilicon wiring (not shown) connecting them are shown.
A first insulating film 20 is formed to cover the semiconductor substrate 11 on which the semiconductor substrate (not shown) is formed. As the first insulating film 20, an oxide film may be deposited by a low pressure CVD method, or a PSG film or a BPSG film may be deposited by a normal pressure CVD method.
(borophosphorus glass) film may be deposited.
第１Ｂ図を参照して、第１絶縁膜２０の所要の位置にコ
ンタクトホール２７がエツチングによって形成される。Referring to FIG. 1B, contact holes 27 are formed at required positions in first insulating film 20 by etching.
第１Ｃ図を参照して、第１の絶縁膜２０を覆うように基
板１１上に第１の導電体層１２が形成されてパターニン
グされる。第１の導電体層１２は、例えば真空蒸着また
はスパッタリングでアルミニウムを堆積することによっ
て形成し得る。Referring to FIG. 1C, first conductor layer 12 is formed on substrate 11 and patterned to cover first insulating film 20. Referring to FIG. The first conductor layer 12 may be formed, for example, by depositing aluminum by vacuum evaporation or sputtering.
第１Ｄ図を参照して、第１層のアルミニウム配線パター
ン１２を覆うように、第１絶縁膜２０上に層間絶縁膜１
４が本発明の方法によって約１゜０μｍの厚さに形成さ
れる。すなわち、オゾンとＴＥＯＳを含む反応ガスが３
５０℃〜４５０℃の範囲内の温度において常圧において
反応させられ、シリコン酸化物の絶縁膜１４が堆積され
る。このとき、反応ガス内において、ＴＥＯＳに対する
オゾンの比率は５以上に調整されている。この常圧ＣＶ
Ｄによって堆積されたシリコン酸化膜を以後ＴＥＯ３−
ＡＰＣＶＤ酸化膜と称する。：（７）Ｔ ＥＯ３−ＡＰ
ＣＶＤ酸化膜は、平滑な上表面を有するように堆積させ
ることができる。Referring to FIG. 1D, an interlayer insulating film 1 is formed on the first insulating film 20 so as to cover the first layer aluminum wiring pattern 12.
4 is formed to a thickness of approximately 1°0 μm by the method of the present invention. That is, the reaction gas containing ozone and TEOS is
The reaction is carried out at normal pressure at a temperature within the range of 50° C. to 450° C., and an insulating film 14 of silicon oxide is deposited. At this time, the ratio of ozone to TEOS in the reaction gas is adjusted to 5 or more. This normal pressure CV
The silicon oxide film deposited by D is hereinafter referred to as TEO3-
It is called an APCVD oxide film. :(7) T EO3-AP
CVD oxide can be deposited with a smooth top surface.
第１Ｅ図を参照して、層間絶縁膜１４の所要の位置にエ
ツチングによってコンタクトホール１７があけられる。Referring to FIG. 1E, contact holes 17 are formed at desired positions in interlayer insulating film 14 by etching.
その後、層間絶縁膜１４を覆うように第２の導電体層１
８が形成されてパターニングされる。第２の導電体層１
８は、例えば真空蒸着またはスパッタリングによってア
ルミニウムを堆積することによって形成し得る。このと
き、本発明によって形成されたＴＥＯＳ−ＡＰＣＶＤ酸
化膜の層間絶縁膜１４はほとんど水分を放出しないので
、第２層の導電体１８は層間絶縁膜１４にしっかりと付
着し、コンタクトホール１７の側壁をも確実にカバーす
る。After that, the second conductor layer 1 is formed so as to cover the interlayer insulating film 14.
8 is formed and patterned. Second conductor layer 1
8 may be formed by depositing aluminum, for example by vacuum evaporation or sputtering. At this time, since the interlayer insulating film 14 of the TEOS-APCVD oxide film formed according to the present invention hardly releases water, the second layer conductor 18 firmly adheres to the interlayer insulating film 14 and the side wall of the contact hole 17. will also be covered.
第２Ａ図ないし第２Ｃ図は、０３／ＴＥＯＳ＝３．５の
反応ガスから堆積されたＴＥＯＳ−ＡＰＣＶＤ酸化膜の
種々の特性とＡＰＣＶＤ温度との関係を示すグラフであ
る。2A-2C are graphs showing various properties of TEOS-APCVD oxide films deposited from a reactant gas of 03/TEOS=3.5 versus APCVD temperature.
第２Ａ図を参照して、堆積されたＴＥＯＳ−ＡＰＣＶＤ
酸化膜を４５０℃で３０分間アニーリングした後の膜厚
の収縮率（％）が示されている。Referring to FIG. 2A, deposited TEOS-APCVD
The shrinkage rate (%) of the film thickness after annealing the oxide film at 450° C. for 30 minutes is shown.
このグラフから、ＡＰＣＶＤ温度が低いほど、ＴＥＯＳ
−ＡＰＣＶＤ酸化膜の収縮率の大きい事がわかる。ＡＰ
ＣＶＤ温度が３２０℃以下の場合、約１．０μｍの厚さ
を有するＴＥＯＳ−ＡＰＣＶＤ酸化膜は、アニーリング
による収縮が大きくて膜内にクラックが発生する。した
がって、約１゜０μｍ以上の厚さ（７）ＴＥＯＳ−ＡＰ
ＣＶＤ酸化膜を形成する場合、ＡＰＣＶＤ温度は３５０
℃以上であることが望ましい。しかし、第１Ｄ図の第１
層の導体パターン１２がアルミニウムで形成されている
とき、ＡＰＣＶＤ温度は４５０℃以下であることも望ま
れる。From this graph, it can be seen that the lower the APCVD temperature, the lower the TEOS
- It can be seen that the shrinkage rate of the APCVD oxide film is large. AP
When the CVD temperature is below 320° C., a TEOS-APCVD oxide film having a thickness of about 1.0 μm shrinks significantly due to annealing, and cracks occur within the film. Therefore, the thickness of approximately 1°0 μm or more (7) TEOS-AP
When forming a CVD oxide film, the APCVD temperature is 350℃.
It is desirable that the temperature is above ℃. However, the first
It is also desired that the APCVD temperature be below 450° C. when the conductor pattern 12 of the layer is formed of aluminum.
第２Ｂ図を参照して３４５０ｃｍ−１付近の波数を有す
る赤外光に関するＴＥＯＳ−ＡＰＣＶＤ酸化膜の吸光係
数（ｃｍ−１）が示されている。白丸印は堆積されたま
まのＴＥＯＳ−ＡＰＣＶＤ酸化膜の吸光係数を表し、黒
丸印は４５０℃で３０分間アニーリングした後の吸光係
数を表している。Referring to FIG. 2B, the extinction coefficient (cm-1) of the TEOS-APCVD oxide film with respect to infrared light having a wave number around 3450 cm-1 is shown. The open circles represent the extinction coefficient of the as-deposited TEOS-APCVD oxide film, and the closed circles represent the extinction coefficient after annealing at 450° C. for 30 minutes.
このグラフから、ＡＰＣＶＤ温度が低いほどＴＥＯＳ−
ＡＰＣＶＤ酸化膜は多くの５ｉ−ＯＨ結合を含んでおり
、アニーリングによって多くの水分を放出することがわ
かる。すなわち、第２Ａ図に示されたＴＥＯＳ−ＡＰＣ
ＶＤ酸化膜の収縮は、アニーリングによる膜からの水分
の放出と密接に関係していることがわかる。From this graph, it can be seen that the lower the APCVD temperature, the more TEOS-
It can be seen that the APCVD oxide film contains many 5i-OH bonds and releases a lot of water upon annealing. That is, the TEOS-APC shown in FIG. 2A
It can be seen that the shrinkage of the VD oxide film is closely related to the release of water from the film due to annealing.
第２Ｃ図を参照して、ＴＥＯＳ−ＡＰＣＶＤ酸化膜のス
テップカバレッジＤ（％）が示されている。ステップカ
バレッジＤの定義は、第４図と関連して後述される。簡
単に言えば、ステップカバレッジＤの値が大きいほど、
ＴＥＯＳ−ＡＰＣＶＤ酸化膜の上表面がより平滑である
ことを意味する。すなわち、ステップカバレッジＤが大
きいほど、第２層の導電体パターン１８が断線を含むこ
となく容易に形成し得る。そして、第２層の導電体パタ
ーン１８が断線を含むことなく形成されるためには、１
５％以上のステップカバレッジＤが望まれることが経験
的にわかっている。したがって、第２Ｃ図かられかるよ
うに、ステップカバレッジの観点からも、ＡＰＣＶＤ温
度は３５０℃〜４５０℃の範囲内であることが望ましい
。Referring to FIG. 2C, the step coverage D (%) of the TEOS-APCVD oxide film is shown. The definition of step coverage D will be discussed later in connection with FIG. Simply put, the larger the value of step coverage D, the more
This means that the top surface of the TEOS-APCVD oxide film is smoother. That is, the larger the step coverage D is, the easier the second layer conductor pattern 18 can be formed without including any disconnections. In order for the second layer conductor pattern 18 to be formed without any disconnections, it is necessary to
It has been empirically found that a step coverage D of 5% or more is desired. Therefore, as shown in FIG. 2C, it is desirable that the APCVD temperature is within the range of 350° C. to 450° C. also from the viewpoint of step coverage.
第３Ａ図ないし第３Ｃ図は、３７５℃のＡＰＣＶＤ温度
で堆積されたＴＥＯＳ−ＡＰＣＶＤ酸化膜の種々の特性
と０３／ＴＥＯ３の比率との関係を示すグラフである。Figures 3A-3C are graphs illustrating various properties of TEOS-APCVD oxide films deposited at an APCVD temperature of 375°C versus the ratio of 03/TEO3.
第３Ａ図を参照して、堆積されたＴＥＯＳ−ＡＰＣＶＤ
酸化膜を４５０℃で３０分間アニーリングした後の膜厚
の収縮率（％）が示されている。Referring to FIG. 3A, deposited TEOS-APCVD
The shrinkage rate (%) of the film thickness after annealing the oxide film at 450° C. for 30 minutes is shown.
このグラフからＯ，／ＴＥＯ８が５以上の範囲にオイテ
、ＴＥＯＳ−ＡＰＣＶＤ酸化膜は１％以下の非常に小さ
な収縮率を有することがわかる。It can be seen from this graph that when O,/TEO8 is in the range of 5 or more, the TEOS-APCVD oxide film has a very small shrinkage rate of 1% or less.
第３Ｂ図を参照して、３４５０ｃｍ”付近の波数を有す
る赤外光に関するＴＥＯＳ−ＡＰＣＶＤ酸化膜の吸光係
数（ｃｍ″１）が示されている。白丸印は堆積されたま
まのＴＥＯＳ−ＡＰＣＶＤ酸化膜の吸光係数を表し、黒
丸印は４５０℃で３０分間アニーリングした後の吸光係
数を表している。Referring to FIG. 3B, the extinction coefficient (cm''1) of the TEOS-APCVD oxide film for infrared light having a wave number around 3450 cm'' is shown. The open circles represent the extinction coefficient of the as-deposited TEOS-APCVD oxide film, and the closed circles represent the extinction coefficient after annealing at 450° C. for 30 minutes.
このグラフから、０３／ＴＥＯ８が５以上の範囲におい
ては、堆積されたままのＴＥＯＳ−ＡＰＣＶＤ酸化膜で
も５ｔ−ＯＨ結合を少ししか含んでおらず、アニーリン
グによってもほとんど水分を放出しないことがわかる。This graph shows that in the range where 03/TEO8 is 5 or more, even the as-deposited TEOS-APCVD oxide film contains only a small amount of 5t-OH bonds, and hardly any water is released even by annealing.
第３Ｃ図を参照して、ＴＥＯＳ−ＡＰＣＶＤ酸化膜のス
テップカバレッジＤ（％）が示されている。このグラフ
からＯ，／ＴＥＯ８が５以上の範囲において、ステップ
カバレッジＤもほぼ飽和して２０％以上の高い値を有す
ることがわかる。Referring to FIG. 3C, the step coverage D (%) of the TEOS-APCVD oxide film is shown. It can be seen from this graph that in the range where O,/TEO8 is 5 or more, the step coverage D is almost saturated and has a high value of 20% or more.
以上の実施例から明らかなように、０３／ＴＥＯ８が５
以上の比率でオゾンとＴＥＯＳを含む反応ガスを３５０
℃〜４５０℃の範囲内の温度で常圧ＣＶＤ法で反応させ
ることによってＴＥＯＳ−ＡＰＣＶＤ酸化膜を堆積すれ
ば、良好なステップカバレッジに基づいて平滑な上表面
を有しクラックを含まないで良好な絶縁性を有する層間
絶縁膜を単一のＴＥＯＳ−ＡＰＣＶＤ酸化膜で形成し得
る。As is clear from the above examples, 03/TEO8 is 5
350% of the reaction gas containing ozone and TEOS at the above ratio.
If the TEOS-APCVD oxide film is deposited by reacting with atmospheric pressure CVD method at a temperature in the range of ℃~450℃, it will have a smooth top surface based on good step coverage and a good crack-free surface. An interlayer insulating film having insulation properties can be formed using a single TEOS-APCVD oxide film.
なお、上述の実施例では第１層と第２層の導電体パター
ン１２．１８がアルミニウムで形成される場合について
説明されたが、他の導電体材料で形成してもよいことは
言うまでもない。In the above-described embodiments, the conductive patterns 12, 18 of the first and second layers are formed of aluminum, but it goes without saying that they may be formed of other conductive materials.
また、湿気の透過を防止するために、反応ガスにさらに
リンアルコキシドを添加することによってＰＳＧ膜をＴ
ＥＯＳ−ＡＰＣＶＤ酸化膜として堆積してもよい。さら
に、反応ガスにリンアルコキシドのみならずボロンアル
コキシドをも添加することによって、ＢＰＳＧ膜をＴＥ
ＯＳ−ＡＰＣＶＤ酸化膜として堆積してもよいことが理
解されよう。In addition, in order to prevent the permeation of moisture, we added phosphorus alkoxide to the reaction gas to make the PSG film T
It may also be deposited as an EOS-APCVD oxide. Furthermore, by adding not only phosphorus alkoxide but also boron alkoxide to the reaction gas, the BPSG film can be
It will be appreciated that it may be deposited as an OS-APCVD oxide.
第４図は、ステップカバレッジＤの定義を説明するため
の概略的な断面図である。この図において、第１層の導
電体１２によって形成されるステップ部におｉするＴＥ
ＯＳ−ＡＰＣＶＤ酸化膜１４のステップカバレッジの状
態が拡大されて示されている。破線の曲線は等方的に堆
積された層間絶縁膜を仮想的に表している。ここで、ス
テップカバレッジはＤ＝ （１−ｄｍｉｎ ／ｄｏ ）
で定義される。ｄｏは導電体１２のステップのコーナ一
部における仮想の層間絶縁膜の厚さを表しており、ｄｍ
ｉｎは導電体１２のステップのコーナ一部におけ６ＴＥ
Ｏ３−ＡＰＣＶＤ膜１４の最小厚さを表している。すな
わち、ステップカバレッジＤの値が大きイホどＴＥＯＳ
−ＡＰＣＶＤ膜１４の上表面がより平滑であることを意
味している。FIG. 4 is a schematic cross-sectional view for explaining the definition of step coverage D. In this figure, the TE applied to the step portion formed by the first layer conductor 12
The state of step coverage of the OS-APCVD oxide film 14 is shown enlarged. The dashed curve virtually represents an isotropically deposited interlayer insulating film. Here, the step coverage is D= (1-dmin/do)
Defined by do represents the thickness of the virtual interlayer insulating film at a part of the corner of the step of the conductor 12, and dm
in is 6TE at a part of the corner of the step of the conductor 12
It represents the minimum thickness of the O3-APCVD film 14. In other words, if the value of step coverage D is large, TEOS
- This means that the upper surface of the APCVD film 14 is smoother.
第５Ａ図と第５Ｂ図は、本発明の他の応用例を説明する
ための概略的な断面図である。第５Ａ図においては層間
絶縁膜は、ＴＥＯＳ−ＡＰＣＶＤ酸化膜１４の前に堆積
された下層絶縁膜１３を含んでおり、第５Ｂ図において
は、層間絶縁膜はさらにＴＥＯＳ−ＡＰＣＶＤ酸化膜１
４上に形成された上層絶縁膜１６をも含んでいる。FIGS. 5A and 5B are schematic cross-sectional views for explaining other application examples of the present invention. In FIG. 5A, the interlayer insulating film includes a lower insulating film 13 deposited before the TEOS-APCVD oxide film 14, and in FIG. 5B, the interlayer insulating film further includes a TEOS-APCVD oxide film 14.
It also includes an upper layer insulating film 16 formed on 4.
金属の導電体１２は熱処理の間に膨脹して収縮するので
、その膨脹と収縮によって生ぜられる応力によって′Ｔ
ＥｏＳ−ＡＰＣＶＤ酸化膜１４にクラックが生じるおそ
れがある。そこで、耐クラツク性にすぐれた下層絶縁膜
１３を設けることが好ましい。また、ＴＥＯＳ−ＡＴＣ
ＶＤ酸化膜１４は引張方向の応力を有するので、金属の
導電体１２においてストレスマイグレーションが生じる
おそれがある。そこで、圧縮応力を有する下層と上層の
絶縁膜１３と１６でＴＥＯＳ−３ＡＰＣＶＤ酸化膜１４
を挟んで応力を緩和することが好ましい。As the metal conductor 12 expands and contracts during heat treatment, the stress caused by the expansion and contraction causes 'T
There is a possibility that cracks may occur in the EoS-APCVD oxide film 14. Therefore, it is preferable to provide a lower insulating film 13 having excellent crack resistance. Also, TEOS-ATC
Since the VD oxide film 14 has stress in the tensile direction, stress migration may occur in the metal conductor 12. Therefore, the TEOS-3 APCVD oxide film 14 is
It is preferable to relax the stress by sandwiching the two sides.
これらの下層と上層の絶縁膜１３．１６は、たとえばシ
ランガスと亜酸化窒素（Ｎ２０）を用いるか、またはＴ
ＥＯＳと０２を用いてＰＣＶＤ法または（約７００℃で
の）ＬＰＣＶＤ法で形成することができる。また、下層
と上層の絶縁膜１３゜１６は、シランガスと０２にフォ
スフインを添加したガスを用いて常圧ＣＶＤ法でＰＳＧ
膜とじて形成してもよい。ＰＳＧ膜は湿気の透過をも防
止し得る。The lower and upper insulating films 13 and 16 are formed using, for example, silane gas and nitrous oxide (N20), or T
It can be formed by a PCVD method or an LPCVD method (at about 700° C.) using EOS and 02. In addition, the lower and upper insulating films 13 and 16 were formed using PSG by normal pressure CVD using silane gas and 02 gas added with phosphine.
It may also be formed as a membrane. PSG membranes can also prevent moisture transmission.
第６Ａ図と第６Ｂ図は、本発明のさらに他の応用例を説
明するためのＤＲＡＭ （ダイナミックランダムアクセ
スメモリ）装置の概略的な断面図である。第６Ａ図はメ
モリセル領域の一部を示しており、第６Ｂ図は、周辺回
路の一部を示している。6A and 6B are schematic cross-sectional views of a DRAM (dynamic random access memory) device for explaining still another example of application of the present invention. FIG. 6A shows a part of the memory cell area, and FIG. 6B shows a part of the peripheral circuit.
これらの図を参照して、半導体基板２１の表面上に分離
絶縁体領域２２が形成されている。分離領域２２に囲ま
れた基板２１の表面層内には、ＦＥＴ（電界効果トラン
ジスタ）のソース／ドレインなどのための不純物拡散領
域２３が形成されている。基板２１の表面上には、さら
に、ゲート絶縁膜２５を介してポリシリコンのワード線
２４が形成されている。これらのワード線２４はＳｉＨ
４を用いたＬＰＣＶＤで形成することができる。ワード
線２４は、第１の層間絶縁膜２６と側壁絶縁膜２６ａに
よって覆われている。Referring to these figures, an isolation insulator region 22 is formed on the surface of a semiconductor substrate 21. In the surface layer of the substrate 21 surrounded by the isolation region 22, an impurity diffusion region 23 for a source/drain of a FET (field effect transistor), etc. is formed. A polysilicon word line 24 is further formed on the surface of the substrate 21 with a gate insulating film 25 interposed therebetween. These word lines 24 are SiH
It can be formed by LPCVD using 4. The word line 24 is covered with a first interlayer insulating film 26 and a sidewall insulating film 26a.
ポリシリコンのキャパシタ下電極２７は、対応する不純
物領域２３に接続されて形成されている。A polysilicon capacitor lower electrode 27 is formed connected to a corresponding impurity region 23 .
キャパシタ下電極２７はキャパシタ誘電体膜２８によっ
て覆われ、誘電体膜２８はキャパシタ上電極２９によっ
て覆われている。ポリシリコンのキャパシタ上電極２９
は、第２の層間絶縁膜３０によって覆われている。ポリ
シリコンのキャパシタ電極２７．２９をＬＰＧＶＤで形
成するとき、ＰＨ３ガスを添加することによってリンが
ドープされてもよい。The capacitor lower electrode 27 is covered with a capacitor dielectric film 28, and the dielectric film 28 is covered with a capacitor upper electrode 29. Polysilicon capacitor upper electrode 29
is covered with a second interlayer insulating film 30. When forming the polysilicon capacitor electrodes 27, 29 by LPGVD, they may be doped with phosphorus by adding PH3 gas.
第２の層間絶縁膜３０上に形成されたビット線３２は、
コンタクトホール３１を介して、対応する不純物領域２
３に接続されている。ビット線３２は、ＬＰＳＶＤまた
はスパッタリングによって、タングステンとシリコンの
合金として形成することができる。ビット線３２は、第
３の層間絶縁膜３３で覆われている。The bit line 32 formed on the second interlayer insulating film 30 is
Corresponding impurity region 2 via contact hole 31
Connected to 3. Bit line 32 may be formed as a tungsten and silicon alloy by LPSVD or sputtering. The bit line 32 is covered with a third interlayer insulating film 33.
第３の層間絶縁膜３３上には、第１層のアルミニウム冶
金配線３４がバリアメタル３４ａを介して形成されてい
る。第１層の配線３４は、コンタクトホール３８を介し
て不純物領域２３の１つに接続され得る。ＴｉＮやＴｉ
Ｗなどのバリアメタル３４ａは、スパッタリングによっ
て形成され得る。第１層の配線３４は、ＳｉまたはＣｕ
を含有するアルミニウム合金をスパッタリングすること
によって形成され得る。第１層のアルミニウム合金配線
３４は、第４の層間絶縁膜３５によって覆われている。A first layer of aluminum metallurgical wiring 34 is formed on the third interlayer insulating film 33 via a barrier metal 34a. The first layer wiring 34 may be connected to one of the impurity regions 23 via a contact hole 38. TiN or Ti
Barrier metal 34a such as W may be formed by sputtering. The first layer wiring 34 is made of Si or Cu.
can be formed by sputtering an aluminum alloy containing. The first layer of aluminum alloy wiring 34 is covered with a fourth interlayer insulating film 35.
第４の層間絶縁膜３５上には、さらに第２層のアルミニ
ウム合金配線３６がバリアメタル３６ａを介して形成さ
れている。第２層配線３６は、コンタクトホール３９を
介して、第１層配線３４に接続され得る。第２層のアル
ミニウム合金配線３６は、シリコン窒化物のパッシベー
ション膜３７によって覆われている。このパッシベーシ
ョン膜３７は、ＳｉＨ４とＮＨ３を用いたＰＣＶＤによ
って形成することができる。A second layer of aluminum alloy wiring 36 is further formed on the fourth interlayer insulating film 35 via a barrier metal 36a. The second layer wiring 36 can be connected to the first layer wiring 34 via the contact hole 39. The second layer aluminum alloy wiring 36 is covered with a silicon nitride passivation film 37. This passivation film 37 can be formed by PCVD using SiH4 and NH3.
第７Ａ図ないし第７Ｃ図は、第６Ａ図に示されているよ
うな側壁絶縁膜２６ａの形成過程を概略的な断面図で示
している。FIGS. 7A to 7C are schematic cross-sectional views showing the process of forming the sidewall insulating film 26a as shown in FIG. 6A.
第７Ａ図を参照して、半導体基板２１上にゲート絶縁膜
２５．ワード線２４および第１の層間絶縁膜２６がこの
順序で積層される。第１層間絶縁膜２６は、ＳｉＨ４と
Ｎ２０を用いて８００〜９００℃の高温におけるＬＰＧ
ＶＤによって形成され得る。以後、このように形成され
る酸化膜を通常の酸化膜と称する。Referring to FIG. 7A, a gate insulating film 25. Word line 24 and first interlayer insulating film 26 are laminated in this order. The first interlayer insulating film 26 is made of SiH4 and N20 and is made of LPG at a high temperature of 800 to 900°C.
It can be formed by VD. Hereinafter, the oxide film formed in this manner will be referred to as a normal oxide film.
第７Ｂ図を参照して、ゲート絶縁膜２５．ワード線２４
および第１の層間絶縁膜２６と基板２１の表面とを覆う
ように、従来はＴＥＯＳと０□を用いて約７００℃にお
けるＬＰＧＶＤによって酸化膜２６ａが堆積させられる
。以後、このように形成される酸化膜を通常のＴＥＯＳ
酸化膜と称する。通常の酸化膜は水分を含んでいないと
いう点において好ましい。しかし、通常の酸化膜では良
好なステップカバレッジを得ることが困難である。Referring to FIG. 7B, gate insulating film 25. word line 24
Conventionally, an oxide film 26a is deposited by LPGVD at about 700° C. using TEOS and 0□ so as to cover the first interlayer insulating film 26 and the surface of the substrate 21. Thereafter, the oxide film formed in this way is treated with ordinary TEOS.
It is called an oxide film. A normal oxide film is preferable in that it does not contain water. However, it is difficult to obtain good step coverage with a normal oxide film.
したがって、良好なステップカバレッジを得るために、
従来は、酸化膜２６ａは通常のＴＥＯ３酸化膜で形成さ
れる。Therefore, to get good step coverage,
Conventionally, the oxide film 26a is formed of a normal TEO3 oxide film.
第７Ｃ図を参照して、上からの異方性エツチングによっ
て側壁絶縁膜２６ａが残される。しかし、通常のＴＥＯ
３酸化膜の側壁絶縁膜２６ａは、通常の酸化膜の第１層
間絶縁膜２６より多くの水分を含んでいる。水分を含む
側壁絶縁膜２６ａは、ＦＥＴのソース／ドレインから注
入されるホットエレクトロンをトラップしやすい。トラ
ップされたそれらのエレクトロンは、ＦＥＴのしきい値
電圧を変動させるなどの悪影響を及ぼす。Referring to FIG. 7C, sidewall insulating film 26a is left by anisotropic etching from above. However, normal TEO
The sidewall insulating film 26a, which is a trioxide film, contains more water than the first interlayer insulating film 26, which is a normal oxide film. The sidewall insulating film 26a containing moisture tends to trap hot electrons injected from the source/drain of the FET. Those trapped electrons have adverse effects such as changing the threshold voltage of the FET.
以上のように、通常のＴＥＯ８酸化膜で側壁絶縁膜２６
ａを形成する場合に生じる問題は、本発明によるＴＥＯ
Ｓ−ＡＰＣＶＤ酸化膜で側壁絶縁膜２６ａを形成するこ
とによって解決される。なぜならば、前述のように、Ｔ
ＥＯＳ−ＡＰＣＶＤ酸化膜はすぐれたステップカバレッ
ジを与えることができるとともに、水分をほとんど含ん
でいないからである。As described above, the sidewall insulating film 26 is made of a normal TEO8 oxide film.
The problem that arises when forming a TEO according to the present invention is
This problem can be solved by forming the sidewall insulating film 26a with an S-APCVD oxide film. Because, as mentioned above, T
This is because the EOS-APCVD oxide film can provide excellent step coverage and contains almost no water.
第６Ａ図に示された策２の層間絶縁膜３０は、従来は、
通常のＴＥＯ３酸化膜、ＳＯＧ膜および通常の酸化膜の
積層構造を有している。したがって、第７図と関連して
説明されたように、コンタクトホール３１の側壁におい
て通常のＴＥＯ８酸化膜およびＳＯＧ膜から水分が放出
されるので、コンタクトホール部３１において、良好な
ステップカバレッジでビット線３２を形成することが困
難である。しかし、本発明によれば第２層間絶縁膜３０
を単一のＴＥＯＳ−ＡＰＣＶＤ酸化膜テ形成することが
可能であり、ＴＥＯＳ−ＡＰＣＶＤ酸化膜はほとんど水
分を含まないので、コンタクトホール３１の側壁から水
分を放出することがない。したがって、ビット線３２が
確実に不純物領域２３に接続され得る。Conventionally, the interlayer insulating film 30 of plan 2 shown in FIG. 6A is
It has a laminated structure of a normal TEO3 oxide film, an SOG film, and a normal oxide film. Therefore, as explained in connection with FIG. 7, since water is released from the normal TEO8 oxide film and SOG film on the sidewall of the contact hole 31, the bit line can be formed with good step coverage in the contact hole portion 31. 32 is difficult to form. However, according to the present invention, the second interlayer insulating film 30
It is possible to form a single TEOS-APCVD oxide film, and since the TEOS-APCVD oxide film contains almost no water, no water is released from the sidewall of the contact hole 31. Therefore, bit line 32 can be reliably connected to impurity region 23.
第８Ａ図ないし第１０Ｂ図は、第６Ａ図に示されたコン
タクトホール３１付近における第３の層間絶縁膜３３の
リフロー処理を概略的な断面図で示している。8A to 10B are schematic cross-sectional views showing the reflow treatment of the third interlayer insulating film 33 in the vicinity of the contact hole 31 shown in FIG. 6A.
第８Ａ図を参照して、従来、ビット線３２を覆うように
、Ｓ ｉ Ｈ４、Ｂ２ Ｈ６およびＰＨ３を用いて４０
０〜５５０℃においてＡＰＣＶＤによってＢＰＳＧ膜３
３膜堰３される。Referring to FIG. 8A, conventionally, S i H4, B2 H6 and PH3 are used to cover the bit line 32.
BPSG film 3 by APCVD at 0-550℃
3 membrane weirs 3.
第８Ｂ図を参照して、このＢＰＳＧ膜の第３層間絶縁膜
３３は、９００〜１０００℃におけるリフローによって
平坦化される。Referring to FIG. 8B, the third interlayer insulating film 33 of this BPSG film is planarized by reflow at 900 to 1000°C.
しかし、ＤＲＡＭ装置の集積度が高くなって第９Ａ図に
示されているようにコンタクトホール３１のサイズが小
さくなったとき、第９Ｂ図に示されているように、リフ
ローの後に、第３層間絶縁膜３３はコンタクトホール３
１内においてボイド３３ａを含むことが多い。However, when the degree of integration of DRAM devices increases and the size of the contact hole 31 becomes smaller as shown in FIG. 9A, after reflow, as shown in FIG. 9B, the third interlayer Insulating film 33 is contact hole 3
1 often includes voids 33a.
他方、第１０Ａ図においては、第３層間絶縁膜３３は、
本発明にしたがってボロンとリンをドープしながらＴＥ
ＯＳ−ＡＰＣＶＤ酸化膜を堆積することによって形成さ
れる。前述のように、ＴＥＯＳ−ＡＰＣＶＤ酸化膜３３
はコンタクトホール３１近傍において良好なステップカ
バレッジを与えるので、第１０Ｂ図に示されているよう
に、リフローの後においても、第３層間絶縁膜３３がコ
ンタクトホール３１内においてボイドを含むことがない
。また、従来のＢＰＳＧ膜は９００〜１０００℃でのり
フローによって平坦化されていたが、本発明にしたがっ
てボロンとリンをドープしながら堆積させたＴＥＯＳ−
ＡＰＣＶＤ酸化膜は良好なステップカバレッジを与える
ので、８５０℃でのリフローによって十分に平坦化する
ことができる。On the other hand, in FIG. 10A, the third interlayer insulating film 33 is
TE while doping with boron and phosphorus according to the present invention
Formed by depositing an OS-APCVD oxide film. As mentioned above, the TEOS-APCVD oxide film 33
Since this provides good step coverage in the vicinity of the contact hole 31, the third interlayer insulating film 33 does not contain voids in the contact hole 31 even after reflow, as shown in FIG. 10B. In addition, conventional BPSG films were flattened by glue flow at 900 to 1000°C, but according to the present invention, TEOS film deposited while doping with boron and phosphorus
Since the APCVD oxide film provides good step coverage, it can be sufficiently planarized by reflow at 850°C.
第６Ａ図と第６Ｂ図に示された第４の層間絶縁膜３５は
、従来、ＴＥＯＳ−ＰＣＶＤ酸化膜、ＴＥＯＳ−ＬＰＣ
ＶＤＰＣＶＤ酸化膜膜おヨヒＰＳＧ膜の積層構造を有し
ている。しかし、このような積層構造を有する第４層間
絶縁膜３５は、第１２図に関連して説明された問題を有
している。そこで、第４層間絶縁膜３５を本発明による
ＴＥＯＳ−ＡＰＣＶＤＰＣＶＤ酸化膜れば、第１２図に
関連して説明されたすべての問題を解消することができ
る。The fourth interlayer insulating film 35 shown in FIGS. 6A and 6B is conventionally made of TEOS-PCVD oxide film, TEOS-LPC
It has a laminated structure of a VDPCVD oxide film and a PSG film. However, the fourth interlayer insulating film 35 having such a laminated structure has the problem described in connection with FIG. 12. Therefore, if the fourth interlayer insulating film 35 is a TEOS-APCVDPCVD oxide film according to the present invention, all the problems described in connection with FIG. 12 can be solved.
［発明の効果コ
以上のように、本発明によれば、少なくともオゾンとシ
リコンアルコキシドを含む反応ガスにおいてシリコンア
ルコキシドに対するオゾンの比率が５以上に調整されて
おり、その反応ガスが３５０℃〜４５０℃の温度におい
て常圧ＣＶＤ法で反応させられるので、上表面が円滑で
かつガス放出が少なくてクラックを生じ難い層間絶縁膜
が十分な厚さで得られる。[Effects of the Invention] As described above, according to the present invention, in the reaction gas containing at least ozone and silicon alkoxide, the ratio of ozone to silicon alkoxide is adjusted to 5 or more, and the reaction gas is heated at 350°C to 450°C. Since the reaction is carried out by the normal pressure CVD method at a temperature of , an interlayer insulating film having a smooth upper surface, less gas release, and less cracking can be obtained with sufficient thickness.
第１Ａ図ないし第１Ｅ図は、本発明の方法を利用して形
成される半導体装置の製造プロセスの一例を概略的に示
す断面図である。
第２八図ないし第２Ｃ図は、０３／ＴＥＯ５＝３．５の
反応ガスから堆積されたＴＥＯＳ−ＡＰＣＶＤＰＣＶＤ
酸化膜特性とＡＰＣＶＤ温度との関係を示すグラフであ
る。
第３Ａ図ないし第３Ｃ図は、３７５℃のＡＰＣＶＤ温度
で堆積されたＴＥＯＳ−ＡＰＣＶＤＰＣＶＤ酸化膜特性
と０３／ＴＥｏＳの比率との関係を示すグラフである。
第４図は、ステップカバレッジＤの定義を説明するため
の概略的な断面図である。
第５Ａ図と第５Ｂ図は、本発明の他の応用例を説明する
ための概略的な断面図である。
第６Ａ図を第６Ｂ図は、ＤＲＡＭ装置の概略的な断面図
である。
第７Ａｒ！１！：ｉないし第７Ｃ図は、側壁絶縁膜の形
成過程を示す断面図である。
第８Ａ図と第８Ｂ図は、比較的大きなコンタクトホール
部における従来の層間絶縁膜のりフローを示す断面図で
ある。
第９Ａ図と第９Ｂ図は、比較的小さなコンタクトホール
部における従来の層間絶縁膜のりフローを示す断面図で
ある。
第１０Ａ図と第１０Ｂ図は、比較的小さなコンタクトホ
ール部における本発明による層間絶縁膜のりフローを示
す断面図である。
第１１Ａ図ないし第１１Ｄ図は、先行技術による層間絶
縁膜の形成方法を説明するための概略的な断面図である
。
第１２図は、先行技術によって形成された層間絶縁膜内
のコンタクトホール部分を概略的に示す断面図である。
第１３図は、ＴＥＯＳ−ＬＰＧＶＤＰＣＶＤ酸化膜収を
示すグラフである。
なお、各図において、同一符号は同一内容または相当部
分を示す。
３石［ツ亡フイノｈ鷹６（、。□−ｆ）秋怜午（％）
スナ・ンアカへ“し・フジ
［’／、１
と〃し翁−イ糸！ＩＬ（ｃｍ−’］
’ｌえ地平（′／−）
ステーノアｈハ゛し・ンシ゛ Ｄ （匁晃
図
夷
Ａ
凶
第
Ｂ
□□□
ち６Ｂ図
汚／２図
兎１３０
」（丈（ｃｍ−１１
手
続
補
正
書（自発）
平成３年４月２５日
補正をする者
事件との関係
住所
名称
代表者1A to 1E are cross-sectional views schematically showing an example of the manufacturing process of a semiconductor device formed using the method of the present invention. Figures 28 to 2C show TEOS-APCVDPCVD deposited from a reactant gas of 03/TEO5 = 3.5.
3 is a graph showing the relationship between oxide film characteristics and APCVD temperature. Figures 3A-3C are graphs showing the relationship between TEOS-APCVDPCVD oxide film properties and the ratio of 03/TEoS deposited at an APCVD temperature of 375°C. FIG. 4 is a schematic cross-sectional view for explaining the definition of step coverage D. FIGS. 5A and 5B are schematic cross-sectional views for explaining other application examples of the present invention. 6A and 6B are schematic cross-sectional views of the DRAM device. 7th Ar! 1! :I to 7C are cross-sectional views showing the process of forming the sidewall insulating film. FIGS. 8A and 8B are cross-sectional views showing a conventional interlayer insulating film deposition flow in a relatively large contact hole portion. FIGS. 9A and 9B are cross-sectional views showing a conventional interlayer insulating film deposition flow in a relatively small contact hole portion. FIGS. 10A and 10B are cross-sectional views showing the flow of the interlayer insulating film according to the present invention in a relatively small contact hole portion. 11A to 11D are schematic cross-sectional views for explaining a method of forming an interlayer insulating film according to the prior art. FIG. 12 is a cross-sectional view schematically showing a contact hole portion in an interlayer insulating film formed by the prior art. FIG. 13 is a graph showing the TEOS-LPGVDPCVD oxide film yield. In each figure, the same reference numerals indicate the same contents or corresponding parts. 3 stones [tsu death Fuino h taka 6 (,. LE Horizon ('/-) Stenoah H Hishi Nshi ゛ D (Mekozui A Kyodai B Person making the amendment on April 25, 2013 Address name and representative related to the case
Claims (2)
ルコキシドに対するオゾンの比率が５以上に調整された
シリコンアルコキシドとオゾンを少なくとも含む反応ガ
スを３５０℃〜４５０℃の温度において常圧でＣＶＤ反
応させることによって形成された絶縁膜を少なくとも含
む層間絶縁膜と、 前記層間絶縁膜上に形成された第２層の導電体パターン
と、 を備えたことを特徴とする半導体装置。(1) A semiconductor device, comprising a first layer conductor pattern and at least silicon alkoxide and ozone in which the ratio of ozone to silicon alkoxide is adjusted to 5 or more so as to cover the first layer conductor pattern. an interlayer insulating film including at least an insulating film formed by performing a CVD reaction with a reactive gas containing a reaction gas at normal pressure at a temperature of 350° C. to 450° C.; a second layer conductor pattern formed on the interlayer insulating film; A semiconductor device characterized by comprising the following.
る層間絶縁膜を含む半導体装置の形成方法であって、 少なくともオゾンとシリコンアルコキシドを含む反応ガ
スを用意し、前記反応ガス内において前記シリコンアル
コキシドに対するオゾンの比率は５以上に調整されてお
り、 前記反応ガスを３５０℃〜４５０℃の温度において常圧
でＣＶＤ反応させることによって絶縁膜を形成し、 それによって、前記層間絶縁膜は少なくとも前記常圧Ｃ
ＶＤ反応で形成された絶縁膜を含むことを特徴とする半
導体装置の製造方法。(2) A method for forming a semiconductor device including an interlayer insulating film that insulates conductor patterns of a first layer and a second layer from each other, the method comprising: preparing a reactive gas containing at least ozone and silicon alkoxide; The ratio of ozone to the silicon alkoxide is adjusted to 5 or more, and the insulating film is formed by subjecting the reaction gas to a CVD reaction at normal pressure at a temperature of 350°C to 450°C, whereby the interlayer insulating film is formed. At least the normal pressure C
A method for manufacturing a semiconductor device, comprising an insulating film formed by a VD reaction.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/618,284 US5132774A (en) | 1990-02-05 | 1990-11-28 | Semiconductor device including interlayer insulating film |
| DE9100221U DE9100221U1 (en) | 1990-02-05 | 1991-01-10 | Semiconductor device |
| DE4100525A DE4100525C2 (en) | 1990-02-05 | 1991-01-10 | Method of forming an insulating layer in a semiconductor device |
| US07/857,141 US5250468A (en) | 1990-02-05 | 1992-03-25 | Method of manufacturing semiconductor device including interlaying insulating film |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-26751 | 1990-02-05 | ||
| JP2675190 | 1990-02-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03278435A true JPH03278435A (en) | 1991-12-10 |
| JP3008957B2 JP3008957B2 (en) | 2000-02-14 |
Family
ID=12201995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02301467A Expired - Lifetime JP3008957B2 (en) | 1990-02-05 | 1990-11-06 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3008957B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100571254B1 (en) * | 1996-12-28 | 2006-08-23 | 주식회사 하이닉스반도체 | Oxide film formation method of semiconductor device |
| JP2017139292A (en) * | 2016-02-02 | 2017-08-10 | 富士電機株式会社 | Semiconductor device and manufacturing method of the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010225907A (en) * | 2009-03-24 | 2010-10-07 | Asahi Kasei Electronics Co Ltd | Semiconductor device, and method of manufacturing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5191669A (en) * | 1975-01-31 | 1976-08-11 | Doopudo okisaidonoseiseihoho | |
| JPH01185945A (en) * | 1988-01-21 | 1989-07-25 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1990
- 1990-11-06 JP JP02301467A patent/JP3008957B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5191669A (en) * | 1975-01-31 | 1976-08-11 | Doopudo okisaidonoseiseihoho | |
| JPH01185945A (en) * | 1988-01-21 | 1989-07-25 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100571254B1 (en) * | 1996-12-28 | 2006-08-23 | 주식회사 하이닉스반도체 | Oxide film formation method of semiconductor device |
| JP2017139292A (en) * | 2016-02-02 | 2017-08-10 | 富士電機株式会社 | Semiconductor device and manufacturing method of the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3008957B2 (en) | 2000-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5132774A (en) | Semiconductor device including interlayer insulating film | |
| US5814862A (en) | Metallic source line and drain plug with self-aligned contacts for flash memory device | |
| US6707088B2 (en) | Method of forming integrated circuitry, method of forming a capacitor, method of forming DRAM integrated circuitry and DRAM integrated category | |
| US5250468A (en) | Method of manufacturing semiconductor device including interlaying insulating film | |
| US7745868B2 (en) | Semiconductor device and method of forming the same | |
| US8084343B2 (en) | Semiconductor device | |
| KR20000056157A (en) | Process for forming air gaps using a multilayer passivation in a dielectric between interconnections | |
| US5998249A (en) | Static random access memory design and fabrication process featuring dual self-aligned contact structures | |
| JPH10321811A (en) | Double-layer metallization method for integrated circuit ferroelectric device | |
| JPH07307339A (en) | Even process | |
| JPH09102541A (en) | Semiconductor device and its manufacture | |
| JP4168397B2 (en) | Boron doped titanium nitride layer for high aspect ratio semiconductor devices | |
| US5918123A (en) | Method for fabricating capacitor of semiconductor device | |
| JPH03278435A (en) | Semiconductor device and manufacture thereof | |
| JP2857369B2 (en) | Method for manufacturing insulating film between metal wires of semiconductor device | |
| US5424247A (en) | Method for making contact holes in semiconductor devices | |
| US6414344B1 (en) | Semiconductor device for use in a memory cell and method for the manufacture thereof | |
| US6358789B2 (en) | Method for manufacturing a semiconductor device having a capacitor | |
| US7642187B2 (en) | Method of forming wiring of a semiconductor memory device | |
| JP2550508B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100607756B1 (en) | Method for manufacturing a tungsten contact electrode of semiconductor device | |
| JP3252801B2 (en) | Semiconductor device and manufacturing method thereof | |
| US20030077917A1 (en) | Method of fabricating a void-free barrier layer | |
| JPH1187493A (en) | Fabrication of semiconductor device | |
| KR20030004076A (en) | Contactless local interconnect process utilizing self-aligned silicide |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071203 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081203 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081203 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091203 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101203 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |