JPH03276665A - Electron device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子装置、特にパッケージ内部にＩＣ（集積回
路）やＬＳＩ（大規模集積回路）等を構成する半導体素
子（チップ）を内蔵する半導体装置に係わり、パッケー
ジの気密化向上に適用して有効な技術に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to electronic devices, particularly semiconductors that have a semiconductor element (chip) constituting an IC (integrated circuit), LSI (large scale integrated circuit), etc. inside a package. The present invention relates to a technique that is effective when applied to improve the airtightness of a package in relation to equipment.
コンピュータ等に使用される半導体装置は信転度の高い
ものが要求される。たとえば、特開昭６２−２４４２９
号公報に記載された技術においては、半導体素子が搭載
されるパッケージ用の基板（ベース）と、半導体素子等
を被いかつ前記基板の一主面に取り付けられるキャップ
との接合には、鑞材が使用されている例が開示されてい
る。Semiconductor devices used in computers and the like are required to have high reliability. For example, JP-A-62-24429
In the technology described in the publication, a brazing material is used to join a package substrate (base) on which a semiconductor element is mounted and a cap that covers the semiconductor element and is attached to one main surface of the substrate. An example of its use is disclosed.
また、半導体装置の高機能・高集積化の要請によって、
半導体素子（チップ）の寸法はより大型化しかつその動
作時の発熱量も増大化する傾向にある。したがって、半
導体装置の信幀性を確保するためには、動作時にチップ
で発生した熱を速やかに外部に放散する必要がある。特
願昭６１−９２０３２号公報には、半導体ペレット（チ
ップ）の−主面とキャップ裏面（パッケージ内壁面）と
を間隙充填用金属（接合体）、すなわち低融点のろう材
で接着し、これによってチップで発生した熱をパッケー
ジ外に効率的に放散する技術が開示されている。なお、
前記半導体ペレットはＣＣＢ（Ｃｏｎｔｒｏｌｌｅｄ
Ｃｏ１１ａｐｓｅ Ｂｏｎｄｉｎｇ）構造となっていて
、電極であるＣＣＢバンブが前記キャップとともにパッ
ケージを構成するパッケージ基板の主面に固定される構
造となっている。In addition, due to the demand for higher functionality and higher integration of semiconductor devices,
The size of semiconductor elements (chips) tends to become larger and the amount of heat generated during operation tends to increase. Therefore, in order to ensure the reliability of a semiconductor device, it is necessary to quickly dissipate the heat generated in the chip during operation to the outside. Japanese Patent Application No. 61-92032 discloses that the main surface of a semiconductor pellet (chip) and the back surface of the cap (inner wall surface of the package) are bonded together using a gap-filling metal (bond), that is, a low-melting brazing material. discloses a technology for efficiently dissipating heat generated in a chip outside the package. In addition,
The semiconductor pellet is CCB (Controlled
It has a Co11apse Bonding) structure in which a CCB bump, which is an electrode, is fixed to the main surface of a package substrate that constitutes a package together with the cap.
上記の構造の半導体装置にあっては、半導体素子で発生
した熱はＣＣＢバンブを介してヘッダに伝達されるとと
もに、間隙充填用金属を介してキャップに伝達されるた
め、放熱特性は良好となる。In the semiconductor device having the above structure, the heat generated in the semiconductor element is transferred to the header via the CCB bump and also transferred to the cap via the gap-filling metal, resulting in good heat dissipation characteristics. .
しかし、このような半導体装置は、ときとして接合部の
リーク不良が発生することがある０本発明者はこのよう
なリーク不良品の接合部を分析検討した結果、以下の事
実を突き止めた。However, in such a semiconductor device, a leak defect may sometimes occur at a joint. The inventor of the present invention discovered the following fact as a result of analyzing and studying the joint of such a leak defective product.
第９図はリーク不良部分を示す図であって、パッケージ
の一部を構成するムライト（セラミック）からなる基板
（ベース）１と、この基板１に鉛（ｐｂ）−錫（Ｓｎ）
からなる接合体（半田）２を介して接合されたパッケー
ジの一部を構成するキャンプ３の外囲部４とを示す模式
的拡大断面図である。また、同図において、前記接合体
２は結晶組織として示されていて、接合体２内を縦横に
延在する線は、この線によって取り囲まれた結晶５の境
界線６である。そして、リーク不良が発生した接合体２
にあっては、第９図に示されるように、パンケージの内
側から外側に至る空隙からなるリークパス７が発生して
いることが判明した。FIG. 9 is a diagram showing a leak defective part, and shows a substrate (base) 1 made of mullite (ceramic) that constitutes a part of the package, and a substrate (base) 1 made of lead (PB) and tin (Sn) that forms part of the package.
FIG. 3 is a schematic enlarged cross-sectional view showing an outer enclosure 4 of a camp 3 that forms part of a package joined together via a bonded body (solder) 2 consisting of the following. Further, in the figure, the bonded body 2 is shown as a crystal structure, and the lines extending vertically and horizontally within the bonded body 2 are boundary lines 6 of the crystals 5 surrounded by these lines. Then, the joined body 2 where the leakage defect occurred
As shown in FIG. 9, it was found that a leak path 7 consisting of a gap extending from the inside of the pan cage to the outside occurred.
このリークパス７は、各結晶５の境界線６に沿って発生
した空隙８が順次繋がり、内端がパッケージの内壁に至
り、外端がパッケージの外壁に至った場合リークパス７
となる。This leak path 7 is formed when the voids 8 generated along the boundaries 6 of each crystal 5 are successively connected, the inner end reaches the inner wall of the package, and the outer end reaches the outer wall of the package.
becomes.
前記空隙８は、結晶の凝固収縮によって発生する。外囲
部４の接合面と基板１の接合面、換言するならば、それ
ぞれメタライズ層９．１０が設けられた面間には、ｓｎ
を１０％（重量）含む半田で接合される。金属学的には
、半田接合時の半田の挙動は、第１３図に示されるよう
な状態図のようになる。すなわち、液温か３００℃に温
度が降下すると、半田液は一部が凝固を開始し、その後
、温度の降下に伴って結晶化が進み、液温が２７５°Ｃ
程度になると凝固は終了し、基板ｌとキャップ３は半田
２によって接合されることになる。The voids 8 are generated by solidification and shrinkage of the crystal. There is a sn
It is joined with solder containing 10% (by weight) of From a metallurgical point of view, the behavior of solder during solder bonding is as shown in the phase diagram shown in FIG. In other words, when the temperature of the solder liquid drops to 300°C, part of the solder liquid begins to solidify, and then crystallization progresses as the temperature drops, until the liquid temperature reaches 275°C.
When the solidification reaches a certain level, the solidification is completed, and the substrate 1 and the cap 3 are joined by the solder 2.
ところで、実際の半田による接合は、たとえば、キャッ
プ３を重ねた基板１をコンベアに乗せて加熱炉内を通過
させ、あらかじめ設けておいた半田を溶融させかつ凝固
を行う半田接合システムで行う、このような半田接合シ
ステムでは、平衡を保つような徐冷とはならず、冷却は
早い速度で行われ、過冷却となってしまい、第１０図の
顕微鏡（ＳＥＭ）写真を模式化した図で示されるように
、樹脂状具（デンドライト）が形成されてしまう。By the way, actual solder bonding is performed using, for example, a solder bonding system in which the board 1 with the caps 3 stacked on it is placed on a conveyor and passed through a heating furnace to melt and solidify the solder that has been prepared in advance. In a solder joint system like this, slow cooling does not occur to maintain equilibrium, but cooling occurs at a fast rate, resulting in supercooling, as shown in the schematic microscopic (SEM) photograph in Figure 10. As a result, resin-like particles (dendrites) are formed.
この図は螢光液を半田接合部分に含浸させた後、第１１
図のように、ベース１とキャップ３を剥離させ、その剥
離面を観察した（螢光探傷法）ものであり、キャップ３
例の面である０図中黒く塗り潰した部分が螢光液が含浸
された部分であり、隙間８となる部分である。This figure shows that after impregnating the solder joint with fluorescent liquid,
As shown in the figure, the base 1 and the cap 3 were peeled off and the peeled surface was observed (fluorescence flaw detection method).
In Figure 0, which is the example surface, the blacked-out area is the area impregnated with the fluorescent liquid, and is the area that will become the gap 8.
ここで、結晶化について考察して見るならば、封止部（
接合部）合金の組織は、凝固時の冷却速度３合金系すな
わち液相線と面相線の温度差等によって決定される０組
織を微細化するには、冷却速度を遅くしたり、合金系に
あっては共晶や包晶のように液相線と固相線との温度差
を小さくする。If we consider crystallization here, the sealing part (
The structure of the alloy (joint) is determined by the cooling rate during solidification.3 The alloy system, that is, the temperature difference between the liquidus line and the phase line. In some cases, the temperature difference between the liquidus and solidus lines is reduced, such as in eutectics and peritectics.
これにより、凝固時に多数の核を生成し、組織を微細化
できる。この組織の微細化により、収縮孔も小さくでき
る。As a result, a large number of nuclei are generated during solidification, and the structure can be refined. By making this structure finer, shrinkage pores can also be made smaller.
しかし、半導体装置の封止用合金においては、合金系お
よび液相線／固相線の温度差を小さくできる合金組成は
、温度階層の点で自由に選択できない、すなわち、この
封止用半田の軟化温度は、半導体素子をベースに固定す
る半田の軟化温度よりも低く、かつ製品となった半導体
装置を実装基板に接続する半田軟化点よりも高（しなけ
ればならない。However, in alloys for encapsulating semiconductor devices, alloy systems and alloy compositions that can reduce the temperature difference between liquidus and solidus cannot be freely selected in terms of temperature hierarchy. The softening temperature must be lower than the softening temperature of the solder that fixes the semiconductor element to the base, and higher than the softening temperature of the solder that connects the manufactured semiconductor device to the mounting board.
一方半田結晶化は、第１２図のモデル図で示されるよう
に、液温か３００℃に降下すると、一部で凝固が開始さ
れ、Ｓｎが６％（重量）含まれる半田（Ｐｂ−６ｗｔ％
Ｓｎ）からなる結晶（初晶１１）が形成されるようにな
る。その後、液温の低下に伴って、この初晶１１の周囲
には順次Ｓｎの含有率の高い半田が年輪状に成長する（
第１２図の凝固最終段階のモデル参照）、この凝固最終
段階では、先にｐｂが多（消費されることから、半田液
はＳｎに冨む液（錫すッチ液：最終段階では半田液は２
１％のＳｎを含む）となるため、Ｓｎが凝固した時点で
７〜８％の体積収縮が起き、空隙（収縮孔）８が発生す
る。第１２図では初晶１１が仮想面にそれぞれ発生する
ように記載しているが、これらの核は三次元的に存在し
、実際には樹脂状晶（デンドライト）となる。On the other hand, as shown in the model diagram in Figure 12, solder crystallization begins to solidify in some parts when the liquid temperature drops to 300°C, and solder (Pb-6wt%) containing 6% Sn (Pb-6wt%
A crystal (primary crystal 11) consisting of Sn) comes to be formed. Thereafter, as the liquid temperature decreases, solder with a high Sn content grows in an annual ring shape around the primary crystals 11 (
(Refer to the model of the final stage of solidification in Figure 12).In this final stage of solidification, a large amount of PB is consumed first. is 2
1% of Sn), the volume shrinks by 7 to 8% when Sn solidifies, and voids (shrinkage pores) 8 are generated. In FIG. 12, primary crystals 11 are shown to occur on virtual surfaces, but these nuclei exist three-dimensionally and actually become resin-like crystals (dendrites).
また、前記単一の結晶粒子、すなわちデンドライトアー
ムの直径は、冷却速度等の処理条件によっても異なるが
、数十μｍとなり、その長さは数百μｍ程度となる。Further, the diameter of the single crystal grain, that is, the dendrite arm, is several tens of μm, and the length thereof is approximately several hundred μm, although it varies depending on the processing conditions such as the cooling rate.
そこで本発明者は、封止条件で形成される結晶組織（デ
ンドライトアーム）の大きさよりも封止間隔を小さく選
べば厚さ方向には、収縮孔が発生しないということに気
が付き本発明をなした。Therefore, the present inventor realized that if the sealing interval was selected to be smaller than the size of the crystal structure (dendritic arm) formed under the sealing conditions, shrinkage pores would not occur in the thickness direction, and the present invention was made. .
本発明の目的は、パッケージの気密性が高い半導体装置
を提供することにある。An object of the present invention is to provide a semiconductor device whose package is highly airtight.
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。The above and other objects and novel features of the present invention include:
It will become clear from the description of this specification and the accompanying drawings.
〔課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。[Means for Solving the Problems] A brief overview of typical inventions disclosed in this application is as follows.
すなわち、本発明の半導体装置は、パンケージを構成す
るベースとキャップとの接合にｐｂ−ｓｎ半田を使用し
ているが、前記ベースとキャップとの接合部の間隔は、
前記半田のデンドライトアームの直径よりも小さな寸法
となるとともに、接合部の長さはデンドライトアームの
長さの数倍以上となっている。That is, in the semiconductor device of the present invention, pb-sn solder is used to bond the base and cap constituting the pancage, and the distance between the bonded portions of the base and cap is as follows:
The dimension is smaller than the diameter of the dendrite arm of the solder, and the length of the joint is several times or more the length of the dendrite arm.
上記した手段によれば、本発明の半導体装置は、ベース
とキャップとの接合部の間隔は、半田のデンドライトア
ームの直径よりも小さな寸法となっていることから、接
合部の厚さ方向には単一の結晶粒子しか存在しないこと
になり、結晶粒子の界面部分で発生する空隙は発生しな
いことになる。According to the above-mentioned means, in the semiconductor device of the present invention, since the interval between the joint between the base and the cap is smaller than the diameter of the dendrite arm of the solder, the distance in the thickness direction of the joint is Only a single crystal grain exists, and voids that occur at interfaces between crystal grains do not occur.
また、前記接合部の長さは半田のデンドライトアームの
長さよりも数倍も長くなっていることから、接合部のパ
ッケージの内外に至るリークパスも発生し難くなり、気
密性の向上が達成できる。Furthermore, since the length of the joint is several times longer than the length of the dendrite arm of the solder, leakage paths from the joint to the inside and outside of the package are less likely to occur, and airtightness can be improved.
以下図面を参照して本発明の一実施例について説明する
。An embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例による半導体装置におけるベ
ースとキャップとの接合部の結晶組織を示す模式図、第
２図は同しく半導体装置の要部を示す模式的断面図、第
３図〜第６図は本発明の半導体装置の製造各工程におけ
る断面図であって、第３図はベースに半導体素子を搭載
した状態を示す模式的断面図、第４図はキャップに半田
プリフォームを予備半田した状態を示す模式的断面図、
第５図はキャップにベースを重ねた状態を示す模式的断
面図、第６図はキャップとベースを半田で接合する状態
を示す模式的断面図、第７図は本発明の半導体装置を配
線基板に搭載した状態を示す模式的断面図である。FIG. 1 is a schematic diagram showing the crystal structure of a junction between a base and a cap in a semiconductor device according to an embodiment of the present invention, FIG. 2 is a schematic cross-sectional view showing the main parts of the semiconductor device, and FIG. ~ Figure 6 is a cross-sectional view of each manufacturing process of the semiconductor device of the present invention, Figure 3 is a schematic cross-sectional view showing a state in which a semiconductor element is mounted on a base, and Figure 4 is a schematic cross-sectional view showing a state in which a semiconductor element is mounted on a cap. A schematic cross-sectional view showing a pre-soldered state,
FIG. 5 is a schematic cross-sectional view showing a state in which a base is stacked on a cap, FIG. 6 is a schematic cross-sectional view showing a state in which the cap and base are joined by soldering, and FIG. FIG.
この実施例の半導体装置１５は、外観的には第２図に示
されるように、矩形体からなるパッケージ１６と、この
パッケージ１６の底面に整列配設された複数のバンブ電
極１７とからなっている。As shown in FIG. 2, the semiconductor device 15 of this embodiment consists of a rectangular package 16 and a plurality of bump electrodes 17 aligned on the bottom surface of the package 16. There is.
前記パッケージ１６は前記バンブ電極１７を有するベー
ス（基板）１と、このベース１の主面側にＰｂ−３ｎ半
田からなる接合体（半田）２を介して固定されたキャッ
プ３とによって形成されている。そして、前記パッケー
ジ１６の内部には、たとえば、高速Ｅ ＣＬ （Ｅｍｉ
ｔｔｅｒ−Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）を構成する半
導体素子（チップ）１９が配設されている。前記チップ
１９はその一面に多数のＣＣＢバンプ２０が設けられて
いる。これらＣＣＢバンプ２０は、チップ１９の表面に
設けられた電極２１上に設けられるとともに、Ｓｎを３
．６％含む溶融温度が３１５〜３２０℃のＰｂ−３ｎ半
田（高融点半田）で形成されている。このＣＣＢバンブ
２０は、直径が１００μｍ程度となるとともに、２５０
μｍピッチで縦横に整列配置されている。そして、たと
えば、−辺が８〜１０ｍｍとなる矩形体のチップ１９に
おいては、５００〜６００個程度設けられている。The package 16 is formed by a base (substrate) 1 having the bump electrode 17, and a cap 3 fixed to the main surface side of the base 1 via a bonded body (solder) 2 made of Pb-3n solder. There is. Then, inside the package 16, for example, a high-speed E CL (Emi
A semiconductor element (chip) 19 constituting ter-Coupled Logic is disposed. A large number of CCB bumps 20 are provided on one surface of the chip 19. These CCB bumps 20 are provided on electrodes 21 provided on the surface of the chip 19, and are
．． It is made of Pb-3n solder (high melting point solder) containing 6% and having a melting temperature of 315 to 320°C. This CCB bump 20 has a diameter of about 100 μm and a diameter of about 250 μm.
They are arranged vertically and horizontally at a μm pitch. For example, in a rectangular chip 19 with a negative side of 8 to 10 mm, about 500 to 600 chips are provided.
このようなチップ１９は、前記ＣＣＢバンプ２０を介し
てベース１の一主面（図では上面）に設けられた配線板
２２に搭載されている。前記配線板２２はＡＩ等からな
るメタルとポリイミド樹脂によって多層配線構造となり
、表面の露出した電極２３に前記ＣＣＢバンブ２０が固
定される。前記ベース１は厚さ１ｍｍのムライト（３Ａ
１．０・２ＳｊＯ□）で形成されている。このムライト
はその熱膨張係数αが３． ＯＸ １０−’／”Ｃと
なり、前記チップ１９を構成するシリコン（Ｓｔ）の熱
膨張係数３．５Ｘ１０−’／”Ｃに近位している。Such a chip 19 is mounted on a wiring board 22 provided on one principal surface (the upper surface in the figure) of the base 1 via the CCB bumps 20 . The wiring board 22 has a multilayer wiring structure made of metal such as AI and polyimide resin, and the CCB bumps 20 are fixed to the electrodes 23 exposed on the surface. The base 1 is made of 1mm thick mullite (3A
1.0.2SjO□). This mullite has a coefficient of thermal expansion α of 3. OX 10-'/''C, which is close to the thermal expansion coefficient of silicon (St) constituting the chip 19, which is 3.5X10-'/''C.
したがって、高速ＥＣＬが動作して発熱しても、前記チ
ップ１９とベース１間に大きな熱応力が作用しなくなる
。また、このベース１は多層配線構造となっている。そ
して、このベース１の他の主面（同図では下面）に露出
した電極２４に３．５重量％の銀を含むＳｎ−Ａｇ半田
（融点２３０℃）からなるバンブ電極１７が設けられて
いる。Therefore, even if the high-speed ECL operates and generates heat, no large thermal stress will act between the chip 19 and the base 1. Further, this base 1 has a multilayer wiring structure. A bump electrode 17 made of Sn-Ag solder (melting point: 230° C.) containing 3.5% by weight of silver is provided on the electrode 24 exposed on the other main surface (lower surface in the figure) of the base 1. .
このバンブ電極１７は、たとえば、その直径が２５０μ
ｍとなるとともに、４５０μｍピンチで縦横に整列配列
され、前記チップ１９のＣＣＢハンプ２０に対応してい
る。また、前記チップ１９のＣＣＢバンブ２０と、これ
らのＣＣＢバンプ２０に対応するバンブ電極１７は、前
記配線板２２およびベース１内に設けられる配線層２５
．２６を介して電気的に接続されている。This bump electrode 17 has a diameter of, for example, 250μ.
m, and are arranged vertically and horizontally with a 450 μm pinch, corresponding to the CCB hump 20 of the chip 19. Further, the CCB bumps 20 of the chip 19 and the bump electrodes 17 corresponding to these CCB bumps 20 are connected to the wiring layer 25 provided in the wiring board 22 and the base 1.
．． They are electrically connected via 26.
一方、前記ベース１の一主面には、セラミックからなる
キャップ３が取り付けられている。このキャップ３のベ
ース１に対面する下面の周縁部分には、突堤状の外囲部
４が設けられていて、この外囲部４の突出した面が接合
面となって、前記ベース１に接合されている。前記外囲
部４の接合面およびこの接合面に連なる側面にはメタラ
イズ層９が設けられている。このメタライズ層９は、た
とえば１μｍ程度の厚さに形成されているとともに、チ
タン／ニッケル／金と多層構造となっている。また、こ
のメタライズ層９に対応するように、前記ベース１の一
主面にはメタライズ層１０が設けられている。このメタ
ライズ層１０は、１５μｍ程度の厚さに形成されている
とともに、タングステン／ニッケル／金と前記メタライ
ズ層９と同様に多層構造となっている。そして、これら
メタライズ層９．１０は、接合体２を介して接合されて
いる。前記接合体２は重量％でＳｎが１０％ｐｂが９０
％となる半田２で構成されている。なお、外囲部４にお
いて、その内壁面にはおよそ１００μｍ、外壁面には７
００μｍの長さに亘ってメタライズ層９が設けられ、封
止を確実なものにするようになっている。On the other hand, a cap 3 made of ceramic is attached to one main surface of the base 1. A jetty-like outer wall 4 is provided on the peripheral edge of the lower surface of the cap 3 facing the base 1, and the protruding surface of the outer wall 4 serves as a joint surface and is joined to the base 1. has been done. A metallized layer 9 is provided on the bonding surface of the outer enclosure 4 and the side surface connected to the bonding surface. This metallized layer 9 is formed to have a thickness of, for example, about 1 μm, and has a multilayer structure of titanium/nickel/gold. Further, a metallized layer 10 is provided on one main surface of the base 1 so as to correspond to the metallized layer 9 . This metallized layer 10 is formed to have a thickness of about 15 μm, and has a multilayer structure of tungsten/nickel/gold similar to the metallized layer 9. These metallized layers 9 and 10 are bonded together via the bonded body 2. The bonded body 2 has a Sn content of 10% and a Pb content of 90% by weight.
% solder 2. In addition, in the outer enclosure 4, the inner wall surface has a thickness of approximately 100 μm, and the outer wall surface has a thickness of approximately 7 μm.
A metallized layer 9 is provided over a length of 00 μm to ensure sealing.
他方、前記チップ１９の他の主面（第２図で上面）は半
田２７を介してキャップ３の内壁に接合されている。こ
の結果、チップ１９で発生した熱は、ＣＣＢバンプ２０
．ベース１．バンブ電極１７を介して後述する実装基板
に伝えられるだけでなく、前記半田２７を介してキャッ
プ３に伝えられて放散されることから、効率的な熱放散
が行われることになる。On the other hand, the other main surface (upper surface in FIG. 2) of the chip 19 is bonded to the inner wall of the cap 3 via solder 27. As a result, the heat generated in the chip 19 is transferred to the CCB bump 20.
．． Base 1. Heat is not only transmitted to the mounting board (described later) via the bump electrode 17, but also transmitted to the cap 3 via the solder 27 and dissipated, resulting in efficient heat dissipation.
ところで、これが本発明の特徴の一つであるが、前記キ
ャップ３の外囲部４とベース１との接合部の間隔ａは、
第１図に示されるように、Ｐｂ−３ｎ半田のデンドライ
トアーム（結晶：結晶粒子）の直径よりも小さくなって
いる。第１図の半田２は結晶組成を示すものであり、半
田２内に示される線はこの線等で取り囲まれる結晶５の
境界線６である。同図で示されるように、結晶５は半田
２の厚さ方向でそれぞれ単一のものしか存在しないよう
になっている。そして、前記キャップ３の外囲部４とベ
ース１との接合部の間隔ａは、２５μｍ以下、たとえば
、１０μｍとなっている。この半導体装置１５における
接合部のデンドライトアームの直径は、この半導体装置
１５が、その製造における封止時、３０℃／分の冷却速
度で封止を行った場合２５μｍ程度である。また、冷却
速度によってデンドライトアームの大きさは当然にして
異なり、たとえば、冷却速度を１桁遅くすると、デンド
ライトアームの直径は前記の例の場合の略二倍となる。By the way, this is one of the features of the present invention, and the distance a between the joint portion of the outer circumferential portion 4 of the cap 3 and the base 1 is as follows:
As shown in FIG. 1, the diameter is smaller than the diameter of the dendrite arm (crystal: crystal grain) of Pb-3n solder. The solder 2 in FIG. 1 shows the crystal composition, and the lines shown in the solder 2 are the boundaries 6 of the crystal 5 surrounded by these lines. As shown in the figure, only a single crystal 5 exists in the thickness direction of the solder 2. The distance a between the outer wall 4 of the cap 3 and the base 1 is 25 μm or less, for example, 10 μm. The diameter of the dendrite arm at the junction in this semiconductor device 15 is about 25 μm when the semiconductor device 15 is sealed at a cooling rate of 30° C./min during its manufacture. Furthermore, the size of the dendrite arm naturally varies depending on the cooling rate; for example, if the cooling rate is slowed down by one order of magnitude, the diameter of the dendrite arm becomes approximately twice that of the above example.
そこで、このような条件で封止を行う場合は、前記キャ
ップ３の外囲部４とベース１との接合部の間隔ａは５０
μｍ以下にまで広げることができる。なお、デンドライ
トアームは３次元的に成長することから、前述のような
リークバス７の発生を防止するためには、封止部の長さ
しは前記デンドライトアームの長さの数倍でできるだけ
長くすることが望ましい、この例では外囲部４の幅りは
５００μｍが採用されている。Therefore, when sealing is performed under such conditions, the distance a between the joint portion of the outer circumferential portion 4 of the cap 3 and the base 1 is 50 mm.
It can be extended to micrometers or less. In addition, since the dendrite arm grows three-dimensionally, in order to prevent the occurrence of the leak bus 7 as described above, the length of the sealing part should be as long as possible, several times the length of the dendrite arm. In this example, the width of the outer enclosure 4 is preferably 500 μm.
このような接合部構造によれば、前記キャップ３の外囲
部４とベース１との接合部の間隔ａが、外囲部４とベー
ス１を接合する半田２の結晶粒子（デンドライトアーム
）の直径よりも小さいことから、接合厚さ方向には、結
晶５の境界線（界面）６は発生しなくなり、接合に沿う
面方向での境界線６の発生に起因するリークバス７の発
生以外は抑えられることになる。また、前記境界線６の
全てで空隙８を発生するものではないこと、前記接合部
の長さＬがデンドライトアームの長さに比較して充分長
い場合（たとえば、５〜６倍から１０倍）には、接合に
沿う面方向での空隙８相互の接続の可能性も極めて低く
なり、リークバス７の発生は現実的には略抑止できるこ
とになる。According to such a joint structure, the distance a between the joint between the outer envelope 4 of the cap 3 and the base 1 is equal to the distance a between the crystal particles (dendritic arms) of the solder 2 that joins the outer envelope 4 and the base 1. Since it is smaller than the diameter, the boundary line (interface) 6 of the crystal 5 will not occur in the direction of the bond thickness, and all leakage buses 7 caused by the boundary line 6 in the plane direction along the bond will be suppressed. It will be done. In addition, the void 8 is not generated in all of the boundary line 6, and the length L of the joint part is sufficiently long compared to the length of the dendrite arm (for example, 5 to 6 times to 10 times). In this case, the possibility of mutual connection between the voids 8 in the plane direction along the joint becomes extremely low, and the occurrence of the leak bus 7 can actually be substantially suppressed.
つぎに、このような半導体装置１５の製造方法について
説明する。Next, a method for manufacturing such a semiconductor device 15 will be explained.
最初に、第３図に示されるように、−主面に配線板２２
が固定されたベース１が用意されるとともに、このベー
ス１の一主面にＣＣＢバンブ２０を有するチップ１９が
、前記ＣＣＢバンプ２０を介して実装（マウントリフロ
ー）される、ＣＣＢバンプ２０はＳｎを３．６％含む溶
融温度が３１５〜３２０℃のＰｂ−５ｎ半田（高融点半
田）で構成されていることから、半田のりフローは３４
５±５℃の温度で行われる。また、半田のりフローに先
立って、ベースｌの一主面全域には、フラックスが設け
られる。チップ１９はベース１に乗せられるだけで、前
記フラックスの粘度で保持される。半田リフローは窒素
雰囲気あるいは窒素と水素からなるフォーミングガス中
で行われる。このマウントリフローによって、チップ１
９はベース１に固定されるとともに、チップ１９のＣＣ
Ｂバンブ２０は、配線板２２内の配線層２５およびベー
ス１内の配線層２６を介して、電極２４に電気的に接続
されることになる。なお、この段階では前記ベース１の
他の主面の電極２４にはバンプ電極１７はまだ設けられ
ていない。First, as shown in FIG.
A base 1 to which is fixed is prepared, and a chip 19 having a CCB bump 20 on one main surface of the base 1 is mounted (mount reflow) via the CCB bump 20. The CCB bump 20 is made of Sn. Since it is composed of Pb-5n solder (high melting point solder) that contains 3.6% and has a melting temperature of 315 to 320°C, the solder paste flow is 34%.
It is carried out at a temperature of 5±5°C. Further, prior to the solder paste flow, flux is applied to the entire main surface of the base l. The chip 19 is simply placed on the base 1 and is held by the viscosity of the flux. Solder reflow is performed in a nitrogen atmosphere or a forming gas consisting of nitrogen and hydrogen. Through this mount reflow, chip 1
9 is fixed to the base 1 and connected to the CC of the chip 19.
B bump 20 is electrically connected to electrode 24 via wiring layer 25 in wiring board 22 and wiring layer 26 in base 1 . Note that, at this stage, the bump electrodes 17 are not yet provided on the electrodes 24 on the other main surface of the base 1.
一方、前記マウントリフローと相前後して、第４図に示
されるように、キャップ３の内側の平坦面に予備半田３
０が設けられる。予備半田３０は、前記キャップ３を裏
返して内壁面が上面となるようにした後、たとえば、１
００μｍ程度の厚さの半田プリフォーム３１をキャップ
３の内壁面上に乗せ、その後３４５±５℃の温度でリフ
ローすることによって形成される。この予備半田では、
フラックスを使用したくないことから、窒素と水素から
なるフォーミングガス中で予備半田が行われる。この予
備半田では、予備半田３０は中央が盛り上がるような形
状となる。Meanwhile, before and after the mounting reflow, as shown in FIG.
0 is set. The preliminary solder 30 is applied, for example, after the cap 3 is turned over so that the inner wall surface is the top surface.
The solder preform 31 having a thickness of approximately 0.00 μm is placed on the inner wall surface of the cap 3, and then reflowed at a temperature of 345±5° C. to form the solder preform 31. In this preliminary solder,
Pre-soldering is done in a forming gas consisting of nitrogen and hydrogen, as it is not desired to use flux. With this preliminary solder, the preliminary solder 30 has a shape in which the center is raised.
つぎに、第５図に示されるように、裏返し状態のキャッ
プ３上に、チップ１９を搭載したベース１（マイクロ・
チップ・キャリア：ＭＣＣ）を裏返して位置決めしかつ
重ね合わす、この状態では、チップ１９の！橋を有しな
い背面が、前記予備半田３０上に乗るようになる。また
、キャップ３の外囲部４の先端のメタライズ層９とベー
ス１の周縁のメタライズ層１０とは相互に対面した状態
となる。その後、前記ベース１上には、第６回に示され
るように、ウェイト３２が載せられ、かつ半田リフロー
がなされ、ベース１とキャップ３との接合およびチップ
１９とキャップ３との接合が同時に行われる。ベース１
にはウェイト３２が乗せられていることから、予備半田
３ｏが軟化溶融するにつれて、ベース１は降下する。ま
た、チップ１９の背面の予備半田３ｏは、押し潰されて
チップ１９の周囲から食み出し、外囲部４の内側壁面に
沿って盛り上がる。第６図の二点鎖線に示される盛り上
がった半田３３は、半田の濡れ性が悪い外囲部４の内側
壁面を這い上がるが、先端が半田の濡れ性の良好なメタ
ライズ層９に到達すると、瞬時に盛り上がった半田３３
はメタライズ層９゜１０間に引き上げられ、ベースｌと
キャップ３を接合する半田２となる。この盛り上がった
半田３３の引き上げによって半田の濡れ性の悪い外囲部
４の内側壁面には半田が残留しなくなる。Next, as shown in FIG. 5, the base 1 (micro-
Turn over the chip carrier (MCC), position it, and overlap it. In this state, the chip 19! The back side without the bridge rests on the preliminary solder 30. Furthermore, the metallized layer 9 at the tip of the outer enclosure 4 of the cap 3 and the metallized layer 10 at the periphery of the base 1 face each other. Thereafter, as shown in the sixth episode, a weight 32 is placed on the base 1, and solder reflow is performed to simultaneously bond the base 1 and the cap 3 and the chip 19 and the cap 3. be exposed. base 1
Since the weight 32 is placed on the base 1, the base 1 descends as the preliminary solder 3o softens and melts. Further, the preliminary solder 3o on the back surface of the chip 19 is crushed and protrudes from the periphery of the chip 19, and rises along the inner wall surface of the outer enclosure 4. The raised solder 33 shown by the two-dot chain line in FIG. 6 creeps up the inner wall surface of the outer enclosure 4 with poor solder wettability, but when its tip reaches the metallized layer 9 with good solder wettability, Handa 33 instantly excited
is pulled up between the metallized layers 9° and 10, and becomes the solder 2 that joins the base l and the cap 3. By pulling up the raised solder 33, no solder remains on the inner wall surface of the outer enclosure 4, which has poor solder wettability.
前記半田２の接合厚さ、すなわち、接合間隔ａは、前記
ウェイト３２の重さおよび半田組成ならびにリフロー温
度等によって決定され、実施例では１ｍｍ厚さのベース
１上に８５ｇのウェイト３２を載せ、３１２±２℃の加
熱処理によって１０μｍの接合間隔を得ている。この加
熱温度では、ベース１にチップ１９を固定したＣＣＢバ
ンブ２０は熔けることがなく、ＣＣＢバンプ２０と電極
２４との電気的接続に支障を来すようなことはない。The bonding thickness of the solder 2, that is, the bonding interval a, is determined by the weight of the weight 32, the solder composition, the reflow temperature, etc. In the example, an 85 g weight 32 is placed on a 1 mm thick base 1, A bonding interval of 10 μm was obtained by heat treatment at 312±2° C. At this heating temperature, the CCB bump 20 with the chip 19 fixed to the base 1 will not melt, and the electrical connection between the CCB bump 20 and the electrode 24 will not be affected.
つぎに、前記ベース１の電極２４に低融点半田からなる
バンブ電極１７を形成し、第２図に示されるような半導
体装置１５を製造する。前記バンブ電極１７は、３．５
重量％の銀を含むＳｎ−Ａｇ半田（融点２３０°Ｃ）に
よって形成される。Next, a bump electrode 17 made of low melting point solder is formed on the electrode 24 of the base 1, and a semiconductor device 15 as shown in FIG. 2 is manufactured. The bump electrode 17 has a diameter of 3.5
It is formed by Sn-Ag solder (melting point 230°C) containing % silver by weight.
この半導体装１工５は、第７図に示されるように、配線
基板４０に実装されて使用される。This semiconductor device 1 5 is mounted on a wiring board 40 and used, as shown in FIG.
このような実施例によれば、つぎのような効果が得られ
る。According to such an embodiment, the following effects can be obtained.
（１）本発明の半導体装置は、パッケージの張り合わせ
個所である半田接合部の間隔を、半田のデンドライトア
ームの直径よりも小さくしであることから、接合面間に
は単一の結晶粒子しか存在しないことになり、接合の厚
さ方向での結晶界面に発生する空隙に起因するリークバ
スの発生を抑止できるという効果が得られる。(1) In the semiconductor device of the present invention, the distance between the solder joints where the package is attached is smaller than the diameter of the solder dendrite arm, so only a single crystal grain exists between the joint surfaces. Therefore, the effect of suppressing the occurrence of leakage buses due to voids generated at the crystal interface in the thickness direction of the bond can be obtained.
（２）本発明の半導体装置は、接合部の接合間隔をデン
ドライトアームの直径よりも小さくしであるとともに、
接合部の長さをデンドライトアームの長さの数倍も長く
しであることから、リークバスの発生を抑止できるとい
う効果が得られる。(2) In the semiconductor device of the present invention, the bonding interval of the bonding portion is smaller than the diameter of the dendrite arm, and
Since the length of the joint is several times longer than the length of the dendrite arm, the effect of suppressing the occurrence of leakage baths can be obtained.
（３）上記（１）および（２）により、本発明の半導体
装置は気密性の高い半導体装置となるという効果が得ら
れる。(3) Due to (1) and (2) above, the semiconductor device of the present invention has the effect of becoming a highly airtight semiconductor device.
（４）本発明の半導体装置は、半導体素子の背面が半田
を介してキャップに接続されていることから、チップで
発生した熱を前記半田を介してキャップに伝達すること
ができるため、放熱性も良好となるという効果が得られ
る。(4) Since the semiconductor device of the present invention has the back side of the semiconductor element connected to the cap via solder, heat generated in the chip can be transferred to the cap via the solder, so heat dissipation is improved. This has the effect of improving the quality.
（５）本発明によれば、ベースとキャップの半田接合時
、ウェイトを利用して半田リフローを行うため、一定の
接合間隔を再現性良く得ることができ、封止歩留りの向
上を図ることができるという効果が得られる。(5) According to the present invention, since solder reflow is performed using weights when soldering the base and cap, a constant bonding interval can be obtained with good reproducibility, and the sealing yield can be improved. You can get the effect that you can.
（６）上記（１）〜（４）により、本発明によれば、熱
放散性が良く気密性が高い高信鯨度の半導体装置を安価
に提供することができるという相乗効果が得られる。(6) According to the above (1) to (4), according to the present invention, a synergistic effect can be obtained in that a semiconductor device with good heat dissipation properties, high airtightness, and high reliability can be provided at a low cost.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、第８図に示さ
れるように、ベース１とキャップ３の接合面に段差を設
けるような構造とすれば、たとえば、接合面間方向に成
長する結晶粒子の方向性を違え、これによってリークバ
スの発生をより効率的に抑えることができる。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. For example, as shown in FIG. 8, if the structure is such that a step is provided between the joint surfaces of the base 1 and the cap 3, for example, the directionality of crystal grains growing in the direction between the joint surfaces may be changed, This makes it possible to more efficiently suppress the occurrence of leak buses.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である面実装構造の半導体
装置の製造技術に適用した場合について説明したが、そ
れに限定されるものではなく、ピングリッド等地の構造
の半導体装置または電子装置の製造技術にも適用できる
。In the above explanation, the invention made by the present inventor was mainly applied to the manufacturing technology of surface-mounted semiconductor devices, which is the background field of application, but the invention is not limited to this. It can also be applied to manufacturing techniques for semiconductor devices or electronic devices having a uniform structure.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
本発明の半導体装置は、ベースとキャップとの接合部の
間隔は、半田のデンドライトアームの直径よりも小さな
寸法となっていることから、接合部の厚さ方向には結晶
粒子の界面部分で発生する空隙は発生しないことになる
。また、前記接合部の長さは半田のデンドライトアーム
の長さよりも数倍も長くなっていることから、接合部の
パッケージの内外に至るリークパスも発生し難（なり、
気密性の向上が達成できる。In the semiconductor device of the present invention, the distance between the joint between the base and the cap is smaller than the diameter of the dendrite arm of the solder, so that in the thickness direction of the joint, there is a phenomenon that occurs at the interface between crystal grains. This means that no voids will be created. In addition, since the length of the joint is several times longer than the length of the solder dendrite arm, it is difficult for leak paths to occur inside and outside the package at the joint.
Improved airtightness can be achieved.
第１図は本発明の一実施例による半導体装置におけるベ
ースとキャップとの接合部の結晶組織を示す模式図、
第２図は同しく半導体装１の要部を示す模式的断面図、
第３図は本発明の半導体装置の製造におけるベースへの
半導体素子搭載状態を示す模式的断面図、第４図は同し
くキャップに半田をプリフォームした状態を示す模式的
断面図、
第５図は同じくキャップにベースを重ねた状態を示す模
式的断面図、
第６図は同じくキャップとベースを半田で接合する状態
を示す模式的断面図、
第７図は本発明の半導体装置を配線基板に搭載した状態
を示す模式的断面図、
第８図は本発明の他の実施例による半導体装置における
ベースとキャップとの接合部の結晶＆ｌＩｌ＠を示す模
式図、
第９図は従来の半導体装置におけるベースとキャップと
の接合部の結晶組織を示す模式図、第１０図は同じくベ
ースとキャップとの半田接合部の結晶組織を示す模式図
、
第１１図は同じくベースとキャップとの剥離状態を示す
模式図、
第１２図は同しく結晶成長段階を示すモデル図、第１３
図はＰｂ−３ｎ状態図である。
１・・・ベース（基板）、２・・・接合体（半田）、３
・・・キャップ、４・・・外囲部、５・・・結晶、６・
・・境界線、７・・・リークバス、８・・・空隙、９，
１０・・・メタライズ層、１１・・・初晶、１５・・・
半導体装置、１６・・・パッケージ、１７・・・バンブ
電極、１９・・・チップ、２０・・・ＣＣＢバンブ、２
１・・・電極、２２・・・配線板、２３．２４・・・電
極、２５．２６・・・配線層、２７・・・半田、３０・
・・予備半田、３１・・・半田プリフォーム、３２・・
・ウェイト、３３・・・盛り上がった半田、４０・・・
配線基板。FIG. 1 is a schematic diagram showing a crystal structure of a junction between a base and a cap in a semiconductor device according to an embodiment of the present invention; FIG. 2 is a schematic cross-sectional view showing a main part of a semiconductor device 1; The figure is a schematic cross-sectional view showing a state in which a semiconductor element is mounted on a base in the manufacture of a semiconductor device of the present invention, FIG. 4 is a schematic cross-sectional view showing a state in which a cap is preformed with solder, and FIG. FIG. 6 is a schematic cross-sectional view showing the state in which the cap and base are stacked, FIG. 6 is a schematic cross-sectional view showing the cap and base are joined by soldering, and FIG. 7 is a schematic cross-sectional view showing the state in which the cap and the base are joined by soldering. A schematic cross-sectional view showing the state; FIG. 8 is a schematic diagram showing the crystal &lIl@ of the junction between the base and the cap in a semiconductor device according to another embodiment of the present invention; FIG. 9 is a schematic cross-sectional view showing the base and FIG. 10 is a schematic diagram showing the crystal structure of the soldered joint between the base and the cap. FIG. 11 is a schematic diagram showing the state of separation between the base and the cap. , Figure 12 is a model diagram showing the crystal growth stages, and Figure 13 is a model diagram showing the crystal growth stages.
The figure is a Pb-3n phase diagram. 1...Base (substrate), 2...Joint body (solder), 3
...cap, 4...outer part, 5...crystal, 6.
...Boundary line, 7...Leak bus, 8...Void, 9,
10... Metallized layer, 11... Primary crystal, 15...
Semiconductor device, 16... Package, 17... Bump electrode, 19... Chip, 20... CCB bump, 2
DESCRIPTION OF SYMBOLS 1... Electrode, 22... Wiring board, 23.24... Electrode, 25.26... Wiring layer, 27... Solder, 30...
...Preliminary solder, 31...Solder preform, 32...
・Weight, 33...Rising solder, 40...
wiring board.
Claims (1)
密的に固定されるキャップとを有する電子装置であって
、前記ベースとキャップとの接合部の間隔は前記接合体
を構成する物質の結晶粒子径と略同一径または結晶粒子
径よりも小さい寸法になっていることを特徴とする電子
装置。 ２、前記接合部の間隔は前記接合体を構成する物質の結
晶粒子径と略同一径または結晶粒子径よりも小さい寸法
になっているとともに、前記接合部の長さは前記接合部
の結晶粒子長さの数倍以上となっていることを特徴とす
る特許請求の範囲第１項記載の電子装置。 ３、前記接合体は鉛と錫からなる半田で形成されている
ことを特徴とする特許請求の範囲第１項または第２項記
載の電子装置。[Claims] 1. An electronic device comprising a base and a cap airtightly fixed to one main surface of the base via a bonding member, wherein the distance between the bonded portion of the base and the cap is An electronic device characterized in that the size is approximately the same as or smaller than the crystal grain size of a substance constituting the bonded body. 2. The interval between the joints is approximately the same as or smaller than the crystal grain size of the substance constituting the bonded body, and the length of the joint is equal to or smaller than the crystal grain size of the substance constituting the joined body. The electronic device according to claim 1, characterized in that the length is several times or more. 3. The electronic device according to claim 1 or 2, wherein the bonded body is formed of solder made of lead and tin.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7733190A JPH03276665A (en) | 1990-03-26 | 1990-03-26 | Electron device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7733190A JPH03276665A (en) | 1990-03-26 | 1990-03-26 | Electron device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03276665A true JPH03276665A (en) | 1991-12-06 |
Family
ID=13630947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7733190A Pending JPH03276665A (en) | 1990-03-26 | 1990-03-26 | Electron device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03276665A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329160A (en) * | 1991-03-01 | 1994-07-12 | Hitachi, Ltd. | Semiconductor package with metalized portions |
| JP2007324303A (en) * | 2006-05-31 | 2007-12-13 | Hitachi Cable Ltd | Optical module and packaging method therefor |
| JP2013131706A (en) * | 2011-12-22 | 2013-07-04 | Sumitomo Electric Device Innovations Inc | Semiconductor device and device package component |
-
1990
- 1990-03-26 JP JP7733190A patent/JPH03276665A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329160A (en) * | 1991-03-01 | 1994-07-12 | Hitachi, Ltd. | Semiconductor package with metalized portions |
| JP2007324303A (en) * | 2006-05-31 | 2007-12-13 | Hitachi Cable Ltd | Optical module and packaging method therefor |
| JP2013131706A (en) * | 2011-12-22 | 2013-07-04 | Sumitomo Electric Device Innovations Inc | Semiconductor device and device package component |
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