JPH03268183A - パターン・マッチング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 パターン・マッチング回路に関し、 マツチング処理を高速に行うことを目的とし、基準とな
る照合用の画像データを格納する辞書メモリと、被照合
用の画像データを格納するフレームメモリと、所定の周
波数でクロックを発生ずる回路と、前記辞書メモリおよ
びフレームメモリからウィンドウを切り出すためのアド
レスを前記クロックに応答して発生するアドレス発生回
路と、前記クロックに応答して前記辞書メモリおよびフ
レームメモリから複数の画素単位でデータをそれぞれ抽
出するデータ抽出回路と、該抽出された両者のデータの
比較・照合を前記クロックに応答して行い、その照合結
果を該クロックに応答して算出するマツチング処理回路
とを具備し、前記クロックを用いて前記アドレス発生回
路から前記マツチング処理回路までの各回路に対しパイ
プライン処理を行うように構成する。

〔産業上の利用分野〕

本発明は、基準となる照合用画像データ（辞書パターン
）と被照合用画像データ（フレームパターン）との照合
度を算出するパターン・マッチング回路に関する。

［従来の技術、および発明が解決しようとする課題〕 第７図には従来形の一例としてのパターン・マッチング
回路の構成が示される。

同図において、７０は基準となる画像データ（３ビット
／画素）を格納する辞書メモリ、７１はマツチングを行
うための画像データ（１ピッｌ−／画素）を格納するフ
レームメモリ、７２．７３はそれぞれメモリ７０．７１
からデータを読み出すためのアドレスを発生するアドレ
ス発生部、７４　、７５はそれぞれメモリ１０．１１か
ら１ハイド（それぞれ２画素、８画素）のデータを取り
出すためのセレクタ、７６、７７はそれぞれセレクタ７
４．７５を介して１画素単位でデータを抽出するデータ
抽出部、７８は抽出された両者のデータの比較・照合を
行うマツチング処理部、７９はその照合結果に基づいて
非マツチング数の加算処理を行う非マツチング数加算部
、８０はマツチング処理の対象となる画素の数をカウン
トするマツチングサイズ・カウンタ部、８１は上記各構
成要素（７２〜７７）に対して所定周波数（この場合５
　ＭＨｚ）のクロックＣＩ、Ｋｏを供給するクロック発
生部を示す。

この構成において、辞書メモリ７０内の辞書データは、
１バイト（２画素）単位で２クロツク毎に読み出され、
セレクタ７４により取り出されるようになっており、一
方、フレームメモリ７１内のフレームデータは、１ハイ
ド（８画素）単位で８クロツク毎に読み出され、セレク
タ７５により取り出されるようになっている。従って、
■クロック（５Ｍ　Ｈｚ　）毎に１画素の画像データが
処理されることになる。

ところがこの方式では、本発明者の経験則によれば、マ
ツチング処理に使用されている論理素子の組合せの処理
時間が５　ＭＨｚ付近になると動作信頼性を保証できな
い可能性があるため、さらにマツチング処理の高速化を
行うことは困難である。

それ故、動作信頼性を損なうことなく更なる高速処理を
実現できれば、好適である。

本発明は、かかる従来技術における課題に鑑み創作され
たもので、マツチング処理を高速に行うことができるパ
ターン・マ・ンチング回路を提供することを目的として
いる。

〔課題を解決するだめの手段〕

上記課題を解決するため、本発明によれば、基準となる
照合用の画像データを格納する辞書メモリと、被照合用
の画像データを格納するフレームメモリと、所定の周波
数でクロックを発生ずる回路と、前記辞書メモリおよび
フレームメモリからうイントウを切り出すためのアドレ
スを前記クロックに応答して発生ずるアドレス発生回路
と、前記クロックに応答して前記辞書メモリおよびフレ
ームメモリから複数の画素単位でデータをそれぞれ抽出
するデータ抽出回路と、該抽出された両者５〜 ６〜 のデータの比較・照合を前記クロックに応答して行い、
その照合結果を該クロックに応答して算出するマツチン
グ処理回路とを具備し、前記クロックを用いて前記アド
レス発生回路から前記マツチング処理回路までの各回路
に対しパイプライン処理を行うことを特徴とするパター
ン・マッチング回路が提供される。

〔作用〕

上述した構成によれば、複数の画素単位で抽出されたデ
ータに対してマツチング処理が行われ、また、アドレス
発生回路からマツチング処理回路までの各構成要素に対
して所定周波数のクロックによりパイプライン処理を行
っている。従って、従来形に見られたような１画素型位
のマツチング処理に比して、マツチング処理を高速化す
ることができる。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例〕

第１図には本発明の一実施例としてのパイプライン処理
に基づくパターン・マッチング回路の構成が示される。

本実施例のパターン・マッチング回路は、画像処理シス
テム内の１つのボードに搭載され、例えばＶＭＥバスを
介して他のボードに接続されており、内部の辞書メモリ
とフレームメモリのデータの相関処理を行うための回路
である。

同図において、１０はマツチング処理を行うための基準
となる照合用の画像データ（辞書データ）を格納する辞
書メモリ、１１はマツチングを行うための被照合用の画
像データ（フレームデータ）を格納するフレームメモリ
、１２および１３はそれぞれ辞書メモリ１０およびフレ
ームメモリ１１から所定画素数のウィンドウを切り出す
ためのアドレスを発生するアドレス発生部、１４および
１５は辞書メモリ１０およびフレームメモリ１１からそ
れぞれ８画素型位でデータを抽出するデータ抽出部を示
す。

また、１６はデータ抽出部１４．１５により抽出された
両者のデータ（ずなわぢフレームメモリ１１上の任意の
ウィンドウと辞書メモｉ月Ｏ上の半固定のウィンドウ）
の比較・照合を行って非マツチングデータを作成するマ
ツチング処理部、１７はその作成された非マツチングデ
ータに基づいて非マツチング数の加算処理を行う非マツ
チング数加算部、１８は該算出された非マツチング数が
或る値に達した時にマツチング処理を終了するよう制御
を行うアボート監視部、１９は１回のマツチング処理の
対象となる画素の数（本実施例では８ビツト）をカウン
トするマツチングサイズ・カウンタ部、そして、２０は
上記各構成要素（１２〜１７）に対して所定周波数（本
実施例では１０ＭＨｚ）のクロックＣＬＫを供給するク
ロック発生部を示す。

アドレス発生部１２．１３から非マツチング数加算部１
７までの各回路は、クロックＣＬＫによりパイプライン
処理されるように構成されている。

第２図および第３図に、それぞれ辞書メモリＩＱおよび
フレームメモリ１１の構成が示される。

辞書メモ１月Ｏ（第２図参照）については、１画素は４
ピントで構成され、最大１２８　Ｘ　１２８画素、すな
わち８にバイト（２画素／ハイド）のパターンが格納さ
れている。辞書メモリ１０に格納するパターンの内容は
、対象パターンよりも細めた細辞書パターンＡと、対象
パターンよりも太めた大辞書パターンＢと、対象パター
ンの中の特徴的な部分を指示する重み辞書パターンＣと
、予備パターンＤの４種類からなっている。ただし第１
図の例示では、予備パターンＤを考慮していないため、
３ピント／画素となっている。

一方、フレームメモリ１１（第３図参照）については、
１画素は１ビツトで構成され、最大２５６×２５６画素
、すなわち８にハイド（８画素／ハイド）のパターンが
格納されている。フレームメモリ１１に格納するパター
ンの内容は、例えば対象パターンデータが「０」、背景
データが「１」となるようにする。

本実施例では、辞書メモリ１０は４個のＲＡＭチップを
使用し、フレームメモリ１１は２個のＲＡＭチップ（第
４図のメモ１月１ａ、１ｌｂ）を使用して構成０ されている。前述したように各メモリ１０．１１から、
それぞれ対応するデータ抽出部１４．１５により、クロ
ック発生部２０からのクロックＣＬＫ（１０ＭＩＩｚ）
に応答して８画素の画像データが取り出されるようにな
っている。

また、フレームメモリ１１からマツチング用のフレーム
データを取り出す時、データ抽出部１５は、マツチング
サイズで１画素単位に指定できるように２つのメモリ１
１ａ、　ｌｌｂから必要な連結した８画素データを取り
出す（抽出する）。

以下、このデータ抽出方法について第４図および第５図
を参照しながら説明する。

第４図はフレームメモリ用データ抽出部１５の回路構成
を示し、メモ１月１ｂから出力される奇数アドレスに対
応する８ピントのフレームデータを一時格納するレジス
タ４１と、メモリｌｌａから出力される偶数アドレスに
対応する８ビツトのフレームデータを一時格納するレジ
スタ４２と、レジスタ４１から出力される８ビツトのフ
レームデータを一時格納するレジスタ４３と、レジスタ
４２．４３から出力される８ピントのフレームデータの
いずれか一方を１ビツトのフレームデータアドレスＦＤ
Δ３に応答してそれぞれ選択する１対のセレクタ４４．
４５と、該セレクタから出力されるフレームデータをそ
れぞれ３ビツトのシフトデータ５ＨＤＴに応答してビッ
トシフト処理する１対のＲＯＭ４６．４７　と、該ＲＯ
Ｍの出力の論理和演算を行うＯＲ＠路４８と、該ＯＲ回
路から出力される８ビツトのフレームデータを一時格納
し、フレームデータＦＤとして出力するレジスタ４９と
から構成されている。各レジスタ４１〜４３および４９
にはパイプライン処理に基づくクロックＣＬＸが入力さ
れている。

この構成において、メモリｌｌａ、ｌｌｂにそれぞれ１
１ビ・ントのフレームデータアドレスＦＤＡＩ、ＦＤへ
２が入力されると、各メモリからそれぞれ８ビットのフ
レームデータが出力され、レジスタ４２．４１にそれぞ
れラッチされる。この時、レジスタ４１のデータは次の
クロックＣＬＫでレジスタ４３にラッチされる。セレク
タ４４．４５は、第５図の遷移図に示すように、フレー
ムデータアドレスＦＤＡ３の論理レベルに基づいてレジ
スタ４２またば４３の出力を選択出力する。この選択出
力された８ビツトのデータは、最終的にレジスタ４９を
介し、８画素のフレームデータＦＤとして取り出される
（抽出される）。

このようにして、２つのＲＡＭ１１ａ、Ｉｌｂから必要
な８ビツトを連続した形で取り出すことが可能となる。

また、Ｘ方向データ（第３図参照）の範囲は、マツチン
グサイズのＸ方向で決まるので、最後の８ビツトはマス
クをするビットが必要となる。

次に、マツチング処理とその照合結果の処理方法につい
て第６図を参照しながら説明する。

第６図はマツチング処理部１６と非マツチング数加算部
１７の回路構成を示し、３ビツトのマツチングサイズ・
アドレス■と１ビツトのＸ方向最終データ抽出部に応答
するＲＯＭ５０と、該ＲＯＭから出力される８ビツトの
データを一時格納するレジスタ５１と、８ビツト（１ビ
ット×８画素）のフレームデータ■を一時格納するレジ
スタ５２と、２４ビツト（３ビット×８画素）の辞書デ
ータ■を一時格納するレジスタ５３と、それぞれレジス
タ５Ｌ５２からの２ビツトのデータとレジスタ５３から
の６ビツトのデータを処理する４つのＲＯＭ５４〜５７
と、各ＲＯＭからそれぞれ２ビットずつのデータを処理
する３つのＲＯＭ５８〜６０と、該３つのＲＯＭからそ
れぞれ出力される４ビツトのデータを一時格納するレジ
スタ６１〜６３とから構成されている。データ抽出部と
同様、各レジスタ５１〜５３および６１〜６３にはパイ
プライン処理に基づくクロックＣ１、Ｋが入力されてい
る。

この構成において、まず、８ビットのフレームデータ■
ばレジスタ５２を介して４つのＲＯＭ５４〜５７にそれ
ぞれ２ピント（２画素）ずつ入力され、２４ビットの辞
書データ■は同じくレジスタ５３を介して４つのＲＯＭ
５４〜５７にそれぞれ６ビツト（２画素）ずつ入力され
る。

次に、マツチング処理部１６においてＲＯＭ５４〜５７
は、細辞書パターン、大辞書パターンおよび重み辞書パ
ターンとの非マツチング度の値をそれぞれ２画素単位で
（合計６ビツト）出力し、さらに３ ４ 非マツチング数加算部１７においてＲＯＭ５８〜６０は
、それぞれの非マツチング度の値を合計し、最終的にレ
ジスタ６１〜６３を介してそれぞれ４ピントずつの非マ
ツチング数のデータを出力する。

この出力された非マツチング数のデータはアボート監視
部１８に入力され、前述したようにその値が或る値に達
した時にマツチング処理を終了するよう制御が行われる
。

以上説明したように、アドレス発生部１２．１３から非
マツチング数加算部１７までの各回路はクロックＣＬＫ
によりパイプライン処理されるように構成され、しかも
、８画素の単位で抽出された辞書データおよびフレーム
データに対してマツチング処理が行われるようになって
いるので、従来形に比してマツチング処理の高速化を図
ることが可能となる。

具体的には、従来形の回路（第７図参照）では５ＭＨｚ
のクロックＣＬＫＯを用いて１画素のマツチング処理を
行っていたものを、本実施例では１０ＭＨｚのクロック
ＣＬＫを用いて８画素のマツチング処理を行っており、
処理速度は１６倍に高速化されている。

〔発明の効果〕

以上説明したように本発明のパターン・マッチング回路
によれば、複数の画素単位で抽出したデータに対してマ
ツチング処理を行い、かつ、初段のアドレス発生部から
最終段の照合度を算出する回路までをパイプライン制御
することにより、従来形に比してマツチング処理を高速
化することができる。

【図面の簡単な説明】

第１図は本発明の一実施例としてのパイプライン処理に
基づくパターン・マッチング回路の構成を示すブロック
図、 第２図は第１図における辞書メモリの構成を示す図、 第３図は第１図におけるフレームメモリの構成を示す図
、 第４図は第１図におけるフレームメモリ用デーク抽出部
の回路構成を示すブロック図、第５図は第４図回路の各
部におけるデータ遷移を示す図、 第６図は第１図におけるマツチング処理部および非マツ
チング数加算部の回路構成を示すブロック図、 第７図は従来形の一例としてのパターン・マ・ンチング
回路の構成を示すブロック図、 である。 （符号の説明） １０・・・辞書メモリ、１１・・・フレームメモリ、］
、２．１３・・・アドレス発生部、１４．１５・・・デ
ータ抽出部、１６・・・マツチング処理部、１７・・・
非マツチング数加算部、１８・・・アボート監視部、１
９・・・マツチングサイズ・カウンタ部、２０・・・ク
ロック発生部、ＣＬＫ・・・クロック。 ７

Claims (1)

1. 【特許請求の範囲】 １、基準となる照合用の画像データを格納する辞書メモ
   リ（１０）と、 被照合用の画像データを格納するフレームメモリ（１１
   ）と、 所定の周波数でクロック（ＣＬＫ）を発生する回路（２
   ０）と、 前記辞書メモリおよびフレームメモリからウィンドウを
   切り出すためのアドレスを前記クロックに応答して発生
   するアドレス発生回路（１２、１３）と、前記クロック
   に応答して前記辞書メモリおよびフレームメモリから複
   数の画素単位でデータをそれぞれ抽出するデータ抽出回
   路（１４、１５）と、該抽出された両者のデータの比較
   ・照合を前記クロックに応答して行い、その照合結果を
   該クロックに応答して算出するマッチング処理回路（１
   ６、１７）とを具備し、 前記クロックを用いて前記アドレス発生回路から前記マ
   ッチング処理回路までの各回路に対しパイプライン処理
   を行うことを特徴とするパターン・マッチング回路。 ２、前記クロックの周波数が１０ＭＨｚに設定され、該
   クロックの各個に応答して前記データ抽出回路が前記辞
   書メモリおよびフレームメモリからそれぞれ８画素のデ
   ータを抽出することを特徴とする請求項１に記載のパタ
   ーン・マッチング回路。 ３、前記データ抽出回路は、前記フレームメモリから８
   画素のデータを抽出する際に、マッチングサイズで１画
   素単位に指定してデータ抽出を行うことを特徴とする請
   求項２に記載のパターン・マッチング回路。 ４、前記マッチング処理回路の照合結果に基づいて非マ
   ッチング数が或る値に達した時にマッチング処理を終了
   するよう制御を行う回路（１８）を更に具備することを
   特徴とする請求項１に記載のパターン・マッチング回路
   。