JPH03268139A - 画像記録装置における制御ソフトウエア仕様変更システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、画像記録装置の基本制御仕様を変更する上
で必要な画像記録装置における制御ソフトウェア仕様変
更システムに係り、特に、ホストコンピュータからの転
送画像データを印字記録するリモートプリンタのような
画像記録装置に対して有効な制御ソフトウェア仕様変更
システムに関する。

〔従来の技術〕

一般に、ホストコンピュータからの転送画像データを印
字記録するリモートプリンタにあっては、通常、ホスト
コンピュータとリモートプリンタとの間で通信用特殊言
語によるデータ通信を行っているため、リモートプリン
タの構成としては、上記通信用特殊言語をリモートプリ
ンタ用のデータ形式に変換する電子サブシステム（以下
、ＥＳＳ［Ｅｌｅｃｔｒｏｎｉｃ　Ｓｕｂ　Ｓｙｓｔｅ
ｍｌ　と略記する）と、このＥＳＳにて変換された画像
データに基づく画像を出力する画像出力端末（以下、Ｉ
　ＯＴ　［Ｉｍａｇｅ　０ｕｔｐｕｔ　Ｔｅｒｍｉｎａ
ｌ］　と略記する）とを包含したものにならざるを得な
い。

このようなリモートプリンタにおいては、ＥＳＳとＩＯ
Ｔとの間のデータ転送の取り決め（プリンティングプロ
トコル）を一義的に設定しておくことが必要であり、Ｉ
ＯＴの基本制御仕様は上記プリンティングプロトコルに
従って設定される。

そして、上記ＩＯＴの基本制御仕様は、通常ＩＯＴ内の
制御ユニットのＲＯＭに予めロードされた制御ソフトウ
ェアにて決定されるようになっている。

〔発明が解決しようとする課題〕

ところで、このようなリモートプリンタにおいては、Ｉ
ＯＴのバージョンアップ、ＥＳＳの機能変更によるイン
タフェースの仕様変更及び異種のＥＳＳの接続等に伴っ
て上記ＩＯＴの基本制御仕様を根本的に又は一部変更し
なければならないという状況が起こり得る。

このような状況下において、従来にあっては、仕様変更
用のＩＯＴの制御ソフトウェアが予めロードされている
ＲＯＭそのものを従前のＲＯＭと交換するという方法を
採用しているが、ＲＯＭそのものを交換するという作業
が面倒であり、ＩＯＴの制御ソフトウェアの仕様変更を
もつと簡単にしたいという要請が生じている。

この発明は、以上の技術的課題を解決するためになされ
たものであって、ＩＯＴの制御仕様を簡単な操作によっ
て実現することができる画像記録装置における制御ソフ
トウェア仕様変更システムを提供するものである。

〔課題を解決するための手段〕

すなわち、この発明に係る画像記録装置における制御ソ
フトウェア仕様変更システムは、第１図に示すように、
コマンドＣＭ及びデータＤＴを信号として送出する信号
送出手段１と、制御ソフトウェアＣ８が格納される制御
ソフト格納メモリ３を具備し、この制御ソフト格納メモ
リ３に格納された内容に基づいて上記信号送出手段１か
ら送出される信号を判定し、画像に関するデータＤＴに
基づく画像を出力する画像出力手段２とを備えた画像記
録装置を前提とし、上記画像出力手段２の仕様変更用の
新たな制御ソフトウェアＯ８が格納される制御ソフト記
憶媒体４と、この制御ソフト記憶媒体４に格納された内
容を信号送出手段ｌのデータＤＴとして取り込む制御ソ
フト受付手段５と、上記信号送出手段１がロード要求コ
マンドを送信するように要求するロード要求手段６と、
上記ロード要求手段６からロード要求コマンドがあった
か否かを判定するロード実行判定手段７と、このロード
実行判定手段７がロード要求コマンＩ・と判定したとき
に、上記制御ソフト格納メモリ３内の内容をイレーズ処
理した後、上記信号送出手段１に取り込んだ新たな制御
ソフトウェアＣ８を画像出力手段２側へ転送（７、転送
された新たな制御ソフトウェアＯ８を上記制御ソフト格
納メモリ３にロードするロード実行手段８とを備えたこ
とを特徴とするものである。

このような技術的手段において、信号送信手段１と画像
出力手段２との間のデータ転送については、予め決めら
れたプロトコルを具備したものであればどのようなもの
を採用しても差し支えない。

また、信号送信手段１や画像出力手段２の具体的構成に
ついては、上述した基本的機能を具備したものであれは
適宜設計変更できることは勿論である。

また、上記制御ソフト格納メモリ３としては、パワーオ
フ時において格納データ内容が消去されず、しかも、ロ
ード要求時において、格納データ内容が消去されると共
に、新たなデータが格納されるものであれは、ＥＥＦＲ
ＯＭ、不揮発性メモリ（以下、Ｎ　Ｖ　Ｍ　［Ｎｏｎ　
Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒ）弓と略記する）を始め
適宜選択することができる。

更に、制御ソフト記憶媒体４としては、フロッピーディ
スク、マクネットテープ等適宜選択することができる。

更にまた、制御ソフト受イ」手段５としては、制御ソフ
ト記憶媒体４から制御ソフトウェアｃｓを取り込むこと
ができるものであれば、フロッピー・ユニット、マグネ
ットテープリーダ等適宜選択することができる。また、
上記制御ソフト受付手段５の配設箇所については、信号
送出手段１若しくは信号送出手段１との間で通信可能な
ホストコンピュータのいずれであっても差し支えないが
、配設箇所としてホストコンピュータ側を選択する場合
には、ホストコンピュータと信号送出手段１との間で一
連の手続きの取り決めが必要である。

また、ロード要求手段６の配設箇所としては、信号送出
手段１、ホストコンピュータ、画像出力手段２のいずれ
てあっても差し支えない。そしてまた、ロード要求手段
６の具体的構成としては、所定のロード要求操作、例え
ばキーボードやコンソールパネルの所定のスイッチ、ギ
ー操作に基づいて信号送出手段１がロード要求コマンド
を送信するものであれば適宜設計変更することができ、
ロード要求コマンドの具体的態様としても画像出力手段
２が認識できるように設定したものであれば特に制限は
ない。この場合において、ユーザの誤操作を防止すると
いう観点からすれば、上記ロード要求操作としては、通
常の画像記録操作と無関係な特殊操作を選択することが
好ましい。また、ロード実行手段８の誤作動を防止する
という観点からすれば、ロード要求手段６からのロード
要求コマンドの送信回数を複数回とし、ロード要求コマ
ンドを複数回受信した段階で、上記ロード実行手段８を
作動さぜるように設計することが好ましい。

更に、ロード実行判定手段７及びロード実行手段８につ
いては、夫々機能実現１７得るものであれば適宜設計変
更して差し支えないが、機能実現の最適化を図るという
観点からすれば、制御ソフトウェアＣ８のローディング
に必要なファイル構成のブートＲＯＭを有し、このブー
１−　ＲＯＭと画像出力手段２のＣＩ）　Ｕとの間で夫
々の機能を実現するように設計することが好ましい。

そして更に、ブートＲＯＭを備えたロード実行判定手段
７に対して機能実現の最適化を図るという観点からすれ
ば、パワーオン時にブー１−ＲＯＭ内の先頭アドレスよ
り実行を開始し、ＮＶＭに書き込まれた制御ソフト格納
メモリ３の状態データを参照して制御ソフトウェアＯ８
をロードするか否かについて判定するように段別するこ
とが好ましい。

この場合において、上記制御ソフト格納メモリ３の状態
データとしては、少なくとも、制御ソフトウェアＣ８を
ロードするか否かを判定する上で、制御ソフトウェアＯ
８が既にロードされていて、イレーズ処理要求かない場
合を示す“プログラム済状態”と、制御ソフトウェアＯ
８が既にロードされていて、イレーズ処理要求がある場
合を示す“プログラム済イレース要求状態”とを備えて
いればよいが、制御ソフトウェアＯ８のローディング実
行中にパワーオフされたような異常時に対処するという
観点からすれば、状態データとして、制御ソフトウェア
Ｏ８がロードされておらず、イレーズ処理を実行する必
要がある場合を示す“非ブロクラム状態”を具備させ、
異常時処理を行うように設計することが好ましい。

そしてまた、上記ＮＶＭ内に状態データを格納するに当
たって、メモリクラッシュによる状態データの改変に基
づく不都合を有効に回避するという観点から、ＮＶＭの
所定アドレスに状態データを複数個格納し、パワーオン
時にＮＶＭの状態デ・−夕を多数決にて同じデータに書
き換えるようにしたり、更に加えで、ＮＶＭ内の相互に
離れたアドレスの複数箇所に所定数ずつ分散して状態デ
ータを格納し、複数箇所の状態データを多数決にて判定
するという手法を採るようにすることが好ましい。

また、上記ロード実行手段８としては、少なくとも、制
御ソフトウェアＣ８のローディングを実行できる機能を
備えていればよいが、装置の安全性を考慮すると、ロー
ディング実行中の異常に対しても、必ずデータが正常に
セーブされるように異常系に対処する異常時処理手段を
具備するように設計することが好ましい。

この場合において、上記異常時処理手段としては、異常
系に対して異常表示を行ったり、ローディング不良によ
る不測の弊害を回避する」二で再度ローディングをし直
す等適宜設計変更して差し支えないが、ローディング実
行中にパワーオフする異常系あるいはロード実行判定手
段７によるロードの有無の判定が不能になる異常系に対
しては、ローディング不良状態になることが明らかであ
り、このような場合にはローディングを再実行するよう
に対処することが必要である。

また、ロード実行手段８のローディング動作を確実にす
るという観点からすれば、制御ソフトウェアＣ８Ｏロー
デイングエラーが生じたか否かを判定するエラー判定部
を具備させ、ローディングエラーが生じたことを判定し
た時点で制御ソフトウェアＯ８の全部若しくは一部を再
度ロードするように設計することが好ましい。

また、制御ソフトウェアＯ８のローディング実行中にお
いても、画像出力手段２で割り込み処理を行わなければ
ならない場合が想定されるため、これに対処するような
割り込み処理手段を付設することが必要である。

その具体的態様としては、画像出力手段２のＣＰＵがブ
ートＲＯＭ内を実行中であれは、ブートＲＯＭ内の割り
込みベクタテーブルからブートＲＯＭ内の割り込みモジ
ュールへ移行して割り込み処理を行い、一方、上記ＣＰ
Ｕが制御ソフト格納メモリ３内を実行中であれば、ブー
トＲＯＭ内の割り込みベクタテーブルからブートＲＯＭ
内の割り込みモジュールへ移行した後、制御ソフト格納
メモリ３の割り込みベクタテーブルを介して制御ソフト
格納メモリ３内の割り込みモジュールへ移行して割り込
み処理を行うようにするものが挙げられる。

〔作用〕

上述したようなシステムを用いて画像出力手段２の制御
仕様を変更する場合には、先ず、制御ソフト受付手段５
に仕様変更用の制御ソフトウェアＯ８が記憶された制御
ソフト記憶媒体４をセットし、制御ソフト受付手段５を
介して信号送出手段１−１上記制御ソフトウエアＣ８を
取り込む。

この後、あるいはこれと同時に、ロード要求手段６によ
って画像出力手段２側にロード要求が行われると、ロー
ド実行判定手段７が信号送出手段１からの信号をロード
要求コマンドであると判定する。

この状態において、上記ロード実行手段８が働き、制御
ソフト格納メモリ３に予め格納されていた制御ソフトウ
ェアＯ８をイレーズ処理した後、制御ソフト受付手段５
で受付られた新たな制御ソフトウェアＯ８を制御ソフト
格納メモリ３内にロードする。

この段階で、画像出力手段２の制御仕様が新たなものに
変更設定される。

尚、所謂コンピュータシステムにおいて、コンピュータ
の基本制御仕様はＯＳ　（Ｏｐｅｒａｔｉｎｇ　Ｓｙｓ
ｔｅｍ）にて設定されており、このＯ８に基づいて、パ
ッケージソフトウェアやアプリケーションソフトウェア
の仕様をローディングし直すということは通常行われて
いるが、コンピュータの制御仕様を設定するＯ８そのも
ののを変更することは全く考えられていない。

この点において、画像出力手段２の基本制御仕様を設定
する制御ソフトウェアＣ８自体をローディングし直す本
願発明は、上述したコンピュータシステムと全く着想の
異なるものと言える。

〔実施例〕

以下、添付図面に示す実施例に基づいてこの発明の詳細
な説明する。

目次 ■、システム概要 （１）システム全体構成 （２）ＥＳＳ構成 ＩＯＴ構成 ダウンローディング操作 メモリ メモリマツプ ＮＶＭの状態データ構造 ブートＲＯＭのファイル構成 フラッシュＲＯＭの仕様 ａ）概要 ｂ）フラッシュＲＯＭインタフェース のハードウェア Ｃ）コマンドの定義 ｄ）プログラミングアルゴリズム ｅ）イレーズアルゴリズム ダウンローディングデータ構造 ブートＲＯＭのパワーオン時の処理 処理概要 状態データの書き換え処理 ＮＶＭ多数決テスト１の処理 ＮＶＭ多数決テスト２の処理 ダウンローディング処理 （５−ａ）正常時 （５−ｂ）　ＣＲＣＥｒｒｏｒ時 （５−ｃ）Ｃｈｅｃｋｓｕｍ　　Ｅｒｒｏｒ時■、異常
時処理 ■１割り込み処理 （１）割り込み処理に必要な基本要素 （２）ブートＲＯＭ内実行中の割り込み処理（３）フラ
ッシュＲＯＭ実行中の割り込み処理■、システム概要 （１）システム全体構成 第２図及び第３図はリモートプリンタにこの発明を適用
した一実施例を示すものである。

同図において、リモートプリンタは、ホストコンピュー
タ２０からの通信用言語（例えばＰＯ３ＴＳＣＲＩＰＴ
、　ＩＮＴＥＲＰＲＥＳＳ、　ＳＮＡ　ＤＡＴＡ　ＳＴ
ＲＥＡＭ等）からなる転送画像データＤＴｏを所定形式
の画像データＤＴに変換して転送するＥＳＳ３０と、こ
のＥＳＳ３０からの画像データＤＴに基ついて図示外の
記録シートに画像を再現するｌ０Ｔ５０とを備えている
。

そして、上記ＥＳＳ３０には、主としてプリントジョブ
の設定メニュー等を表示するＣＲＴデイスプレィ４１と
、ダウンローディング（この実施例では、ｌ０Ｔ５０の
制御仕様を変更する際に、ＥＳＳ３０側からｌ０Ｔ５０
側へ■○Ｔ５０の仕様変更用の新しい制御ソフトウェア
Ｏ８をローディングさせる概念をいう）メニューを選択
実行するためのキーボード４２と、■○Ｔ５０の制御ソ
フトウェアＯ８を書き込んであるフロッピーディスク４
３が挿入され、ＥＳＳ３０内に上記制御ソフトウェアＯ
８が読み込まれるフロッピーユニット４４とが付設され
ている。

また、■○Ｔ５０は、複数段（この実施例では四段構成
）の給紙［・レイ５１〜５４のいずれかから供給された
記録シートに図示外の画像形成ユニットにて形成された
トナー画像（画像データＤＴに対応）を転写、定着し、
複数（この実施例では三つ）の排紙トレイ５５〜５７の
いずれかに排出するようにしたものである。

更に、ＥＳＳ　３０とｌ０Ｔ５０との間では、夫々の状
態を知るためや、プリントジョブのタイミングをとるた
めに例えばＵＡＲＴによる通信が行われている。

（２）ＥＳＳ構成 第４図はこの実施例において用いられるＥＳＳ３０のブ
ロック図である。

同図において、符号３１はホストコンピュータ２０との
間における画像データＤＴｏの送受信を可能とするＩ１
０マネージャ（Ｉｌｏ　Ｍａｎａｇｅｒ）、３２はＩ１
０マネージャ３１からの画像データＤＴｏを解釈した後
、ＥＳＳ３０用にフォーマツティングするエミュレータ
及フォーマツタ（Ｅｍｕｌａｔｏｒ　＆　Ｆｏｒｍａｔ
ｔｅｒ）　、３３は上記エミュレータ及フォーマツタ３
２を機能させる上で必要なフォントを格納するＦＯＮＴ
マネージャ（ＦＯＮＴ　Ｍａｎａｇｅｒ）、３４はエミ
ュレータ及フォーマツタ３２にてプリント仕様に変換さ
れたデータに基づいて画像データＤＴを作成し、ページ
バッファに１頁分の画像データＤＴを出力自在に格納す
るイメージヤ（１ｍａｇｅｒ）　、３５はイメージヤ３
４からの画像データＤＴをｌ０Ｔ５０側へ転送するため
にｌ０Ｔ５０を制御するＩＯＴコントローラ（ＩＯＴ　
Ｃｏｎｔｒｏｌｌｅｒ）である。

（３）ＩＯＴ構成 第５図はこの実施例において用いられるｌ０Ｔ５０のブ
ロック図である。

同図において、６０はｌ０Ｔ５０の制御部であり、ｌ０
Ｔ５０を集中制御するＣＰＵ６　Ｌと、ｌ０Ｔ５０の制
御ソフトウェアＣ８及びダウンローディング用ソフトウ
ェアが格納されるメモリ６２と、ＥＳＳ３０との間のデ
ータ伝送を可能し、ｌ０Ｔ５０の各要素（６４〜６８そ
の他）との間における制御データ伝送を可能にするＩ１
０ポート６３と、ＣＰＵ６１、メモリ６２、Ｉ１０ポー
ト６３間を相互に接続するシステムバス６４とで構成さ
れている。

また、６５はｌ０Ｔ５０の画像記録操作及びダウンロー
ディング操作を行うためのコンソールパネル、６６はコ
ンソールパネル６５上に設けられてｌ０Ｔ５０の状態に
関するメツセージを表示する液晶表示パネル（以下、Ｌ
　ＣＤ　［Ｌｉｑｕｉｄ　Ｃｒｙｓｔａ］　Ｄｉｓｐｌ
ａｙ　Ｐａｎｅｌ］と略記する）、６７は図示外の感光
ドラム上に画像データＤＴに基づいてレーザダイオード
による潜像を書き込むＲＯＳ　（ＲａｓｔｅｒＯｕｔｐ
ｕｔ　Ｓｃａ、ｎｎｅｒ）　６７　ａ　、感光ドラム上
に書き込まれた潜像をトナーにて可視像化する現像ユニ
ット６７ｂ及びこの現像ユニット６７ｂにて可視像化さ
れたトナー像を記録シートに転写し、転写されたトナー
像を記録シート上に定着させる定着ユニッ）６７ｃその
他の要素を含むｌ０Ｔ５０の画像形成ユニット、６８は
第２図の所定の給紙トレイ５１〜５４から供給される記
録シートを画像形成ユニット６７の転写部へ搬送し、ト
ナー像転写後に定着工程を経て所定の排紙トレイ５５〜
５７へ排出する給紙系、６９は上記感光ドラム、現像ユ
ニッ＋−６７ｂ、定着ユニット６７ｃ等の寿命を監視す
る寿命監視系である。

（４）ダウンローディング操作 この実施例においては、ユーザの誤操作を防止するため
に、通常の画像記録操作と全く異質な操作方法を採用し
ている。

具体的には、先ず、コンソールパネル６５上の図示外の
リセットボタンとテストボタンを押しながらパワーオン
し、ＥＳＳ３０の自己診断モート（ＥＳＳ　ＤＩＡＧ　
Ｍｏｄｅ　）にする。

次いで、ＥＳＳ３０上のキーボード４２上でダウンロー
プインクメニューを選択／実行する、言い換えれば、ダ
ウンローデインのコマンドを指定する。。

このようなダウンロープインクの要求操作を行うことに
より、ＥＳＳ３０上のフロッピーユニット４４で読み込
まれた制御ソフトウェアＣ８がｌ０Ｔ５０側へフィール
ドで書き込まれるようになっている。尚、ダウンローデ
ィングが終了した段階（メツセージ表示等にて判明）に
おいて、−旦パワーオフした後に再度パワーオンすれば
、通常の画像記録モート（Ｎｏｒｍａｌ　Ｍｏｄｅ）に
復帰する。

■、メモリ （１）メモリマップ 第６図はメモリ６２の割り付は状態を示すメモリマツプ
である。

同図において、メモリ６２は００００ｈ−ＦＦＦＦｈの
アドレスを有するものであり、アドレス００００　ｈ〜
０１６０ｈの領域Ｒ１はＣＰＵ６１の内部ＲＡＭ７１（
３５２Ｂｙｔｅ）　、アドレス０１６０ｈ　〜ｌＦＦＰ
ｈの領域Ｒ２は後述するフラッシュＲＯＭの状態データ
を格納するＮ　Ｖ　Ｍ　７２　（７，８４０Ｂｙｔｅ）
　、アドレス２０００ｈ〜ＤＦＦＦｈの領域Ｒ３はｌ０
Ｔ５０の制御ソフトウェアＯ８が格納されるＥＥＰＲＯ
Ｍ　（以下、フラッシュＲＯＭという）　　７３　（４
８ＫＢｙｔｅ）　、アドレスＥ０００Ｉ〕〜ＦＦＦＦｈ
の領域Ｒ４はダウンローディング用の制御ソフトウェア
Ｄ　Ｌ　ＣＳが格納されるブートＲＯＭ　７４　（８Ｋ
Ｂｙｔｅ）である。

（２）ＮＶＭの状態データ構造 この実施例において、上記Ｎ’ＶＭ７２には、フラッシ
ュＲＯＭ７３がどのような状態にあるか否かを示す状態
データＣＤＴが格納されている。

この状態データＣＤＴとしては以下の３つのものが用い
られている。

■　“Ｐ　ｒ　ｏ　ｇｒ　ａｍｍ　ｅ　ｄ”これは、フ
ラッシュＲＯＭ７３内に既に制御ソフトウェアＯ８がロ
ードされており、Ｅ　Ｓ　Ｓ　３０からイレーズ処理の
要求がない場合を示す。

■“Ｐｒｏｇｒａｍｍｅｄ　＆　Ｅｒａｓｅ　Ｒｅｑｕ
ｅｓｔ″これは、フラッシュＲＯＭ７３内に既に制御ソ
フトウェアＯ８がロードされＣおり、ＥＳＳ３０からイ
レーズ処理の要求（イ１）−ズコマントを３回送信）が
なされた場合を示す。

■’　Ｎｏｔ　Ｐｒｏｇｒａｍｍｅｄ″これは、フラッ
シュＲＯＩＶＩ７３内に制御ソフトウェアＣ８がロード
されていない場合を示す。

また、ＮＶＭ７２への状態データＣＤ　Ｔの格納方式に
ついては、メモリクラッシュによるデータ破壊を考慮し
たものになっている。

すなわち、上記状態データＣＤＴは、第７図に示すよう
に、ＮＶＩＶＩ７２の不連続のアドレスからなる複数ブ
ロックＢ（この実施例では５ブロツクＢ１〜Ｂ５）に複
数単位（この実施例では３　Ｂｙｔｅ単位）で記憶され
ている。

そして、各ブロックＢ内の状態データＣＤＴ（Ｄａｔａ
、Ｉ（］、、）　〜ＤａｔａＩ（３）（Ｉ＝１〜５））
は多数決１ないし多数決５にて同一のデータに書き換え
られた後、５ブロツクＢの各状態データＣＤＴの多数決
にてＮＶＭ７２に格納されている状態データＣＤＴが判
断されるようになっている。

尚、上記状態データＣＤＴの書き換え処理、ＮＶＭ７２
の状態データＣＤＴの多数決処理の詳細については後述
する。

（３）ブー１−　ＲＯＭのファイル構成ブートＲＯＭ７
４はダウンローディングを実行する上で必要な最低限の
制御ソフトウェアＤＬＣ８を格納するもので、第８図に
示すような６つのファイル構成になっている。

■“ＤＬＲＴＭ″ これは、時間管理、割り込み処理等をリアルタイムで行
うリアルタイムモニタ（Ｒｅａｌ　Ｔｉｍｅ　Ｍｏｎ１
ｔｏｒ）である。

■“Ｄ　Ｌ　Ｍ　Ａ　Ｎ　Ｇ　Ｅ　Ｒ”これは、ダウン
ローディングの実行管理及びパワーオン時のＮＶＭ７２
の状態データＣＤＴの多数決テストを行うダウンローデ
ィングマネージャ（Ｄｏｗｎｌｏａｃｌｉｎｇ　Ｍａｎ
ａｇｅｒ）であり、例えば、様々な状態（Ｓｔａｔｅ）
を具備し、各状態によって後述するＤＬＣＭＳＴＳのい
ずれかのモジュールを呼び出すものである。

■“ＤＬＭＥＳＧ” これは、コンソールパネル６５」−のＬ　ＣＤ　６６の
制御を実行するもので、例えば、文章ファイルを内部に
含み、指定された文章をＬＣＤ６６に表示するようにな
っている。

■“ＤＬＣＭＤＳＴＳ” これは、ダウンローディング中のコマンド／ステータス
（Ｃｏｍｍａｎｄ／５ｔａｔｕｓ）を制御するもので、
例えばデータ受信が良好か否かのＣＲＣチエツクを実行
し、このデータを後述するＤ　Ｌ　Ｆ　Ｌ　Ａ　Ｓ　Ｈ
に渡すようになっている。

■“ＥＳＳＣＯＭ” これは、ＥＳＳ３０とのコミュニケーションを実行する
ライブラリィファイル（Ｌｉｂｒａｒｙ　Ｆｉｌｅ）で
ある。

■　′冒）　Ｌ　Ｆ　Ｌ　Ａ　Ｓ　Ｈ”これは、フラッ
シュＲＯＭ７３を制御するもので、例えば、フラッシュ
ＲＯＭ７３に対してブロクラミング処理／イレーズ処理
を実行するようになっている。

（・１）フラッシュＲＯＭの仕様 （４−ａ、）概要 この実施例で使用するフラッシュＲＯＭ７３はイ′ンテ
ル（Ｉｎｌ：ｅｌ）製の２８Ｆ２５６である。

そして、このフラッシュＲＯＭへの書き込み方式として
は、インシステムライティング（Ｉｎ　Ｓｙｓｔｅｍ　
Ｗｒｉｔｉｎｇ）、言い換えれば、ＲＯＭライタを使用
せずに、ユーザのシステム内部でプログラミングする方
式が採用されている。

（４−ｂ）フラッシュＲＯＭインタフェースのハードウ
ェア 第９図はフラッシュＲＯＭインタフェースのハードウェ
ア構成を示す。

この実施例においては、上記フラッシュＲＯＭ７３は容
量の点から二つ（フラッシュＲＯＭＩニア３ａ、フラッ
シュＲＯＭ２　：　７３ｂ　）使用されている。そして
、各フラッシュＦ！、０Ｍ７３ａ、７３ｂは、ＣＰＵ、
６１、ブートＲＯＭ７４、アドレスに応じて使用対象メ
モリに対して選択信号ＳＬを送出するデコーダ７５とデ
ータバス７６、アドレスバス７７及び制御バス７８にて
適宜接続されており、また、上記各フラッシュＲＯＭ７
３ａ。

７３ｂには、ＣＰＵ６１のポー）・をアクティブにした
際にスイッチング素子７９を介して所定レベルの電圧Ｖ
ＰＰ（この実施例では１２■）が印加されるようになっ
ている。

このような構成において、フラッシュＲＯＭ７３とＣＰ
Ｕ６１との間における基本的な動作命令はコマンドを使
用して行う。

この場合において、コマンドの書き込みは通常のライト
タイミングで簡単に実施することができ、コマンドの指
定はＶＰＰがハイレベルである時可能である。尚、コマ
ンドによっては、１回のバスサイクルで済むものと２回
のバスサイクルが必要なものとがある。

（４・Ｃ）コマンドの定義 この実施例において用いられるコマンドの定義を第１０
図に基ついて説明する。

■“Ｒｅａｄ　Ｍｅ＋ｎｏｒｙ ＶｐｐがハイＩノベルの状態で、イレーズ処理又はプロ
グラミング処理を行う時に、コマンドレジスタに“０Ｏ
））”を書き込むことによってリード可能状態になる。

そして、コマンＩ・レジスタが書き換えられるまでこの
状態が継続する。尚、パワーオン時、コマンドレジスタ
の内容は“００１１”になっている。

■“５ｅｔ−ｕｐ　Ｅｒａｓｅ／Ｅｒａｓｅこのコマン
ドをセットすることによってフラッシュＲＯＭ７３内の
データを総てイレーズ処理することが可能である。より
具体的には、最初に“２０ｈ”をコマンドレジスタにセ
ットし１、続けて“２０ｈ”をセットすることによりイ
レーズ処理する。

このとき、実際のラッチ動作はライトイネーブル信号（
以下ＷＥ倍信号略記する）の立ち上がりエツジである。

■”　Ｅｒａｓｅ−Ｖｅｒｉｆｙ” イレーズ処理を実行した後に確認（Ｖｅｒｉｆｙ）する
時に使用するコマンドである。

具体的には、最初に“ＡＯｈ”をコマンドレジスタにセ
ットし、続けて確認するアドレス“ＥＡ［Ｂｒａ、５ｅ
Ａｄｄｒｅｓｓの略］”をセットすることにより実行さ
れる。このとき、実際のアドレスラッチ動作はＷＥ倍信
号立ち下がりエツジである。

そして、フラッシュＲ，０Ｍ７３が“ＥＶＤ［Ｅｒａｓ
ｅ〜１ｅｒｉｆｙ　Ｄａｔａの略］（例えばＦＦｈ）”
を応答した場合にはイレーズ処理が実行されたことを示
す。尚、仮に、“ＦＦｈ″以外の値が応答された場合に
は、再び“５ｅｔ−ｕｐ　Ｅｒａ、ｓｅ／Ｅｒａｓｅ″
コマンドを実行し、“Ｅｒａｓｅ−Ｖｅｒｉｆｙ″コマ
ンドはそのアドレスから実行するようにする。

■“５ｅｔ−ｕｐ　Ｐｒｏｇｒａｍ／Ｐｒｏｇｒａｍこ
のコマンドをセットすることによってフラッシュＲＯＭ
７３内にデータをセットする準備ができる。

具体的には、最初に“４０ｈ”をコマンドレジスタにセ
ットし、続けてプログラムするアドレス“ＰＡ”とデー
タ“ＰＤ［Ｐｒｏｇｒａｍ　Ｄａｔａの略１”をセット
することにより実行される。このとき、実際のアドレス
ラッチ動作はＷＥ倍信号立ち下がりエツジで１、データ
ラッチ動作はＷＥ倍信号立ち上がりエツジである。

■“Ｐｒｏｇｒａｍ−Ｖｅｒｉｆｙ” このコマンドは基本的にＩ　Ｂｙｔｅずつのオペーレー
ションである。

具体的には、“Ｃ叶”をコマンドレジスタにセットする
ことによって実行される。

但し、”５ｅｔ−ｕｐ　Ｐｒｏｇｒａｍ／Ｐｒｏｇｒａ
ｍ　　コマンドによってプログラムされたアドレスのみ
のデータ“ＰＶＤ［Ｐｒｏｇｒａｍ　Ｖｅｒｉｆｙ　Ｄ
ａｔａ］の略ドについて確認することができ、新しいア
ドレスはラッチしない。

すなわち、実際のプログラムは、Ｉ　Ｂｙｔｅずつ“５
ｅｔ−ｕｐ　Ｐｒｏｇｒａｍ／Ｐｒｏｇｒａｍ″コマン
ドによってプログラムし、このコマンドによって確認す
るようになっている。

■　“Ｒｅ５ｅｔ″ このコマンドはイレーズ処理又はプログラミング処理を
途中で中止したい時にセットするものである。

具体的には、“５ｅｔ−ｕｐ　Ｅｒａｓｅ／Ｂｒａｓｅ
”また“５ｅｔ−ｕｐ　Ｐｒｏｇｒａｍ／Ｐｒｏｇｒａ
ｍ　　コマンドに続けて２回“ＦＦｈ”をコマンドレジ
スタにセットすることによってリセット動作が実行され
る。

（４−ｄ）プログラミングアルゴリズムフラッシュＲＯ
Ｍへのプロゲラミンク処理を第１１図のフローチャート
に基づいて説明する。

先ず、ＣＰＵ６　］のポートをアクティブにすることに
よりフラッシュＲＯＭへの印加電圧ｖｐｐをハイレベル
“Ｈ”にする（ステップ〔以下ＳＴで略記する〕　１）
と共に、１バイト（Ｂｙｔｅ）当たりのパルスカウンタ
（ＰＬＳＣＮＴ）を初期化する（ＳＴ２）。

次いで、”５ｅｔ−ｕｐ　Ｐｒｏｇｒａｍ／Ｐｒｏｇｒ
ａｍ”コマンドを実行し、“４叶”を任意のアドレスに
書き込むと共に、プログラムするアドレスにデータを書
き込み、所定時間（この実施例では２００μｓ）待機す
る（ＳＴ３．４．５）。

この後、“Ｐｒｏｇｒａｍ−Ｖｅｒｉｆｙ”コマンドを
実行し、“ＣＯｈ”をプログラムしたアドレスに書き込
んだ後、所定時間（この実施例では１０．＋ｌｓ）待機
する（ＳＴ６，７） そして、プログラムしたアドレスのデータを読み込み（
ＳＴ８）、書き込んだデータとフラッシュＲＯＭから読
み込んだデータとを比較しく５Ｔ９）、あっていれば、
次のアドレスに処理が移行する（Ｓｒ１．０．１１）。

一方、ＳＴ９での比較処理が違っていれば、パルスカウ
ンタをインクリメントして再びプログラム処理を行う（
ＳＴＩ２）。

そして、５ＴＩＯにおいて、プログラムすべき最後のア
ドレスであることをチエツクすると、“Ｒｅａｄ　Ｍｅ
ｍｏｒｙ″コマンドを実行し、′００ｈ″を任意のアド
レスに書き込むことによりリード可能状態になり（ＳＴ
　１３）　、ＣＰＵ６１のポートをインアクティブにす
ることによりフラッシュＲＯＭへの印加電圧Ｖｐｐをロ
ーレベル′Ｌ”にする（ＳＴ１４）。この状態において
、プログラミング処理が完了したことになる。

一方、５Ｔ１２において、パルスカウンタの計数が２５
になった段階においては、“Ｒｅａｄ　Ｍｅｍｏｒｙ”
コマンドを実行し、′０叶”を任意のアドレスに書き込
むことによりリード可能状態になり（ＳＴ１５）　、Ｃ
ＰＵ６１のポートをインアクティブにすることによりフ
ラッシュＲＯＭへの印加電圧■１．をローレベル“Ｌ”
にする（ＳＴ１．６）。この状態においては、プログラ
ミングエラーが発生したことになり、後述する異常時処
理が行われる。

（４−ｅ）イレーズアルゴリズム フラッシュＲＯＭに対するイレーズ処理を第１２図のフ
ローチャートに基づいて説明する。

先ず、ＣＰＵ６１のポートをアクティブにすることによ
りフラッシュＲＯＭへの印加電圧Ｖｐｐをハイレベル“
Ｈ”にする（ＳＴＩ）と共に、プログラミングアルゴリ
ズム（第１１図参照）に従って総てのバイト（Ｂｙｔｅ
）を“００１〕”にしく５Ｔ２）、更に、イレーズタイ
ム（ＴＥＷ）、　　イレーズタイム計算用カウンタ（Ｃ
ＵＭＴＥＷ）及びパルスカウンタ（ＰＬＳＣＮＴ）を初
期化する（Ｓｒ３）。

次いで、“５ｅｔ−ｕｐ　Ｅｒａｇｅ／Ｅｒａ、ｇｅ”
コマンドを実行し、“２叶”を任意のアドレスに続けて
書き込んだ後、計算したＴＥＷ間だけ待機する（Ｓｒ１
，５゜６）。

この後、“Ｅｒａｇｅ−Ｖｅｒｉｆｙ”コマンドを実行
し、先頭アドレスから順番に１バイトずつ確認を実行し
、確認するアドレスに“ＡＯｈ”を書き込んだ後、所定
時間（この実施例では１０μｓ）待機する（Ｓ７７．８
）。

そして、イレーズしたアドレスのデータを読み込み（Ｓ
ｒ１）、読み込んだデータが“ＦＦｈ”であるか否かを
判定する（ＳＴＩＯ）。このとき、読み込んだデータが
“ＦＦｈ”であればイレーズ処理ができたものと判断し
て、次のアドレスに処理が移行する（ＳＴＩ　１，１２
）。一方、５ＴＩＯでの判定処理において、読み込んだ
データが“ＦＦｈ”以外の時はイレーズ処理ができなか
ったものと判断してＴＥＷの計算に移行した後、パルス
カウンタをインクリメントして再びイレーズ処理を行う
（ＳＴ１３，１４）。ここで、上記ＴＥＷの計算式とし
ては、次の（１）（２）式が用いられるＣＵＭＴＥＷＮ
ＥＷ−ＣＵＭＴＥＷｏＬＤ＋　ＴＥＷ　ｏｔＤ−（１）
ＴＥＷ　ＮＥＷ−ＣＵＭＴＥＷＮＥＷ　／８　−　（２
）そして、５ＴＩＬにおいて、イレーズすべき最後のア
ドレスであることをチエツクすると、“Ｒｅａｄ　Ｍｅ
ｍｏｒｙ″コマンドを実行し、“０叶”を任意のアドレ
スに書き込むことによりリード可能状態になり（ＳＴＩ
　５）　、ＣＰＵ６１のポートをインアクティブにする
ことによりフラッシュＲＯＭへの印加電圧ｖｐｐをロー
レベル“Ｌ”にする（ＳＴ１６）。

この状態において、イレーズ処理が完了したことになる
。

−４，５Ｔ１４において、パルスカウンタの計数が６４
になった段階においては、”Ｒｅａｄ　Ｍｅｍｏｒｙ”
コマンドを実行し、“００ｈ”を任意のアドレスに書き
込むことによりリード可能状態になり（ＳＴｌ　７）、
ＣＰＵ６１のポートをインアクティブにすることにより
フラッシュＲＯＭへの印加電圧Ｖｐｐをローレベル“Ｌ
”にする（ＳＴ１８）。この状態においては、イレーズ
処理エラーが発生したことになり、後述する異常時処理
が行われる。

■、ダウンローディングデータ構造 ダウンローディングデータの構造を第１３図に示す。

タウンローディングデータは、１２８　Ｂｙｔｅ単位の
パッケージ毎に送信され、全体で３８４パツケージ（Ｐ
ａｃｋａｇｅｌ　〜Ｐａｃｋａｇｅ３８４）からなる。

そして、各パッケージの先頭側には、データとコマンド
との切りわけのために使用されるデータヘッダ（Ｄａｔ
ａ　Ｈｅａｄｅｒ＝ＦＥｈ）と、他のコマンドと同様に
するためのデータレングス（Ｄａｔａ　Ｌｅｎｇｔｈ８
２ｈ）とが２　Ｂｙｔｅ付加されており、また、各パッ
ケージの末尾側には、通信エラー検知のために２Ｂｙｔ
ｅのＣＲＣ（Ｃｙｃｒｉｃ　Ｒｅｄｕｎｄａｎｃｙ　Ｃ
ｈｅｃｋ）が付加されている。尚、この実施例において
は、ＣＲＣＣＣＩＴＴが使用されている。

■、ブートＲＯＭのパワーオン時の処理（１）処理概要 この実施例においては、パワーオン時あるいはＥＳＳ３
０からイレーズコマンドが３回送信された時、ＩＯＴの
制御ソフトウェアＯ８はブー１−　ＲＯＭ７４の先頭ア
ドレス（ＥＯＯＯｈ）から実行を開始するようになって
いる。

このときのブートＲＯＭ７４の概略処理を第１４図に示
す。

先ず、ＮＶＭ多数決テスト１，２を行い、ＮＶＭ７２内
の状態データＣＤＴがどの状態にあるかを判別する（Ｓ
ＴＩ、２）。

次いで、状態データＣＤＴが“Ｐｒｏｇｒａｍｍｅｄ”
であるか否かを比較しく５Ｔ３）、“Ｐｒｏｇｒａｍｍ
ｅｄ″であれば、制御ソフトウェアＣ８が既にローディ
ングされており、しかも、ダウンローディングの要求が
ないことを意味するため、これに対応して、ロードされ
ている制御ソフトウェアＣ８のループバックテスト及び
チエツクサムテストを行った後、フラッシュＲＯＭ７３
の先頭アドレス（２０００ｈ）へ実行対象を移行する（
Ｓｒ１，５）。

一方、状態データＣＤＴが“Ｐｒｏｇｒａｍｍｅｄ″で
ない場合には、”Ｐｒｏｇｒａ、ｍｍｅｄ　＆　Ｅｒａ
、ｓｅ　Ｒｅｑｕｅｓｔ”であるか否かを比較しく５Ｔ
６）、“Ｐｒｏｇｒａｍｍｅｄ　＆Ｅｒａｓｅ　Ｒｅｑ
ｕｅｓｔ”であれば、制御ソフトウェアＯ８が既にコー
ディングされているが、ダウンローディングの要求があ
ることを意味するため、フラッシュＲＯＭ７３をイレー
ズ処理した（ＳＴ７）後、ダウンローディングを実行し
く５Ｔ８）、ダウンローディングが終了した段階でパワ
ーオフされるのを待つことになる（ＳＴ９）。

更に、状態データＣＤＴが“Ｐｒｏｇｒａｍｍｅｄ　＆
　Ｅｒａｓｅ　Ｒｅｑｕｅｓｔ”でない場合には、”Ｎ
ｏｔ　Ｐｒｏｇｒａｍｍｅｄ”であるか否かを比較しく
５Ｔ１０）、“ＮｏｔＰｒｏｇｒａｍｍｅｄ”であれば
、制御ソフトウェアＯ８がロープインクされていない状
態を意味し、これに対しフラッシュＲＯＭの実行を開始
すると、ＣＰＵ６１が暴走してしまう事態を生ずるため
、ループバックテスト及びチエツクサムテストを行った
後、チェックサムエラ−（ＣＨＥＣＫＳＵＭ　ＥＲＲＯ
Ｒ）をＥＳＳ３０側へ送信しくＳＴＩ　１．ｌ　２）　
、ＥＳＳ３０からの３回のイレーズコマンドを待って（
ＳＴ１３）、フラッシュＲＯＭ７３をイレーズ処理した
（ＳＴ１４）後、ダウンロープインクを実行しく５Ｔ１
５）、ダウンローディングか終了した段階でパワーオフ
されるのを待つことになる（ＳＴ９）。

更にまた、状態データＣＤＴが“Ｎｏｔ　Ｐｒｏｇｒａ
、ｍｍｅｄ”でない場合には、状態データＣＤＴが判定
できない状態を意味するため、ＮＶＩＶＩ７２上の総て
の状態データＣＤＴを“Ｎｏｔ　Ｐｒｏｇｒａｍｍｅｄ
”に書き換えた後、ブー１−ＲＯＭ７４の先頭アドレス
から再実行する（ＳＴ１６．１７）。

（２）状態データの書換え処理 ＮＶＭ７２内の状態データＣＤＴの書換え処理フローを
第１５図に示す。

先ず、ＮＶＭ７２の各状態データＣＤ　Ｔ　（Ｄａｔａ
ｌ（１）〜Ｉ（３）；Ｉ＝］〜５）は、自己診断モード
のＮ　Ｖ　Ｍリセット“ＤＩＡＧ　ＮＶＭ　Ｒｅ５ｅｔ
”にて“Ｐｒｏｇｒａ、ｍｍｅｄ”に設定される（ＳＴ
Ｉ、２）。尚、このための前提条件としては、製造ライ
ンに納入されるメインホード上のフラッシュＲＯＭは総
てプログラム済であることが必要である。

そして、イレーズコマンドを３回受信したか否かをチエ
ツクしく５Ｔ３）　、３回受信した段階で直ちにＮＶＭ
７２の状態データＣＤ　Ｔ　（Ｄａ、ｔａｌ（１）〜■
（３）°■＝１〜５）は、’Ｐｒｏｇｒａｍｍｅｄ　＆
　Ｅｒａｓｅ　Ｒｅｑｕｅｓｔ”に書き換えられる（Ｓ
Ｔ４）。

更に、イレーズ処理を開始したか否かをチエツクしく５
Ｔ５）、イレーズ処理が開始した段階で直ちにＮＶＭ７
２の状態データＣＤ　Ｔ　（Ｄａｔａｌ（］、）］統（
３）；Ｉ＝］〜５）は、“Ｎｏｔ　Ｐｒｏｇｒａｍｍｅ
ｄ”に書き換えられる（ＳＴ６）。

この後、ダウンローディングが完了したか否かをチエツ
クしく５Ｔ７）、ダウンローディングが完了した段階で
直ちにＮＶＭ７２の状態データＣＤ　Ｔ　（Ｄａｔａｌ
（１）〜Ｉ（３）；■＝１〜５）は、”　Ｐｒｏｇｒａ
ｍｍｅｄ”に書き換えられる（ＳＴ２）。

（３）ＮＶＭ多数決テスト１の処理 ＮＶＭ多数決テスト１は、ＮＶＭ７２内の各ブロックＢ
１ないしＢ５の３　Ｂｙｔｅの状態データＣＤＴ　（Ｄ
ａｔａｌ（］）］統（３）；Ｔ＝］　〜５）を多数決に
て同一データに書き換えるものであり、この処理フロー
を第１６図に示す。

先ず、Ｉ＝１に設定し、Ｎ　Ｖ　Ｍの状態データＤａｔ
ａｌ（１）〜Ｄａｔａｌ（３）を抽出する（ＳＴ１，２
）。

次いで、Ｄａｔａｌ（１）−Ｄａ、ｔａｌ、（２）か否
かをチエツクしくＳ　Ｔ　３　）　、Ｄａ、ｔａ、１（
１）＝ｌ）ａ、ｔａ、１（２）であれば、Ｄａｔａ、１
（１）　〜Ｄａｔａ１．（３）をＤ　ａ　ｔ　ａ　］、
　（１）に統一する（ｓ’ｒ４）。

一方、Ｄａｔａｌ（１）≠Ｄａｔａ、１（２）の場合に
は、Ｄ　ａ、　ｔ　ａｌ、（１，）＝　Ｄａｔａｌ（３
）か否かをチエツクしく５Ｔ５）、Ｄａｔａｌ（１）＝
　Ｄａｔａｌ　（３）であれば、Ｄａｔａｌ（］）　］
統ａｔａ１（３）をＤａｔａｌ（］、）に統一する（Ｓ
Ｔ４）。そして、Ｄａｔａｌ、（１）≠Ｄａｔａｌ（３
）の場合には、Ｄａｔａｌ（２）−Ｄａ、ｔａｌ（３）
か否かをチエツクしく　Ｓ　Ｔ　６　）　、Ｄａｔａｌ
（２）Ｄａｔａｌ（３）であれば、Ｄａｔａ、１（１）
〜Ｄａｔａ］−（３）をＤ　ａ、　ｔ　ａｌ（２）に統
−Ｌ　（ＳＴ７）　、また、Ｄａｔａｌ、（２）≠Ｄａ
ｔａ１（３）であれば、Ｄａｔａ、１．（１）　〜Ｄａ
ｔａｌ−（３）をＤ　ａ　ｔ　ａ、　］、　（］、　）
に統一する（ＳＴ４）。

このようにして、Ｄａｔａｌ、（１，）　〜Ｄａ、ｔａ
、１（３）が決定されると、■を順次インクリメントし
く５Ｔ８）、Ｓ”Ｆ２ないしＳＴ７の一連の処理をＤａ
ｔａ２（１）−Ｄａｔａ、２（３）、Ｄａｔａ３（１）
　〜Ｄａｔａ３（３）、Ｄａｔａ４（１）　〜Ｄａｔａ
４（３）、Ｉ）ａｔａ５（１）　〜Ｄａｔａ５（３）に
ついて行い、ｌ）ａ　ｔ　ａ５（１）〜Ｄａｔａ５（３
）についての処理が終了し７た段階で多数決テストを終
了する（ＳＴ９）。

（４，）ＮＶＭ多数決テスｌ□　２　（７）処理ＮＶＭ
多数決テスｌ−２は、５ブロツクＢ１ないしＢ５の状態
データＣＤＴを多数決にて判定するものであり、その処
理フローを第１７図に示す。

先ず、Ｎ　Ｖ　Ｍ多数決テスｌ−１にて書き換えられた
状態データＣＤ　Ｔ’　（１）ａｔａＩ（１）〜Ｄａｔ
ａＩ（３）；Ｉｎ　〜５）をＤａｔａＩ（ｉ＝１〜５）
とする（ＳＴＩ）。

そして、Ｄ　ａ　ｔ：　ａ、　１と残りのＤａｔａとを
比較する（ＳＴ２）。

この場合において、残りのＤａｔａの中にＤａｔａ、１
と同じものが２つ以上あるか否かをチエツクしくＳＴ’
３）、２つ以上あればＤａｔａｌを選択する（ＳＴ４）
。

同じものが２つ以」−ない場合には、Ｄａ、Ｉ：ａｌ　
＝Ｄａｔａ２か否かをチエツクしくＳ　Ｔ　５　）　、
Ｄａｔａｌ、　＝Ｄａｔａ２　テあればＤａｔ：ａ３　
＝Ｄａｔａ４　＝Ｄａｔａ５か否かをチエツクしくＳ　
Ｔ　６　）　、Ｄａｔ：ａ３　＝Ｄａｔａ、４　＝Ｄａ
ｔａ５であればＤａｔａ３を選択する（ＳＴ７）。一方
、Ｄ　ａ、　ｔ　ａ３≠Ｄａｔａ４≠Ｄａｔａ５であれ
ばＤａｔａｌを選択する（ＳＴ４）。

また、ＳＴ５において、Ｄａｔａｌ≠Ｄａｔａ２であれ
ばＤａ、ｔａｌ　＝Ｄａｔａ３　ｏｒ　Ｄａｔａ４　ｏ
ｒ　Ｄａｔａ５か否かをチエツクしくＳ　Ｔ　８　）　
、Ｄａｔａｌ　＝Ｄａ、ｔａ３　ｏｒ　Ｄａｔａ４Ｏｒ
　Ｄａｔａ５であれば残りの３　Ｄａｔａが相互に一致
するか否かをチエツクしく５Ｔ９）、残りの３　Ｄａｔ
ａが相互に一致すればＤａ、ｔａ２を選択する（ＳＴＩ
、Ｏ）。

一方、残りの３　Ｄａｔａが相互に一致しなければＤａ
ｔａｌを選択する（ＳＴ４）。

更に、ＳＴ９において、Ｄａｔａｉ　≠Ｄａｔａ３　ｏ
ｒ　Ｄａｔａ４　ｏｒ　Ｄａｔａ５　テあれば、Ｄａｔ
ａ、２とＤａｆ：ａ３〜Ｄａｔａ５とを比較する（ＳＴ
ＩＩ）。そして、Ｄａ、ｔａ３〜Ｉ）ａｔａ５の中にＤ
ａｔａ２と同じものが１以上あるか否かをチエツクしく
５Ｔ１２）、同じものが１以」二あればＤａｔａ２を選
択する（ＳＴ１．０）。もし、同じものが１以上ない場
合にはＤａｔａ３　＝Ｄａｔａ４　＝Ｄａｔａ５か否か
をチエツクしくＳ　Ｔ　６　）　、Ｄａｔａ３　＝Ｄａ
、ｔａ４　＝Ｄａｔａ５であればＤ　ａ　ｔ　ａ　３を
選択する（ＳＴ７）一方、Ｄａｔａ３≠Ｄ　ａ　ｔ：　
ａ　４≠Ｄａ、ｔａ５であればＤａｔａｌを選択する（
　Ｓ　Ｔ　４．　）。

（５）ダウンロープインク処理 （５−ａ）正常時 第１８図に示すように、ＥＳＳ３０から３回のイレーズ
コマンドＥＲＡＳＥ　Ｃ０ＡＤ”が送信されると、ＴＯ
Ｔ５０ｉ；ｌ夫々アクノリッジステータス“ＡＣＫＮＯ
ＷＬＥＤＧＥ″ＥＳＳ３０側へ送信する。

この状態において、第１４図に示すようなブー）Ｒ，０
Ｍ７４による一連の処理が開始される。

このとき、上記Ｎ　Ｖ　Ｍの状態データＣＤＴは“Ｐｒ
ｏｇｒａ、ｍｍｅｄ　＆　Ｅｒａｓｅ　Ｒｅｑｕｅｓｔ
″に書換えられるため、第１４図のＳＴ７，８の処理が
行われる。

そして、上記ＳＴ７によるイレーズ処理が完了すると、
ｌ０Ｔ５０はＥＳＳ３０に対してイレーズ完了ステータ
ス“ＥＲＡＳＥ　ＣＯＭＰＬＥＴＥ”を送信する。

これを受けて、ＥＳＳ３０はｌ０Ｔ５０に対してロード
コマンドＬＯＡＤ　Ｃ０ＤＥ”を送信し、ダウンロープ
インクデータをパッケージ単位で順次転送する。

このときの具体的なデータ転送を第２１図に基づいて説
明する。

すなわち、■○Ｔ５０は、１パツケージデータを受信す
ると、先ず、ＣＲＣチエツクを行ってＯＫであるか否か
を判別する。そして、ＯＫであれば上記１パツケージデ
ータについてのプログラミングを実行し、プログラミン
グが終了した段階でアクノリッジステータス“ＡＣＫＮ
ＯＷＬＥＤＧＥ”　（第２１図中ＡＣＫと略す）を送信
する。

そして、ＥＳＳ３０は“ＡＣＫ　”を受信すると、次の
パッケージデータを送信し、■○Ｔ５０はパッケージデ
ータＤａｔａｌ（１３２Ｂｙｔｅ）　〜Ｄａｔａ３Ｂ４
（１３２Ｂｙｔｅ）を順次受信し、プログラミングを実
行する。

そして、ｌ０Ｔ５０は、最後のパッケージデータＤａｔ
ａ３８４（１３２Ｂｙｔｅ）のプログラミングが終わる
と、チエツクサムチエツクを行い、ＯＫであればロード
完了ステータス“ＬＯＡＤ　ＣＯＭＰＬＥＴＥ″をＥＳ
Ｓ３０側へ送信する。

尚、第１８図中、ＮＶＭの欄、ＣＰＵの欄並びにＭＥＳ
ＳＡＧＥの欄における記載内容は、ＥＳＳ３０と■○Ｔ
５０のとコマンドステータスのやり取りに対応して順次
変化する状態データ、実行対象メモリ並びにＬＣＤにお
けるメツセージ内容を示す。このことは以後の第１９図
及び第２０図においても同様である。

（５−ｂ）ＣＲＣＥｒｒｏｒ時 基本的なダウンローディング処理に関しては、正常時の
ときと略同様であるが、第１９図に示すように、所定の
パッケージデータ、例えばＤａｔａ２にＣＲＣＥｒｒｏ
ｒが発生しているとすると、第２１図に示すように、ｌ
０Ｔ５０は、所謂ＮＡＫ送信、具体的には、ロードナッ
クステータス“ＬＯＡＤ　ＮＡＫ”をＥＳＳ３０側へ送
信する。

そして、ＥＳＳ３０がＮＡＫ受信すると、送信したパッ
ケージデータＩ）ａｔａ２を再送する。

（５−ｃ）Ｃｈｅｃｋｓｕｍ　　Ｅｒｒｏｒ時基本的な
ダウンローディング処理に関しては、正常時のときと略
同様であるが、第２０図に示すように、フラッシュＲＯ
Ｍにセーブした４８ＫＢｙｔｅのＤａｔａにチエツクサ
ムエラーが発生しているとすると、第２１図に示すよう
に、ｌ０Ｔ５０はチェックサムエラーステータス“ＣＨ
ＥＣＫＳＵＭ　ＥＲＲＯＲ″をＥＳＳ３０側へ送信し、
ＥＳＳ３０はロード再要求、具体的には、イレーズコマ
ンド“ＥＲＡＳＥ　Ｃ０ＡＤ”を３回ｌ０Ｔ５０側へ送
信する。

■、異常時処理 （ａ）ダウンローディング実行中にパワーオフされる場
合 第１５図に示すように、ダウンロープインク実行中（イ
レーズ処理開始からブロク゛ラミング終了までの間）の
ＮＶＭの状態データは“Ｎｏｔ　Ｐｒｏｇｒａｍｍｅｄ
″に書き換えられているため、ダウンローディング実行
中にパワーオフされたとしても、ＮＶＭの状態データは
“Ｎｏｔ　Ｐｒｏｇｒａｍｍｅｄ″に保持される。この
ため、次にパワーオンした際には、第１４図のＳＴ］、
０〜５Ｔ１５の処理が行われ、制御ソフトウェアが確実
にダウンローティングされることになる。

このため、制御ソフトウェアがロードされていない状態
でＣＰＵが暴走するというような事態は有効に回避され
る。

（ｂ）フラッシュＲＯＭの状態データか異常値である場
合 第１４図の５Ｔ１６．１７の処理が行われ、以後上記（
ａ）と同様に、第１４図の５Ｔ１０〜１５の処理が行わ
れる。

（Ｃ）異常なコマンドを受信した場合 ■○Ｔ５０は、コマンド拒否ステータス“ＣＯＭＭＡＮ
Ｄ　ＲＥＪＥＣＴ”をＥＳＳ側へ送信し、正常なコマン
ドの受信待ち状態となる。

（ｄ）　ＵＡＲＴ　　Ｌ　ｉ　ｎ　ｅに異常が発生した
場合■○Ｔ５０は６０秒問いずれのコマンドまたはデー
タを受信しない場合にＵＡＲＴ　　Ｌｉｎｅの異常と判
断し、その旨のメツセージを表示する。

但し、上記６０秒間のチエツクは、”ＬＯＡＤ　Ｃ０Ａ
Ｄ”コマンドを受信してから“ＬＯＡＤ　ＣＯＭＰＬＥ
ＴＥ”ステタスまたは“ＣＨＥＣＫＳＵＭ　ＥＲＲＯＲ
”ステータスを送信するまでの間のみである。

（ｅ）フラッシュＲＯＭのプログラム／イレーズエラー
が発生した場合 ■ＯＴはフラッシュＲＯＭのハードウェア障害と判断し
、その旨のメツセージを表示すると共に、以後のコマン
ドを受げイ」けない。

この場合、フラッジ、、　ＲＯＭを搭載したメインボー
ドの交換が必要になる。

■２割り込み処理 （１）割り込み処理に必要な基本要素 割り込み処理を行う上で、ブー１−　ＲＯＭ及びフラッ
シュＲＯＭＩ、２内には、第２２図に示すように、以下
の４つの割り込み処理用メモリ領域か割り付けられてい
る。

■　テーブル１　（Ｔａｂｌｅｌ、） これは、ブートＲＯＭ内の例えば“ＦＦＥ６ｈ”〜“Ｆ
ＦＦＦｈ″のアドレスに割り付けられる割り込みベクタ
テーブルであり、ブートＲＯＭ内の割り込みモジュール
（Ｔｎｔ　Ｍｏｄ　Ｂｏｏｔ）にジャンプするようにな
っている。

■　割り付はモジュール（Ｉｎｔ　Ｍｏｄ　Ｂｏｏｔ）
これは、ブートＲＯＭ内の任意の位置に割り付けられる
もので、ダウンロープインク実行中において必要な３つ
の割り込みに対する処理を実現するためのソフトウェア
を格納している。

ここで、ダウンローディング実行中において必要な割り
込みとしては、 （ａ）ＵＡＲＴ受信割り込み ・・ＥＳＳからのコマンド受信時に発生（ｂ）ＵＡＲＴ
送信割り込み ・・■○Ｔからのステータス送信時に発生（Ｃ）ＣＰＵ
の基準クロックタイマ割り込み・・・ＣＰＵからの基準
クロック（２，５ｍ５）を計数する際に発生 が挙げられる。

尚、ダウンローディング実行中において使用する割り込
みか否かはフラグによる判断を行い、ダウンローディン
グ中に上記３つの割り込み以外の割り込み要求があった
場合には、その割り込み要求を拒否するようになってい
る。

また、この割り込みモジュールは、フラッシュＲＯＭ内
部のソフトウェア実行中であれば、後述するテーブル２
にジャンプする処理を含む。

■　テーブル２　（Ｔａｂｌｅ２） これは、フラッシュＲＯＭ２のアクセス可能な例えば最
後のアドレス（この実施例では“ＤＰ８叶”〜“ＤＦＦ
Ｆｈ″）に割り付けられる割り込みベクタテーブルであ
り、フラッシュＲＯＭ、例えばフラッシュＲＯＭＩ内の
割り込みモジュール（Ｉｎｔ　ＭｏｄＦｌａｓｈ）にジ
ャンプするようになっている。

■　割り付はモジュール（Ｉｎｔ　Ｍｏｄ　Ｂｏｏｔ）
これは、例えばフラッシュＲＯＭＩ内の任意の位置に割
り付けられるもので、外部割り込み等の通常の割り込み
（ダウンローディング実行中において必要な上記３つの
割り込みも含む）に対する処理を実現するためのソフト
ウェアを格納している。

（２）ブー）ＲＯＭ内実行中の割り込み処理割り込み処
理の内容を第２２図（処理の流れを点線で示す）及び第
２３図の処理フローに基づいて説明する。

今、ブートＲＯＭ内で一連の処理、具体的にはダウンロ
ープインクが実行されているとする（ＳＴ　１．　）。

このとき、ＣＰＵは、割り込み要求があったと判定する
（ＳＴ２）と、先ずテーブル１を実行して割り込みモジ
ュール（Ｉｎｔ　Ｍｏｄ　Ｂｏｏｔ）ヘジャンプする（
ＳＴ３）。そして、割り込みモジュール（Ｉｎｔ　Ｍｏ
ｄ　Ｂｏｏｔ）内において、一連の処理がブー１−ＲＯ
Ｍ内の処理であると判定する（ＳＴ４）と、割り込みモ
ジュール（Ｔｎｔ　Ｍｏｄ　Ｂｏｏｔ）内にて割り込み
処理を実行する（ＳＴ８）。そして、割り込み処理が終
了する（ＳＴ９）と、通常の一連処理を続行する。

このような割り込み処理過程においては、フラッシュＲ
ＯＭ内が実行されることはないので、ダウンローディン
グ中において、制御ソフトウェアが格納されていないフ
ラッシュＲＯＭ内を実行し、ＣＰＵが暴走する虞れは全
くない。

（３）フラッシュＲＯＭ内実行中の割り込み処理（２）
と同様に、第２２図（処理の流れを実線で示す）及び第
２３図に基づいて割り込み処理フローを説明する。

今、フラッシュＲＯＭ内で一連の処理が実行されている
とする（ＳＴＩ）。

このとき、ＣＰＵは、割り込み要求があったと判定する
（ＳＴ２）と、先ずテーブル１を実行して割り込みモジ
ュール（Ｉｎｔ　Ｍｏｄ　Ｂｏｏｔ）ヘジャンプする（
ＳＴ３）。そして、割り込みモジュール（Ｉｎｔ　Ｍｏ
ｄ　Ｂｏｏｔ）内において、一連の処理がフラッシュＲ
ＯＭ内の処理であると判定する（Ｓ　Ｔ　４　）と、テ
ーブル２ヘジヤンプしく５Ｔ５）、テーブル２を実行し
て割り込みモジュール（Ｉｎｔ　Ｍｏｄ　Ｆ１ａ５ｈ）
ヘジャンプする（ＳＴ６）。この後、割り込みモジュー
ル（Ｉｎｔ　Ｍｏｄ　Ｆ１ａ５ｈ）内にて割り込み処理
を実行（ＳＴ７）Ｌ、割り込み処理が終了する（ＳＴ９
）と、通常の一連処理を続行する。

〔発明の効果〕

以上説明してきたように、請求項］記載の画像記録装置
における制御ソフトウェア仕様変更システムによれば、
画像出力手段の制御仕様を変更するに際し、簡単なロー
ド要求操作をするだけで、画像出力手段に新たな制御ソ
フトウェアをロードし得るようにしたので、画像出力手
段の制御ソフトウェアを格納する制御ソフト格納メモ７
ノを直接的に交換するという面倒な作業を回避すること
ができ、制御ソフトウェアの仕様変更作業性を向上させ
ることができる。

また、請求項２記載のシステムによれば、通常の画像記
録操作と無関係な操作に基づいてロード要求コマンドを
転送するようにしているので、ユーザの誤操作を有効に
回避することができる。

更に、請求項３記載のシステムによれば、複数回のロー
ド要求コマンドに基づいてロード実行手段を作動させる
ようにしたので、誤ってロード要求コマンドが転送され
たとしても、直ちにロード実行手段が作動する虞れはな
く、ロード実行手段による誤動作を有効に回避すること
ができる。

更にまた、請求項４記載のシステムによれば、制御ソフ
ト格納メモリを既存の要素部品にて構成することができ
るので、制御ソフトウェアのローディング状態を有効に
保護ｊ、なから、制御ソフトウェアの仕様変更を可能に
する一部で、制御ソフト格納メモリを特に工夫して構成
する必要かなく、その分、システムの簡略化を図ること
ができる。

また、請求項５記載のシステムによれば、制御ソフトウ
ェアのローディングに必要なファイル構成のブートＲＯ
Ｍを用意し、これに基づいて制御ソフトウェアのローデ
ィングを実現するようにしたので、ロード実行判定手段
及びロード実行手段の構成を簡単にすることができ、そ
の分、システムの簡略化を実現することができる。

また、請求項６記載のシステムによれば、制御ソフト格
納メモリがどのような状態にあるか否かを示す状態デー
タを不揮発性メモリに予め格納しておき、この状態デー
タを参照する方式にてロード実行判定手段を構成するよ
うにしたので、ロードの有無の判定を確実に行うことが
できる。

更に、請求項７記載のシステムによれば、制御ソアト格
納メモリがどのような状態にあるか否かを示す状態デー
タとして、プログラム済状態、プログラム済イレーズ要
求状態のほかに、非プログラム状態を具備するようにし
たので、ローディング実行中にパワーオフされるという
異常事態等に対して非プログラム状態の状態データを用
いることにより、上記異常事態等に対１−効果的に対処
することができる。

更にまた、請求項８．９記載のシステムによれば、状態
データの格納配置及びその決定方式を工夫するようにし
たので、メモリクラッシュによるデータ破壊が部分的に
あったとしても、状態データを正確に判断することがで
きる。

また、請求項１０記載のシステムによれば、ロード実行
手段には、制御ソフトウェアのローディング中における
異常系に対処する異常時処理手段を付加したので、制御
ソフトウェアのローディング動作を安全に行うことがで
きる。

また、請求項１ｊ記載のシステムによれば、所定の異常
系に対しては制御ソフトウェアのローディングを再度実
行するようにしたので、制御ソフトウェアがローディン
グされない状態で画像記録装置が暴走作動する事態を有
効に回避できる。

また、請求項１２記載のシステムによれば１、制御ソフ
トウェアのローティングエラーを判定し、ローディング
エラーを判定しまた時点で制御ソフトウェアの全部若し
くは一部を再度ロードするようにしたので、ローディン
グされる制御ソフトウェアの信頼性を高めることができ
る。

また、請求項１３記載のシステムによれば、制御ソフト
ウェアのローディング中において、割り込み要求があっ
たとしても、制御ソフト格納メモリ内を実行せずに、割
り込み処理を実現できるようにしたので、どのような状
態に対しても、画像記録装置の暴走を有効に回避しなが
ら、割り込み処理を確実に行うことができる。

【図面の簡単な説明】

第１図はこの発明に係る画像記録装置における制御ソフ
トウェア仕様変更システムの概略構成を示す説明図、第
２図はこの発明が適用される画像記録装置の一実施例の
概略構成を示す斜視図、第３図は実施例における制御ソ
フトウェア仕様変更システムの概略を示す模式図、第４
図は実施例に係るＥＳＳの構成を示すブロック図、第５
図はこの実施例に係るＩＯＴの構成を示すブロック図、
第６図はこの実施例で用いられるメモリマツプの一例を
示す説明図、第７図は状態データの格納配置関係を示す
説明図、第８図はブー１−ＲＯＭのファイル構成を示す
説明図、第９図はフラッシュＲＯＭインタフェースのハ
ード構成を示すブロック図、第１０図はフラッシュＲＯ
Ｍの仕様を示す説明図、第１１図はフラッシュＲＯＭの
プログラミングアルゴリズムを示すフローチャート、第
１２図はフラッシュＲＯＭのイレーズアルゴリズムを示
すフローチャート、第１３図はダウンローディング処理
タの構造を示す説明図、第１４図はパワーオン時のブー
トＲＯＭの概略を示すフローチャート、第１５図は状態
データの書き換え処理を示すフローチャー１・、第１６
図及び第１７図はＮＶＭ多数決テスト１，２の概略を示
すフローチャー１・、第１８図は正常時のダウンローデ
ィング処理を示す説明図、第１９、図はＣＲ，Ｃエラー
時のダウンローディング処理を示す説明図、第２０図は
チエツクサムエラー時のダウンローディング処理を示す
説明図、第２１図はダウンローディング処理中のデータ
転送の概略を示すフローチャート、第２２図は割り込み
処理の流れを示す説明図、第２３図は割り込み処理の概
略を示すフローチャートである。 〔符号の説明〕 ＤＴ・・・データ ＣＭ・・・コマンド Ｏ８・・・制御ソフトウェア ■・・・信号送出手段 ２・・・画像出力手段 ３・・・制御ソフト格納メモリ ４・・・制御ソフト記憶媒体 ５・・・制御ソフト受付手段 ６・・・ロード要求手段 ７・・・ロード実行判定手段 ８・・・ロード実行手段 第１８図 特開平 ２６８１３９　（２７）

Claims (1)

1. 【特許請求の範囲】 １）コマンド（ＣＭ）及びデータ（ＤＴ）を信号として
   送出する信号送出手段（１）と、制御ソフトウェア（Ｃ
   Ｓ）が格納される制御ソフト格納メモリ（３）を具備し
   、この制御ソフト格納メモリ（３）に格納された内容に
   基づいて上記信号送出手段（１）から送出される信号を
   判定し、画像に関するデータ（ＤＴ）に基づく画像を出
   力する画像出力手段（２）とを備えた画像記録装置にお
   いて、 上記画像出力手段（２）の仕様変更用の新たな制御ソフ
   トウェア（ＣＳ）が格納される制御ソフト記憶媒体（４
   ）と、 この制御ソフト記憶媒体（４）に格納された内容を信号
   送出手段（１）のデータ（ＤＴ）として取り込む制御ソ
   フト受付手段（５）と、 上記信号送出手段（１）がロード要求コマンドを送信す
   るように要求するロード要求手段（６）と、上記信号送
   出手段（１）からの信号がロード要求コマンドか否かを
   判定するロード実行判定手段（７）と、 このロード実行判定手段（７）がロード要求コマンドと
   判定したときに、上記制御ソフト格納メモリ（３）内の
   内容をイレーズ処理した後、上記信号送出手段（１）に
   取り込んだ新たな制御ソフトウェア（ＣＳ）を画像出力
   手段（２）側へ転送し、転送された新たな制御ソフトウ
   ェア（ＣＳ）を上記制御ソフト格納メモリ（７）にロー
   ドするロード実行手段（８）とを備えたことを特徴とす
   る画像記録装置における制御ソフトウェア仕様変更シス
   テム。 ２）請求項１記載のものにおいて、 ロード要求手段（６）は、通常の画像記録操作と無関係
   な操作に基づいてロード要求コマンドの送信を要求する
   ものであることを特徴とする画像記録装置における制御
   ソフトウェア仕様変更システム。 ３）請求項１記載のものにおいて、 制御ソフト格納メモリ（３）はＥＥＰＲＯＭからなるこ
   とを特徴とする画像記録装置における制御ソフトウェア
   仕様変更システム。 ４）請求項１記載のものにおいて、 ロード要求手段（６）はロード要求コマンドを複数回送
   信するものであり、ロード実行手段（８）は複数回のロ
   ード要求コマンドを受信した段階で制御ソフトウェア（
   ＣＳ）のローディングを実行することを特徴とする画像
   記録装置における制御ソフトウェア仕様変更システム。 ５）請求項１記載のものにおいて、 上記ロード実行判定手段（７）及びロード実行手段（８
   ）は、制御ソフトウェア（ＣＳ）のローディングに必要
   なファイル構成のブートＲＯＭを有し、このブートＲＯ
   Ｍと画像出力手段（２）のＣＰＵとの間で夫々の機能を
   実現するようになっていることを特徴とする画像記録装
   置における制御ソフトウェア仕様変更システム。 ６）請求項５記載のものにおいて、 上記ロード実行判定手段（７）は、パワーオン時にブー
   トＲＯＭ内の先頭アドレスより実行を開始し、不揮発性
   メモリに書き込まれた制御ソフト格納メモリ（３）の状
   態データを参照して制御ソフトウェア（ＣＳ）をロード
   するか否かについて判定するものであることを特徴とす
   る画像記録装置における制御ソフトウェア仕様変更シス
   テム。 ７）請求項６記載のものにおいて、 上記制御ソフト格納メモリ（３）の状態データとして、
   制御ソフトウェア（ＣＳ）が既にロードされていて、イ
   レーズ処理要求がない場合を示す“プログラム済状態”
   と、制御ソフトウェア（ＣＳ）が既にロードされていて
   、イレーズ処理要求がある場合を示す“プログラム済イ
   レーズ要求状態”と、制御ソフトウェア（ＣＳ）がロー
   ドされておらず、イレーズ処理を実行する必要がある場
   合を示す“非プログラム状態”とを具備していることを
   特徴とする画像記録装置における制御ソフトウェア仕様
   変更システム。 ８）請求項６若しくは７記載のものにおいて、状態デー
   タは不揮発性メモリの所定アドレスに複数個格納され、
   ロード実行判定手段（７）はパワーオン時に不揮発性メ
   モリ内の状態データを多数決にて同じデータに書き換え
   るものであることを特徴とする画像記録装置における制
   御ソフトウェア仕様変更システム。 ９）請求項６ないし８いずれかに記載のものにおいて、 状態データは不揮発性メモリの相互に離れたアドレスの
   複数箇所に所定数ずつ分散して格納され、ロード実行判
   定手段（７）は複数箇所の状態データを多数決にて判定
   するものであることを特徴とする画像記録装置における
   制御ソフトウェア仕様変更システム。 １０）請求項１記載のものにおいて、 ロード実行手段（８）は、制御ソフトウェア（ＣＳ）の
   ローディング実行中の異常に対し、必ずデータが正常に
   制御ソフト格納メモリ（３）にセーブされるように異常
   系に対処する異常時処理手段を備えていることを特徴と
   する画像記録装置における制御ソフトウェア仕様変更シ
   ステム。 １１）請求項１０記載のものにおいて、 ロード実行手段（８）の異常時処理手段は、制御ソフト
   ウェア（ＣＳ）のローディング実行中にパワーオフする
   異常系あるいはロード実行判定手段（７）による判定が
   不能になる異常系に対し、制御ソフトウェア（ＣＳ）の
   ローディングを再度実行させるよものであることを特徴
   とする画像記録装置における制御ソフトウェア仕様変更
   システム。 １２）請求項１記載のものにおいて、 ロード実行手段（８）は、制御ソフトウェア（ＣＳ）の
   ローディングエラーが生じたか否かを判定するエラー判
   定部を有し、ローディングエラーが生じたことを判定し
   た時点で制御ソフトウェア（ＣＳ）の全部若しくは対応
   する一部を再度ロードするようにしたことを特徴とする
   画像記録装置における制御ソフトウェア仕様変更システ
   ム。 １３）請求項５記載のものにおいて、 画像出力手段（２）は割り込み要求に応じて割り込み処
   理が実行される割り込み処理手段を具備し、この割り込
   み処理手段は、画像出力手段（２）のＣＰＵがブートＲ
   ＯＭ内を実行中であれば、ブートＲＯＭ内の割り込みベ
   クタテーブルからブートＲＯＭ内の割り込みモジュール
   へ移行して割り込み処理を行い、一方、上記ＣＰＵが制
   御ソフト格納メモリ（３）内を実行中であれば、ブート
   ＲＯＭ内の割り込みベクタテーブルからブートＲＯＭ内
   の割り込みモジュールへ移行した後、制御ソフト格納メ
   モリ（３）の割り込みベクタテーブルを介して制御ソフ
   ト格納メモリ（３）内の割り込みモジュールへ移行して
   割り込み処理を行うものであることを特徴とする画像記
   録装置における制御ソフトウェア仕様変更システム。