JPH03254269A - Picture forming method - Google Patents
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明はレーザープリンターなどの画像形成装置におい
て、基本画素密度に対応する1ドット基本画素径の大き
さを変え階調の表現を行なう画像形成方法に関する。Detailed Description of the Invention (Industrial Field of Application) The present invention relates to image formation in image forming apparatuses such as laser printers, which expresses gradations by changing the size of the 1-dot basic pixel diameter corresponding to the basic pixel density. Regarding the method.
(従来の技術)
従来、基本画素密度に対応する1ドツト基本画素径の大
きさを変える方法として、該基本画素径と同じか、もし
くは小さい画素径の画素を形成することで階調性を出し
、結果的には画素ピッチの中心位置を基準にして画素の
広がりを実現している(特開昭1−156070号公報
第8図参照)。(Prior art) Conventionally, as a method of changing the size of the one-dot basic pixel diameter corresponding to the basic pixel density, gradation is achieved by forming pixels with a pixel diameter that is the same as or smaller than the basic pixel diameter. As a result, the pixels are spread out based on the center position of the pixel pitch (see FIG. 8 of Japanese Patent Application Laid-Open No. 156070/1989).
これに対し、基本画素径よりも大きい画素を1ドツト単
位で形成し階調性を出す方法については、これまでのと
ころ見当らない。On the other hand, no method has been found so far to create gradation by forming pixels larger than the basic pixel diameter in units of one dot.
(発明が解決しようとする課題)
上述した基本画素径と同じか、もしくは小さい画素径の
画素を形成して階調性を出す方法の場合5基本画素密度
が高くなると、それ以上画素径を小さくしても、トナー
粒子の径との関係で、トナーが感光体(ドラム)表面に
トナー像として形成しにくくなり、画素径を小さくする
ことは意味がなくなる。(Problem to be Solved by the Invention) In the case of the above-mentioned method of creating gradation by forming pixels with a pixel diameter that is the same as or smaller than the basic pixel diameter, 5. If the basic pixel density increases, the pixel diameter must be further reduced. However, due to the relationship with the diameter of the toner particles, it becomes difficult for the toner to form a toner image on the surface of the photoreceptor (drum), making it meaningless to reduce the pixel diameter.
(発明の目的)
本発明は上述した不具合いを解消し、画素単位で画素径
を可変とするV S S (Variable 5po
tS 1ze)方式において、各種の基本画素密度の画
像形成においても均一な画像で、階調性が得られる画像
形成方法を提供することを目的とする。(Object of the Invention) The present invention solves the above-mentioned problems and provides a VSS (Variable 5Po
An object of the present invention is to provide an image forming method in which a uniform image with gradation can be obtained even when forming images with various basic pixel densities.
(構成および作用)
本発明は上記目的を達成するため、基本画素密度に対応
する1ドツト基本画素径に対して、該基本画素径もしく
はそれ以上及び以下の画素径を1ドツトで形成可能な画
像形成において、1ドットの画素形成位置は画素形成デ
ータ受信時より、最大画素形成に要する時間の概ね1/
2遅延された位置を中心として、左右対称に画素を形成
することを特徴とする。(Structure and operation) In order to achieve the above object, the present invention provides an image that can be formed with one dot having a pixel diameter larger than or equal to the basic pixel diameter corresponding to the basic pixel density. During formation, the pixel formation position for one dot is approximately 1/1 of the time required for maximum pixel formation from the time of receiving pixel formation data.
It is characterized by forming pixels symmetrically centering on the position delayed by 2.
本発明は基本画素径が小さい時は大きい方向へ階調性を
出し、これと反対に基本画素径が大きい時は小さい方向
へ階調性を出す。これにより、画像データの処理量を低
減でき、かつ、ドツトを基本ピッチの中心におくことで
均一な画像出力\をうることができる。In the present invention, when the basic pixel diameter is small, the gradation is produced in the larger direction, and on the other hand, when the basic pixel diameter is large, the gradation is produced in the smaller direction. As a result, the amount of image data to be processed can be reduced, and by placing the dots at the center of the basic pitch, a uniform image output can be obtained.
(実施例)
第8図は本発明が実施されるレーザービーム走査型画像
形成装置の光書退部の一例を示す斜視概要図である。(Embodiment) FIG. 8 is a schematic perspective view showing an example of an optical writing retracting section of a laser beam scanning type image forming apparatus in which the present invention is implemented.
この光書退部の動作の概要をのべると、半導体レーザー
ダイオード(LD)1から出射されたレーザービームは
、コリメートレンズ2により平行光に形成される。次に
形成するドツトの大きさに応じたスリット部をもつアパ
ーチャ3により余分なレーザービームがカットされる。To summarize the operation of this optical writing section, a laser beam emitted from a semiconductor laser diode (LD) 1 is formed into parallel light by a collimating lens 2. Next, an aperture 3 having a slit portion corresponding to the size of the dot to be formed cuts off the excess laser beam.
シリンダーレンズ(#、)4により主走査方向のレーザ
ービームが感光体(ドラム状)5上で所定の形、大きさ
になるように集光され、ポリゴンミラー6で主走査方向
(感光体長手方向)Xに走査される。また、一対のFθ
レンズ7により等角運動を等速運動にし、また、像面湾
曲を補正する。そして、ミラー(#2)8により角度を
変えて、シリンダレンズ(#2) 9により副走査方向
(感光体回転方向)yの集光を行ない感光体5上に照射
する。A laser beam in the main scanning direction is focused by a cylinder lens (#, ) 4 onto a photoreceptor (drum-shaped) 5 in a predetermined shape and size, and a polygon mirror 6 focuses the laser beam in the main scanning direction (in the longitudinal direction of the photoreceptor). )X is scanned. Also, a pair of Fθ
The lens 7 converts isometric motion into uniform motion and also corrects field curvature. Then, the angle of the light is changed by a mirror (#2) 8, and the light is focused in the sub-scanning direction (photoconductor rotation direction) y by a cylinder lens (#2) 9 and irradiated onto the photoconductor 5.
また、ミラー(#、)10によりポリゴンミラー6から
のレーザービームを捉え、シリンダーレンズ(#、)1
1を介して受光素子12に導き、主走査方向の同期をと
るようにしである。In addition, the laser beam from the polygon mirror 6 is captured by the mirror (#,) 10, and the cylinder lens (#,) 1
1 to the light receiving element 12 for synchronization in the main scanning direction.
第1図は本発明の一実施例のブロック構成図を示し、同
図において、13は画像データ14をPM(パワー変調
)データ15とPWM(パルス幅変調)データ16に振
り分けるデータ変換回路、I7はPM回路で、単位面積
、単位時間当りの露光エネルギーを可変にするパワー変
調回路であり、主に副走査方向yに対してドツト径を拡
大する作用がある。FIG. 1 shows a block configuration diagram of an embodiment of the present invention, in which 13 is a data conversion circuit that distributes image data 14 into PM (power modulation) data 15 and PWM (pulse width modulation) data 16; The PM circuit is a power modulation circuit that varies the exposure energy per unit area and unit time, and has the effect of mainly enlarging the dot diameter in the sub-scanning direction y.
18はPWM回路で、レーザービームを照射する時間を
可変にするパルス幅変調回路であり、主に主走査方向X
に対してドツト径を拡大するのに有効である。18 is a PWM circuit, which is a pulse width modulation circuit that makes the laser beam irradiation time variable, and is mainly used in the main scanning direction
This is effective in enlarging the dot diameter.
ここで、主走査方向とは前記第8図に示されているよう
にレーザービームの走査方向Xであり、副走査方向とは
印字紙の搬送方向(感光体の回転方向)yを指している
。19はLD駆動回路で、前記PM回路17及びPWM
回路18からの面出力にもとづいて、LDIを0N10
FF制御する。20はLDlの光出力(#2)を検知す
るホトダイオード(PD)で、検知電流を電圧変換後、
LD駆動回路19にフィードバックしてLDIの発光強
度の安定化をはかっている。なお、光出力#1は、前述
した感光体5上へ照射されるレーザービームを示す。Here, the main scanning direction is the scanning direction X of the laser beam, as shown in FIG. . 19 is an LD drive circuit, which connects the PM circuit 17 and PWM
Based on the surface output from circuit 18, set LDI to 0N10.
FF control. 20 is a photodiode (PD) that detects the optical output (#2) of LDl, and after converting the detected current into voltage,
This is fed back to the LD drive circuit 19 to stabilize the light emission intensity of the LDI. Note that optical output #1 indicates the laser beam irradiated onto the photoreceptor 5 described above.
次に動作を説明すると、例えば、ホストマシンより送ら
れて来た画像データ14は、円滑に1ドツト階調性(ド
ツトの拡がり度合)を出すために、データ変換回路13
でPMデータ15及びPWMデータ16として、夫々の
PM回路17及びPWM回路18へ振り分けられる。Next, to explain the operation, for example, the image data 14 sent from the host machine is sent to the data conversion circuit 13 in order to smoothly produce one-dot gradation (degree of spread of dots).
Then, the data is distributed to the PM circuit 17 and PWM circuit 18 as PM data 15 and PWM data 16, respectively.
そして、PM回路17からはPMデータにもとづくパワ
ー変調出力が、PWM回路18からはPWMデータにも
とづくパルス幅変調出力が、夫々LD駆動回路19へ入
力される。このLD駆動回路19ではPM回路17の出
力レベルに応じた光出力(#、)を得べくLDlの駆動
電流を制御し、かつ、PwM回路18のパルス幅に応じ
た時間だけ前記駆動電流を通電する。LDユニット内に
は、LDIの発光光量を検知するホトダイオード(PD
)20で、光出力(#、)と比例関係にある光出力(#
2)をLD駆動回路19ヘフィードバックしてPM回路
17の出力と、光出力(#□)との関係を安定化してい
る。A power modulated output based on the PM data is input from the PM circuit 17, and a pulse width modulated output based on the PWM data is input from the PWM circuit 18 to the LD drive circuit 19. This LD drive circuit 19 controls the drive current of the LDl in order to obtain an optical output (#,) corresponding to the output level of the PM circuit 17, and supplies the drive current for a time corresponding to the pulse width of the PwM circuit 18. do. Inside the LD unit, there is a photodiode (PD) that detects the amount of light emitted by the LDI.
)20, the light output (#, ) is proportional to the light output (#, ).
2) is fed back to the LD drive circuit 19 to stabilize the relationship between the output of the PM circuit 17 and the optical output (#□).
本発明方法は第1図に示したLDIを駆動制御して、各
種の基本画素密度(DPI)の画像形成において均一な
画像で、階調性が良い画素を形成することについて、以
下にのべる。The method of the present invention drives and controls the LDI shown in FIG. 1 to form uniform images and pixels with good gradation in image formation of various basic pixel densities (DPI), which will be described below.
第2図(1)及び(2)は本発明方法による画素形成の
様子を示し、(1)は600DPI、 (2)は200
DPIの基本画素密度(DPI)の場合である。これは
、画像データ14にもとづき、最大画素時のピッチPの
中心を基準にして画素i 、、(n=1,2.3・・・
・・・)を形成する(最大画素形成に要する時間の概ね
1/2遅延された位置)。この基本画素を10で示し、
最大画素は(1)の場合i。(2)の場合i。であり、
これをセンタ方式とよぶ。Figures 2 (1) and (2) show how pixels are formed by the method of the present invention, (1) is 600DPI, (2) is 200DPI.
This is the case for the basic pixel density (DPI). This is based on the image data 14, with the center of the pitch P at the maximum pixel as the reference pixel i, (n=1, 2.3...
) is formed (at a position delayed by approximately 1/2 of the time required to form the maximum pixel). This basic pixel is indicated by 10,
The maximum pixel is i in case (1). In case (2) i. and
This is called the center method.
なお、第3図は画像データ14が入ると同時に画素if
iを形成し始めるので、先端方式とよんでいる。上記セ
ンタ一方式は先端方式に比較して最大画素時のピッチの
中心を基準にして画素i、を形成するので画質面では優
れるが、画像データ14にもとづきピッチの中心を決め
るのに回路が多少複雑になる。In addition, in FIG. 3, at the same time as the image data 14 is input, the pixel if
Since it begins to form an i, it is called the tip method. Compared to the leading edge method, the center type described above is superior in terms of image quality because the pixel i is formed based on the center of the pitch at the maximum pixel, but it requires some circuitry to determine the center of the pitch based on the image data 14. It gets complicated.
また、上記第2図(1)は基本画素密度が高密度の60
0DPIであり、この時の画素径が1/200 i n
つまり、200DPIまでの画素径(ioから14)ま
で拡大されるvSSの場合である。Also, in Figure 2 (1) above, the basic pixel density is high density 60
0DPI, and the pixel diameter at this time is 1/200 in
That is, in the case of vSS, which is expanded to a pixel diameter (io to 14) up to 200 DPI.
また、第2図(2)は基準画素密度が低密度の200D
PIであり、この時の画素径が1/600 i nまで
画素径(10から14)まで縮小されるVSSの場合で
ある。In addition, Fig. 2 (2) shows 200D with a low standard pixel density.
This is a case of VSS in which the pixel diameter at this time is reduced to 1/600 in (from 10 to 14).
上記第2図(1)、 (2)に示す基本画素径の拡大。Expansion of the basic pixel diameter shown in FIGS. 2 (1) and (2) above.
縮小を行なう具体的なブロック構成図を第4図に示す。FIG. 4 shows a concrete block configuration diagram for performing the reduction.
これは前記第1図の詳細なブロック構成図であって、第
5図は第4図のタイムチャートを示す波形図である。This is a detailed block diagram of FIG. 1, and FIG. 5 is a waveform diagram showing the time chart of FIG. 4.
第4図において、21はタイミング制御回路で画像書込
み用クロック信号WCLK(第5図参照)で動作し、こ
のWCLKの立上りエツジで画像情報を転送するための
クロック信号A−D及びこのA〜Dに対してIWCLK
遅れで3WCLKの画像情報転送用のクロック信号A′
〜D′を出力する。In FIG. 4, reference numeral 21 denotes a timing control circuit that operates with the image writing clock signal WCLK (see FIG. 5), and clock signals A to D for transferring image information at the rising edge of this WCLK. against IWCLK
Clock signal A' for image information transfer with a delay of 3 WCLK
~D' is output.
22〜25はフリップフロップ回路F/Fでなるラッチ
回路(1)、 (2)、 (3)、 (4)で、前記ク
ロック信号A〜Dでタイミングをとり画像データ14を
形成する画像情報信号WDATAをラッチする。13−
1〜13−4はデータ変換回路(第1図の13相当)で
、前記ラッチ回路22〜25でラッチされたWDATA
をデータ変換し、PMデータ15に相当するPMD□〜
PMD、及びPWMデータ16に相当するPWMD工〜
PWMD4を得る。18−1〜18−4はPWM回路(
第1図の18相当)で、パルス幅変調を行なうためのク
ロックCLK、及び、前記クロック信号A′〜D′でタ
イミングをとり、パルス幅変調信号PWMS、〜PWM
S4を発生する。26〜29はAND回路でなるゲート
(1)〜(4)で、夫々前記PMD□〜PMD、及びP
WMS、〜P WM S、を入力としてパワー変調信号
PMS1〜PMS4(PMデータ15)がパルス幅変調
信号PWMS、〜PWMS4の期間のみ夫々出力される
。30は前記ゲート(1)〜(4)からパワー変調信号
PMS、〜PMS、の最大値を選択する回路、13はデ
ジタル(D)/アナログ(A)コンバータで、LDIの
発光パワーを制御するアナログ出力電圧(LDPCV)
を出力する。Reference numerals 22 to 25 denote latch circuits (1), (2), (3), and (4) formed of flip-flop circuits F/F, and image information signals that are timed with the clock signals A to D and form image data 14. Latch WDATA. 13-
1 to 13-4 are data conversion circuits (corresponding to 13 in FIG. 1), which convert WDATA latched by the latch circuits 22 to 25.
Convert the data into PMD□~ corresponding to PM data 15
PMD and PWMD engineering equivalent to PWM data 16
Obtain PWMD4. 18-1 to 18-4 are PWM circuits (
18 in FIG. 1), the timing is taken using the clock CLK for performing pulse width modulation and the clock signals A' to D', and pulse width modulation signals PWMS, to PWM are
Generate S4. 26 to 29 are gates (1) to (4) constituted by AND circuits, which are connected to the PMD□ to PMD and PMD, respectively.
WMS, .about.PWM S, are input, and power modulation signals PMS1 to PMS4 (PM data 15) are outputted only during the periods of pulse width modulation signals PWMS, .about.PWMS4, respectively. 30 is a circuit that selects the maximum value of the power modulation signals PMS, ~PMS, from the gates (1) to (4), and 13 is a digital (D)/analog (A) converter that controls the light emission power of the LDI. Output voltage (LDPCV)
Output.
次に動作を説明すると、画像データ14は画素を規定す
る画像情報信号WDATAと、このWDATAを取込む
画像書込み用クロック信号WCLKでなっている。そし
て、第5図に示すようにWCLKの立上りエツジで順次
、画像情報転送用のクロック信号A−Dをタイミング制
御回路21でもってサイクリックに作成する。この時W
CLK立上りエツジでWDATAを最大4データ、各ラ
ッチ回路22〜25に取込み、ラッチされた各データは
データ変換回路13−1〜13−4でPMD1〜PMD
4とPWMD、〜PWMD、に振り分けられる。Next, the operation will be described. The image data 14 consists of an image information signal WDATA that defines a pixel and an image writing clock signal WCLK that takes in this WDATA. Then, as shown in FIG. 5, the timing control circuit 21 cyclically generates clock signals A to D for image information transfer at the rising edge of WCLK. At this time W
Up to 4 data of WDATA are taken into each latch circuit 22 to 25 at the rising edge of CLK, and each latched data is transferred to PMD1 to PMD by data conversion circuits 13-1 to 13-4.
4 and PWMD, ~PWMD.
一方、クロック信号A−Dに対しIWCLK遅れでクロ
ック信号A′〜D′が、各3WCLKの幅でタイミング
制御回路21でもって発生する。これはPWM幅が最大
上in/上1n=3.即ち、200 600
3WCLKに相当する。そして、各PWM回路18−1
〜18−4ではPWMD1〜PWMD4に相当するパル
ス幅変調信号PWMS、〜PWMS4を発生するが、こ
のPWMS工〜PWMS4(PMデータ15)がパルス
幅変調信号PWMS1〜PWMS、の期間のみ出力され
る。そして、選択回路30では上記ゲート26〜29か
らのPMS工〜PtS、の最大値(PM値の最大値)が
選択され、D/Aコンバータ31でアナログ値に変換し
たLDPCVをLD駆動回路19へ出力する。On the other hand, clock signals A' to D' are generated by the timing control circuit 21 with a delay of IWCLK relative to clock signals A to D, each having a width of 3 WCLK. This means that the PWM width is maximum upper in/upper 1n=3. That is, it corresponds to 200 600 3 WCLK. And each PWM circuit 18-1
In ~18-4, pulse width modulation signals PWMS and ~PWMS4 corresponding to PWMD1 to PWMD4 are generated, but this PWMS ~PWMS4 (PM data 15) is output only during the period of pulse width modulation signals PWMS1 to PWMS. Then, the selection circuit 30 selects the maximum value of PMS to PtS from the gates 26 to 29 (the maximum value of PM values), and the LDPCV converted into an analog value by the D/A converter 31 is sent to the LD drive circuit 19. Output.
第6図は第1図及び第4図に示すPWM回路18(18
−1〜18−4)の一実施例の回路構成図を示す6同図
において180はカウンタ、181.182は該カウン
タ180の出力クロック(CLK200)を遅延させる
デエレーライン、181〜L8nはデエレーラインに入
力されたクロックを合成するAND回路で、第7図にC
LK200に対する合成出力P1〜Pnを示す。FIG. 6 shows the PWM circuit 18 (18) shown in FIGS. 1 and 4.
-1 to 18-4) 6 shows a circuit configuration diagram of an embodiment of the invention. In the same figure, 180 is a counter, 181.182 is a delay line that delays the output clock (CLK200) of the counter 180, and 181 to L8n are input to the delay line. Figure 7 shows the AND circuit that synthesizes the clocks.
Combined outputs P1 to Pn for LK200 are shown.
186はPWMデータ(PWMD)16により所望のP
fiを選択するセレクタで、パルス幅変調信号PWMS
が得られる。186 is the desired P by the PWM data (PWMD) 16.
With the selector that selects fi, the pulse width modulation signal PWMS
is obtained.
即ち、初期値設定187でまず最大PWM幅データを設
定し、カウンタ180ではCLKをカウントしながら設
定値に達するまでCLK200を出力する。CLK20
0はデエレーライン181.182に入力され各出力を
合成して行くと、第7図のpl、 p2・・・・・・
pnが出力され、PWMDによる所望のP、。That is, the maximum PWM width data is first set in the initial value setting 187, and the counter 180 outputs CLK200 while counting CLK until the set value is reached. CLK20
0 is input to the delay lines 181 and 182, and when each output is combined, pl, p2, etc. in Fig. 7 are obtained.
pn is output, and the desired P, by PWMD.
がセレクタ186で選択され、PWMSとして出力され
る。is selected by the selector 186 and output as PWMS.
(発明の効果)
以上説明したように本発明は、基本画素径が小さい時は
大きい方向へ階調性を出し、それと反対に基本画素径が
大きい時は小さい方向へ階調性を出し、画像データの処
理量を低減できる。そして。(Effects of the Invention) As explained above, the present invention produces gradation in the larger direction when the basic pixel diameter is small, and conversely, produces gradation in the smaller direction when the basic pixel diameter is large. The amount of data processed can be reduced. and.
ドツトを基本画素時のピッチの中心を基準におくことで
VSS方式において均一な画像出力を得ることができる
。A uniform image output can be obtained in the VSS method by setting the dots at the center of the pitch at the basic pixel.
第1図は本発明の一実施例のブロック構成図、第2図は
本発明方法によるセンタ方式による画素形成の様子を示
す図、第3図は先端方式による画素形成の様子を示す図
、第4図は第1図の具体的なブロック構成図、第5図は
第4図のタイムチャート、第6図は第1図及び第4図に
示すPWM回路の一実施例の回路構成図、第7図は第6
図のクロック合成のタイムチャート、第8図は本発明が
実施されるレーザービーム走査型画像形成装置の光書退
部の一例を示す斜視概要図である。
1 ・・・半導体レーザーダイオード(L D)、13
、13−1〜13−4・・・データ変換回路、14−・
・画像データ、15・・・PMデータ、16・・・ P
WMデータ、 17・・・ PM回路、18、18−1
〜18−4・・・ PWM回路、19・・・LD駆動回
路、20・・・ホトダイオード(PD)、21・・・タ
イミング制御回路、22〜25・・・ラッチ回路(1)
〜(4)、26〜29・・・ゲート(1)〜(4)、3
0・・・選択回路、31・・・ D/Aコンバータ、
180・・・カウンタ、181.182・・・デエレー
ライン、183〜18n −A N D回路、 18
6 ・・・セレクタ。
第1図
光出力(#1)FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a diagram showing how pixels are formed by the center method according to the method of the present invention, FIG. 3 is a diagram showing how pixels are formed by the tip method, and FIG. 4 is a specific block configuration diagram of FIG. 1, FIG. 5 is a time chart of FIG. 4, FIG. 6 is a circuit configuration diagram of an embodiment of the PWM circuit shown in FIGS. 1 and 4, and FIG. Figure 7 is the 6th
FIG. 8 is a schematic perspective view showing an example of an optical writing retreat section of a laser beam scanning image forming apparatus in which the present invention is implemented. 1... Semiconductor laser diode (LD), 13
, 13-1 to 13-4... data conversion circuit, 14-...
・Image data, 15...PM data, 16...P
WM data, 17... PM circuit, 18, 18-1
~18-4... PWM circuit, 19... LD drive circuit, 20... Photodiode (PD), 21... Timing control circuit, 22-25... Latch circuit (1)
~(4), 26~29...Gate (1)~(4), 3
0... Selection circuit, 31... D/A converter,
180...Counter, 181.182...Delay line, 183-18n-A N D circuit, 18
6...Selector. Figure 1 Light output (#1)
Claims (1)
該基本画素径もしくはそれ以上及び以下の画素径を1ド
ットで形成可能な画像形成において、1ドットの画素形
成位置は画素形成データ受信時より、最大画素形成に要
する時間の概ね1/2遅延された位置を中心として、左
右対称に画素を形成することを特徴とする画像形成方法
。For the 1 dot basic pixel diameter corresponding to the basic pixel density,
In image formation in which one dot can be formed with a pixel diameter larger than or equal to the basic pixel diameter, the pixel formation position of one dot is delayed by approximately 1/2 of the time required for maximum pixel formation from the time when pixel formation data is received. An image forming method characterized by forming pixels symmetrically with respect to a position centered on the image.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2050836A JPH03254269A (en) | 1990-03-03 | 1990-03-03 | Picture forming method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2050836A JPH03254269A (en) | 1990-03-03 | 1990-03-03 | Picture forming method |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03254269A true JPH03254269A (en) | 1991-11-13 |
Family
ID=12869832
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2050836A Pending JPH03254269A (en) | 1990-03-03 | 1990-03-03 | Picture forming method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03254269A (en) |
-
1990
- 1990-03-03 JP JP2050836A patent/JPH03254269A/en active Pending
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