JPH03250346A - 情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記憶手段を含む情報処理システムの電力消費量
を低減する技術に関し、例えばディジタルシグナルプロ
セッサやこれを含むアナログ・デイソタル混載型半導体
集積回路などに適用して不動な技術に関するものである
。

［従来技術〕 マイクロコンピュータなどの情報処理システムは、演算
や制御を司る中央処理装置のような処理装置を中心に記
憶装置や入出力装置を備え、記憶装置は処理に必要なプ
ログラムやデータを蓄え、必要に応じてその記憶情報を
処理装置に供給するこの記憶装置の性能は、記憶容量や
アクセス時間によって規定される。システムの処理能力
や処理速度を向上させるには処理装置それ自体の能力が
高いことはもとより、多くの処理対象情報を保有してこ
れを高速に処理装置に供給できる記憶装置も要求される
。しかしながら、現実には高速な処理装置の要求に見合
った大容量且つ短アクセス時間を満足する記憶装置を１
種類で実現することは容易ではない。そこで、各種記憶
装置を組合せてそのような要求を満足するために階層記
憶又はバッファ記憶という技Ｗが提供されている。

この技術は、高速且っｔＪＸ容量の記憶装置と低速且つ
大容量の記憶装置を組合せて、見掛は上高速且つ大容量
の記憶装置を実現するものである。例えば、演算処理装
置の処理速度と大容量ではあるが動作速度の遅い主記憶
装置との間の整合を採るために、高速で小容量のＲＡＭ
で成るようなキャッシュメモリを演算処理装置と主記憶
装置の間に配置して、演算処理装置からみた見掛は上の
主記憶装置へのアクセスタイムを改善しようとするもの
である。

尚、従来の階層記憶やバッファ記憶について記載された
文献の例としては昭和６３年３月３０日に株式会社オー
ム社発行のｒ電子情報通信ハンドブックＪの第２分冊第
１５９１頁及び第１６７０頁がある。

〔発明が解決しようとする課題〕

しかしながら、従来の階層記憶若しくはバッファ記憶の
技術はアクセス速度の高速化やそのコストパフォーマン
スが専ら重視され、低消費電力化に対しては何等配慮さ
れていないことが本発明者によって見出された。特に軽
薄短小化の技術を反映した携帯電話機や小型パーソナル
コンピュータなどをバッテリー駆動するには、それに含
まれる情報処理システムの動作速度の高速化と同じよう
に低消費電力化を可能な限り図ることが今後益々要求さ
れることが予想される。

本発明゛の目的は記憶領域に対するアクセス動作に伴う
電力消費量をシステム全体として低減することができる
情報処理システムを提供することにある。

本発明の前記並びにそのほかの目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、主記憶などの記憶装置に対するアクセス頻度
を減らし、その代わりに上記記憶装置よりも電力消費量
の少ないバッファ記憶手段をアクセスするという、低消
費電力化いう観点に立った階層記憶的な構成を採用する
ものであり、記憶手段と処理手段の間に、１アクセス当
たりの消費電力が前記記憶手段よりも相対的に小さなバ
ッファ記憶手段を配置し、このバッファ記憶手段を前記
記憶手段に対して階層的にアクセス制御する制御手段を
設けるものである。

上記構成において、バッファ記憶手段に対するアクセス
頻度を高くすることを予め保証するには、同一情報を複
数回参照する手順と、ある情報を参照するとその近傍の
情報も併せて参照する手順とを実現するための動作プロ
グラムを前記制御手段に含めるとよい。

上記低消費電力という観点に立った階層記憶的な構成は
、動作プログラムを保有する記憶手段からの命令フェッ
チ系に採用したり、さらには演算処理データの転送系若
しくは記憶系に採用したりすることができる。

ハードウェア的な観点に立つと、全体的な電力消費量低
減効果は、そのような情報処理システムを単一の半導体
集積回路として提供する場合に相対的に大きくなる。

また、処理装置の処理内容という観点においては、バッ
ファ記憶手段の格納情報を多用して反復的な処理を繰り
返すようなディジタル信号処理用回路を含む半導体集積
回路に適用することによって、全体的な電力消費量低減
効果を相対的に大きくする。

〔作　用〕

上記した手段によれば、単位アクセス当たりの電力消費
量が記憶手段よりも相対的に小さなバッファ記憶手段を
、アクセス頻度の高い情報記憶領域とし、その記憶情報
若しくはそこに一時記憶すべき情報に関しては前記記憶
手段に代えてバッファ記憶手段をアクセスすることによ
り、記憶領域に対するアクセス動作に費やされる電力消
費量をシステム全体として低く抑えることを達成するも
のである。

そして、同一情報を複数回参照し、またある情報を参照
するとその近傍の情報も併せて参照するという状態が顕
在化するように制御手段の手順を規定することは、シス
テム全体の電力消費量低減を該システムの動作上支援す
るように作用する。

〔実施例〕

第１図には本発明に係る情報処理システムの原理的な一
実施例が示される。

同図において１は単位アクセス当たりの電力消費量が相
対的に大きな主メモリであり、この主メモリ１と、該主
メモリ１の格納情報やその記憶領域を利用して演算や制
御などの情報処理を行う処理回路３との間には、単位ア
クセス当たりの電力消費量が前記主メモリ１よりも相対
的に小さなバッファメモリ５が配置されている。主メモ
リ１とバッファメモリ５は階層的な関係をもって利用さ
れ、その制御を制御回路７が司る。

単位アクセス当たりにおける主メモリ１とバッファメモ
リ５の夫々の電力消費量の大小関係は、揮発性／不揮発
性、スタティック形式／ダイナミック形式といった情報
記憶形式の相違だけでなく、ワード線やビット線などを
含む充放電経路に寄生する容量性負荷などの大小関係な
どに負う。特に容量性負荷の大小は記憶容量と相関を有
し、一般的に記憶容量が大きいほど負荷も大きくなる傾
向を採る。また、バッファメモリ５は、メモリセルをマ
トリクス配置してランダムアクセス可能な構成に制限さ
れず、データ処理単位のビット数に応するレジスタの集
合として構成されるようなレジスタアレイであってもよ
い。

前記バッファメモリ５に格納される情報はプログラム又
は演算データなどの何れであってもよく、それに応じて
制御回路７の構成若しくは機能も相違される。

例えばバッファメモリ５を動作プログラムの一部を格納
する領域として利用する場合には、主メモリ１が保有す
る動作プログラムのうち繰返し利用される反復動作シー
ケンスのための命令群を格納したりする。このとき制御
回路７は、反復動作シーケンスの指示に呼応して、同シ
ーケンスに必要な命令群のバッファメモリ５上での有無
を判定し、既に斯る命令群がバッファメモリ５に存在し
ていると判定したとぎは、主メモリ１からの命令フェッ
チに代えてバッファメモリ５から所要の命令を取り出し
て処理回路３に与える。当該命令群が存在していないと
判定した場合には、主メモリ１からの命令フェッチに並
行してその命令をバッファメモリ５にも蓄えていき、そ
の後バッファメモリ５から命令フェッチするようにする
。また、第１図に示されるシステムが１チツプの半導体
集積回路に含まれていて、処理回路３が必要とする命令
群を主メモリ１が保有していない場合に、斯る反復的に
利用される命令群を外部から取り込まなくてはならない
ような場合にも上記同様にその反復命令群をバッファメ
モリ５に一時的に格納して利用することもできる。

また、バッファメモリ５を演算データの一時記憶領域と
して利用するような場合、例えば積和演算のために繰返
し利用される係数データの格納領域や、ＦＦＴやＬＰＧ
分析などのディジタル信号処理のための遅延要素として
利用するような場合には、その演算手順を制御する命令
の要所の記述に、主メモリ１に代えてバッファメモリ５
をアクセスするためのアドレス指定などを含めるように
する。このような場合に制御回路７は、演算シーケンス
を制御する命令制御部としての機能を備えることになる
。

第１図に示されるデータ処理システムにおいて。

所定のデータ処理を行う場合に、主メモリ１とバッファ
メモリ５との間で情報をやりとりするときのメモリアク
セスにかかる電力消費量と、処理回路３とバッファメモ
リ５との間で情報をやりとりするときのメモリアクセス
にかかる電力消費量との和が、バッファメモリ５を利用
せずに主メモリ１と処理回路３との間で直接情報をやり
とりするのに必要な電力消費量に比べて小さくなること
によって、システム全体の消費電力が抑えられる。

このことは、主メモリ１に対して階層的に利用されるバ
ッファメモリ５のほうが単位アクセス当りの消費電力が
小さくされているということを前提にすると、処理装置
による記憶装置の情報参照状況の一般的性質に鑑みれば
、同一情報を複数回参照する点と、ある情報を参照する
とその近傍の情報も併せて参照することが多いという点
より保証される。

この低消費電力化は、主メモリ１とバッファメモリ５と
の間での情報転送回数に対して、処理回路３とバッファ
メモリ５との間での情報転送回数の割合が増えるほど、
換言すれば、主メモリ１のアクセス回数に比べてバッフ
ァメモリ５のアクセス回数の割合が相対的に増えるほど
顕著になる。

この傾向は、命令を反復的に多用する動作プログラムが
採用されるほど、また、情報を反復的にやりとりする演
算シーケンスが多様されるほど顕在化されてくる。した
がって、低消費電力化のための上記ハードウェアの機能
を最大限に引出得る動作シーケンスを実現し得るソフト
ウェアもしくは動作プログラムを採用することによって
その低消費電力化の効果を最大にすることができる。

次に、命令を反復的に多用する動作プログラムが採用さ
れ、また、情報を反復的にやりとりする演算シーケンス
が多様されるという性質が顕在化されているディジタル
シグナルプロセッサを例にしてさらに詳細な実施例を説
明する。

第２図には本発明の他の実施例に係るディジタルシグナ
ルプロセッサが示されている。

同図に示されるディジタルシグナルプロセッサは、特に
制限されないが、それ単独で、又はモデムＬＳＩやコー
デックＬＳＩのようなアナログ回路部も含も・ようなＬ
ＳＩとして、公知の半導体集積回路製造技術によりシリ
コンのような１個の半導体基板に形成されている。

このディジタルシグナルプロセッサ１０は、プログラム
メモリとデータメモリを分離して構成する所謂バーバー
ドアーキテクチャを採り、演算データ転送系と命令転送
系が基本的に分離され、その演算系は、ディジタル信号
処理における変数データや係数データなどを格納するた
めのデータＲＡＭＩＩとデータＲＯＭ１３を持ち、複数
化されたデータバス１５〜１７がそれらメモリ１１，１
３の所定のボートに接続されて並列的にデータ転送可能
にされ、さらに、乗算器１９と算術論理演算器２１を個
別的に貿えることによって頻度の高い積和演算を並列的
に実行可能にされている。例えば、前記データＲＡＭＩ
Ｉのライトポートはデータバス１７に結合される。デー
タＲＡＭＩＩの２個のリードボート及びデータＲＯＭ１
３の２個のリードボートは夫々データバス１．５．１６
に接続されていて、データバス１５．１６に読み出され
るデータは、演算系におけるバッファメモリの一例とさ
れるレジスタアレイ２３を介して乗算器１９及び算術論
理演算器２１に並列的に供給可能になっている。また、
それら乗算器１９及び算術論理演算器２１には、データ
バス１７を介してレジスタアレイ２３に格納されている
データも供給可能とされる。前記乗算器１９の演算結果
は前記レジスタアレイ２３に１命令サイクル期間保持さ
れて算術論理演算器２１に与えられる。この算術論理演
算器２１は、前記レジスタアレイ２３から選択的に与え
られるデータに対して加減算などを行う。算術論理演算
器２１の演算結果は一旦レジスタアレイ２３に保持され
てからデータバス１７に戻されるようになっている。

前記データバス１７にはそのほかにアドレスポインタ２
９、ステータスレジスタ３１、コントロールレジスタ３
３が結合され、更に、図示しないホストプロセッサなど
外部との間でデータをパラレルに入出力するためのパラ
レル出力レジスタ３５及びパラレル入力レジスタ３７、
そして、図示しないＡ／Ｄ変換回路やＤ／Ａ変換回路な
どを含むアナログ回路部とデータをやりとりするための
シリアル入力レジスタ３９及びシリアル出力レジスタ４
１が結合されている。

前記アドレスポインタ２９は、データＲＡＭ　１１やデ
ータＲＯＭ１３をアドレシングするためのメモリアドレ
スを保持、そのアドレス情報はデータバス１７を介して
与えられ、或いは命令のアドレスフィールドに含まれる
情報によって与えられる。前記ステータスレジスタ３３
はディジタルシグナルプロセッサ１０の内部状態例えば
前記パラレル入力レジスタ３７やパラレル出力レジスタ
３５によるデータの入出力状態や割込みマスク状態など
を反映するフラグを保持する。前記コントロールレジス
タ３１はディジタルシグナルプロセッサ１０の動作を制
御するための各種条件を保持する。

ディジタルシグナルプロセッサ１０の命令制御系は、特
に制限されないが、次に実行すべき命令番地を保有する
プログラムカウンタ４３、外部割込みやジャンプ／ブラ
ンチの発生に起因して前記プログラムカウンタ４３の値
を退避するスタックレジスタ４５、ディジタルシグナル
プロセッサ１０の動作プログラムを例えば複数のマイク
ロ命令系列として保有すると共に前記プログラムカウン
タ４３の出力によってアドレシングされるマイクロＲＯ
Ｍ４７、このマイクロＲＯＭ４７やその詳細を後で説明
するインストクションキャッシュ５１から出力されるマ
イクロ命令をフェッチするマイクロインストラクション
レジスタ５３、このマイクロインストラクションレジス
タ５３から出力されるマイクロ命令をデコードして各種
内部制御信号などを生成するマイクロインストラクショ
ンデコーダ５５、そしてファンクション・モードコント
ローラ５７を備える。

前記ファンクション・モードコントローラ５７は、特に
制限されないが、外部制御信号の指示に従った内部のフ
ァンクション制御もしくは内部動作モードの制御を行う
と共に、命令アドレスの制御を行う。

ファンクション制御や内部動作モードの制御に利用され
る信号は、特に制限されないが、図示しないホストプロ
セッサなどから与えられるリード・ライト信号Ｒ／Ｗ、
チップセレクト信号Ｃ８，４ビツトのファンクション信
号ＦＯ−Ｆ３などとされる。前記ファンクション信号Ｆ
Ｏ−Ｆ３は、チップ選択状態においてその各ビットの論
理値の組合せ状態に従ってプログラムカウンタ４３やコ
ントロールレジスタ３１などを直接外部からリード・ラ
イト可能に選択する為の制御信号であり、例えば図示し
ないホストプロセッサが出力するアドレス信号の所定ビ
ットに対応される。

前記ファンクション・モードコントローラコントローラ
５７による命令アドレスの制御は、前記ファンクション
制御やモード制御によって得られる情報、そしてシリア
ル入力レジスタ３９や出力レジスタ４１などに対する入
出力動作を指示するための割込みなどに従って、プログ
ラムカウンタ４３に所定の分岐先アドレスを与えたりす
る動作とされる。尚、−群のマイクロ命令の実行シーケ
ンスにおいてマイクロＲＯＭ４７のネクストアドレスは
、特に制限されないが、マイクロインストラクションレ
ジスタ５３を介して与えられる。

前記マイクロＲＯＭ４７は、演算命令のスループットを
向上させるために同一命令サイクル中に複数の動作を実
行可能な水平型マイクロ命令体系に従った動作プログラ
ムを保有する。１命令サイクルによって並列実行可能な
動作は１乗算器１９のオペレーション、算術論理演算器
２１のオペレーション、データＲＯＭ１３やＲＡ、Ｍｌ
ｌ並びに前記レジスタアレイ２３に含まれる所定レジス
タに対するリード・ライトアクセスなどとされる。

乗算は、全ての命令サイクルで動作可能になっており、
乗算器１９の入力データが命令によって選択されること
によって乗算が行われる。乗算結果はレジスタアレイ２
３に蓄えられ１．次の命令サイクルでその乗算結果を利
用して算術論理演算器２１による加減算が実行されるこ
とになる。これにより、乗算と加算はパイプライン的に
並列実行され、積和演算は見掛は上１命令サイクルで行
われる。

次に、ディジタルシグナルプロセッサ１ｏにおいて第１
図に対応する構成を命令制御系と演算系の夫々について
詳細に説明する。

ディジタルシグナルプロセッサ１０の命令制御系におい
てマイクロＲＯＭ４７が前記主メモリ１に対応され、記
憶容量が大きいがそのため消費電力も大きいＲＯＭによ
って構成されている。また。

前記インストラクションキャッシュ５１がバッファメモ
リ５に対応され、小記憶容量であって電力消費量の小さ
なメモリ又はレジスタファイルなどによって構成される
。ここで、前記インストラクションキャッシュ５１には
、低消費電力化を実現するために負荷成分が少なく高速
動作可能な設計が採用されている。

この実施例においてインストラクションキャッシュ５１
は、マイクロＲＯＭ４７が保有する動作プログラムのう
ち繰返し利用される反復動作シーケンスのための命令群
を格納する。例えば繰返し積和演算のプログラムステッ
プを短くすると共にその処理時間も短縮するために用い
られるリピート命令によって繰返し実行される命令や、
ジャンプ命令によってループ処理を行うための命令を格
納する。このための制御を行う制御回路としてキャッシ
ュコントローラ６１及びカウンタ６３が設けられている
。カウンタ６３には、命令実行ステップの繰返し数がリ
ピート命令又はジャンプ命令の命令フィールドによって
設定される。キャッシュコントローラ６１はマイクロＲ
ＯＭ４７などに対して活性化制御を行うための制御信号
６５とインストラクションキャッシュ５１に対して活性
化制御を行うための制御信号６７を出力する。初期状態
において制御信号６５がアサートされ、その一方におい
て制御信号６７はネゲートされている。

例えばマイクロＲＯＭ４７からリピート命令が読比され
ると、そのデコード結果としてマイクロインストラクシ
ョンデコーダ５５から出力される所定の制御信号６９に
より、キャッシュコントローラ６１は制御信号６７をア
サートすると共に、インストラクションキャッシュ５１
に目的とする反復命令群が既に格納されているか否かを
判定する。

この判定の結果、必要な反復命令群が格納されていない
ことを検出すると、引き続いてマイクロＲＯＭ４７から
出力されてくる繰返し実行されるべき命令を１サイクル
分蓄えていく。このときのアクセス制御はキャッシュコ
ントローラ６１から出力される制御信号群７１によって
行われる。このときカウンタ６３は繰返し実行されるべ
き命令の１サイクル毎にインクリメントされる。キャッ
シュコントローラ６１はそのカウンタ６３の出力によっ
て第２サイクル目を検出すると、今度は制御信号６ξを
ネゲートしてマイクロＲＯＭ４７をスタンバイ状態に制
御すると共に、プログラムカウンタ４３の動作を停止゛
させ、それに代えて、第１サイクル目で格納した命令を
順番にインストラクションキャッシュ５１がらマイクロ
インストラクションレジスタ５３に読み出し制御する。

この動作をカウンタ６３の値がＯになるまで繰り返す。

したがって、同様の命令をｎ回繰返し実行する場合、そ
れに必要な殆どの命令は相対的に電力消費量の少ないイ
ンストラクションキャッシュ５１のアクセス動作によっ
て得られるから、全ての命令をマイクロＲＯＭ４７がら
繰返し読畠す場合に比べて電力消費を抑えることができ
る。引き続きまた同様のリピート命令がマイクロＲＯＭ
４７がら続出されるときは、キャッシュコントローラ６
１は、既にインストラクションキャッシュ５１に必要な
命令が格納されていることを制御信号６９により検出す
るため、即座にインストラクションキャッシュ５１側へ
のアクセス制御に切換えてその命令を繰返し実行させる
。ジャンプ命令によるループ処理の場合にも同様であり
、特にこの場合には、カウンタ６３の値が０に戻される
と、サブルーチンからの復帰処理が行われる。

ディジタルシグナルプロセッサ１ｏの演算系では、前記
データＲ，ＡＭ１１及びＲＯＭ１．３が前記主メモリ１
に対応されており、消費電力が大きく且つ記憶容量も大
きく構成され、その一方において前記レジスタアレイ２
３が第１図のバッファメモリ５に対応され、小記憶容量
であって電力消費量の小さなフリップフロップ若しくは
レジスタの集合として構成される。

ディジタル信号処理においてデータＲＡＭＩＩは信号の
遅延要素として、また、演算途中の結果を一時的に退避
する領域などとして利用することができるが、特に本実
施例ではデータＲＡＭＩＩやデータＲＯＭ１３に比べて
単位アクセス当りの電力消費量の少ないレジスタアレイ
２３を積和演算結果の一時格納領域などとして利用する
ものであり、そのために、データＲＡＭＩＩに代えてレ
ジスタアレイ２３をアクセスするためのアドレス指定情
報がマイクロ命令に記述されている。これにより、演算
途中結果の退避を消費電力の相対的に小さなレジスタア
レイ２３で行い、相対的に消費電力の大きなデータＲＡ
ＭＩＩやデータＲＯＭ１３に対するアクセス回数を減ら
すことで、演算系においても低消費電力化が図られる。

第３図にはディジタルシグナルプロセッサにおける別の
命令制御系の例が示されている。

同図に示される命令制御系においては、インストラクシ
ョンキャッシュ５１を繰返し命令の一時記憶領域として
利用するだけでなく、ディジタルシグナルプロセッサの
外部から供給される動作プログラムを格納するための記
憶領域としても利用する例である。

第３図に示されるキャッシュコントローラ７５は第２図
に示されるキャッシュコントローラ６１の機能の他に、
パラレル入力レジスタ３７を介して外部から供給される
動作プログラムをインストラクションキャッシュ５１に
転送するための制御、そして、外部からインストラクシ
ョンキャッシュ５１に供給された動作プログラムをマイ
クロＲＯＭ４７の動作プログラムに代えて所定の手順で
読出すための制御機能を持つ。即ち、キャッシュコント
ローラ７５は、制御信号ＦＯ−Ｆ３によって外部からの
動作プログラム転送動作が指示されると、マルチプレク
サ７７の出力をデータバス１７からの供給データに切換
えると共に、アクセス制御信号７１によってその動作プ
ログラムの書込みアクセス制御を行う。そして、当該動
作プログラムを実行゛する場合には制御信号６５でマイ
クロＲＯＭ４７とプログラムカウンタ４３の動作を停止
させ、キャッシュコントローラ７５に含まれる図示しな
いレジスタがインストラクションキャツシュ５１内部の
命令アドレスを順次指定していくことになる。

これにより、例えば音声圧縮と共に音声認識も行うよう
なマルチタスク処理を１個のディジタルシグナルプロセ
ッサ１０でサポートしようとするときに、予め全ての動
作プログラムをマイクロＲＯＭ４７に格納しておかなく
ても、必要な動作プログラムを外部メモリから受は取っ
て処理を進める場合、インストラクションキャッシュ５
１内に必要な動作プログラムがあれば、その都度外部メ
モリをアクセスしなくてもよくなり、これによってメモ
リアクセスにかかるシステム全体での電力消費量を減ら
すことができる。

また、利用頻度の高いサブルーチンを予めインストラク
ションキャッシュ５１に格納しておくような利用態様も
ある。

上記実施例によれば以下の作用効果がある。

（１）相対的に電力消費量の多いマイクロＲＯＭ４７や
データＲＡＭＩＩなどを総称する主メモリ５に対するア
クセス頻度を減らし、その代わりに上記主メモリ１より
も相対的に電力消費量の少ないインストラクションキャ
ッシュ５１やレジスタアレイ２３のようなバッファメモ
リ５をアクセスするという、低消費電力という観点に立
った階層記憶的な構成を採用するから、単位アクセス当
たりの電力消費量が相対的に主メモリ１よりもｔＪｚさ
なバッファメモリ５を、アクセス頻度の高い情報の記憶
領域とし、その記憶情報若しくはそこに一時記憶すべき
情報に関しては前記主メモリ１に代えてバッファメモリ
５をアクセスすることにより、記憶領域に対するアクセ
ス動作に費やされる電力消費量をシステム全体として低
く抑えることができる。

（２）同一情報を複数回参照する手順と、ある情報を参
照するとその近傍の情報も併せて参照する手順とを実現
するための動作プログラムを採用してこれを首記マイク
ロＲＯＭ４７などに格納しておくことにより、バッファ
メモリ５に対するアクセス頻度を高くすることを予め保
証することができる。すなわち、同一情報を複数回参照
し、またある情報を参照するとその近傍の情報も併せて
参照するという状態が顕在化するように動作プログラム
による制御手順を予め規定しておく。例えば、バッファ
メモリ５を動作プログラムの一部を格納する領域として
利用する場合には、主メモリ１が保有する動作プログラ
ムのうち繰返し利用される反復動作シーケンスのための
命令群をインストラクションキャッシュ５１のようなバ
ッファメモリ５に格納させるようにする。また、バッフ
ァメモリ５を演算データの一時記憶領域として利用する
ような場合には、その演算手順を制御する命令の要所の
記述に、データＲＡ、Ｍ１１に代えてレジスタアレイ２
３のようなバッファメモリ５をアクセスするためのアド
レス指定などを含めるようにする。

（３）上記作用効果により、バッファメモリ５を備える
ディジタルシグナルプロセッサ１０のような情報処理シ
ステムを単一の半導体集積回路として構成することによ
り、全体的な電力消費量低減効果を相対的に大きくする
ことができる。

（４）情報処理システムが１チツプの半導体集積回路に
含まれていて、処理回路３が必要とする命令群を主メモ
リ１が保有していない場合に、反復的に利用される命令
群を外部から取り込まなくてはならないような場合にも
上記同様にその反復命令群をバッファメモリ５に一時的
に格納して利用することもできる。これにより、ディジ
タルシグナルプロセッサリような１個の半導体集積回路
を用いてマルチタスク処理を扱うことで大容量のメモリ
が必要な場合にも、システム全体としての電力消費量を
低くすることができる。

（５）携帯型の電話機や無線機さらにはパーソナルコン
ピュータなどのバッテリー駆動時間を延ばすことに寄与
することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定される′もの
ではなく、その要旨を逸脱しない範囲において種々変更
可能であることは言うまでもない。

例えば、上記実施例ではバッファ記憶手段を命令制御系
と演算系の双方に配置したが、その何れか一方にだけ設
けるようにしてもよい。また、ディジタルシグナルプロ
セッサの具体的な構成は上記実施例に限定されず適宜変
更可能である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるディジタルシグナル
プロセッサに適用した場合について説明したが、本発明
はそれに限定されるものではなく、ディジタルシグナル
プロセッサを含む各種半導体集積回路やぞの他マイクロ
プロセッサ若しくはマイクロコンピュータなどに広く適
用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、主記憶などの記憶装置に対するアクセス頻度
を減らし、その代わりに上記記憶装置よりも電力消費量
の少ないバッファ記憶手段をアクセスするという、低消
費電力という観点に立った階層記憶的な構成を採用する
から、記憶領域に対するアクセス動作に費やされる電力
消費量をシステム全体として低く抑えることができると
いう効果がある。

また、同一情報を複数回参照する手順と、ある情報を参
照するとその近傍の情報も併せて参照する手順とを実現
するための動作プログラムをファームウェアなどとして
保有させることにより、バッファ記憶手段に対するアク
セス頻度を高くすることを予め保証して、システム全体
の電力消費量低減を効果的に発揮させることができる。

そして、上記低消費電力という観点に立った階層記憶的
な構成は、動作プログラムを保有する記憶手段からの命
令フェッチ系に採用したり、さらには演算処理データの
転送系若しくは記憶系に採用したりすることができるが
、ハードウェア的な観点に立“っと、全体的な電力消費
量低減効果は、そのような情報処理システムを単一の半
導体集積回路として提供する場合に相対的に大きくする
ことができ、また、データ処理内容という観点において
は、バッファ記憶手段の格納情報を多用して反復的な処
理を繰り返すようなディジタル信号処理用回路を含む半
導体集積回路に適用することによって全体的な電力消費
量低減効果を相対的に大きくすることができる。

【図面の簡単な説明】

第１図は本発明に係る情報処理システムの原理的な一実
施例ブロック図、 第２図は本発明の詳細な実施例に係るディジタルシグナ
ルプロセッサ゛のブロック図、第３図は第２図のディジ
タルシグナルプロセッサにおける命令制御系の他の例を
示すブロック図である。 １・・・主メモリ、３・・・処理回路、５・・・バッフ
ァメモリ、７・・・制御回路、１ｏ・・・ディジタルシ
グナルプロセッサ、１１・・・データＲＡＭ、１３・・
・データＲＯＭ、１９・・・乗算器、２１・・・算術論
理演算器、４７・・・マイクロＲＯＭ、５１・・・イン
ストラクションキャッシュ、５３・・マイクロインスト
ラクションレジスタ、５５・・・マイクロインストラク
ションデコーダ、６１・・・キャッシュコントローラ、
６３・・・カウンタ、７５・・・キャッシュコントロー
ラ。

Claims (1)

1. 【特許請求の範囲】 １、記憶手段とその記憶手段の保有情報を処理する処理
   手段とを含む情報処理システムにおいて、前記記憶手段
   と処理手段の間に、１アクセス当たりの消費電力が前記
   記憶手段よりも相対的に小さなバッファ記憶手段を配置
   し、このバッファ記憶手段を前記記憶手段に対して階層
   的にアクセス制御する制御手段を設けたことを特徴とす
   る情報処理システム。 ２、前記制御手段は、同一情報を複数回参照する手順と
   、ある情報を参照するとその近傍の情報も併せて参照す
   る手順とを実現するための動作プログラムを含むもので
   あることを特徴とする請求項１記載の情報処理システム
   。 ３、前記処理手段は命令デコーダを含み、前記記憶手段
   は動作プログラムを保有し、その動作プログラムは反復
   的に利用可能な命令を含み、前記バッファ記憶手段は前
   記反復的に利用可能な命令を前記記憶手段に対して階層
   的に記憶する命令の一時記憶領域とされるものである請
   求項１記載の情報処理システム。 ４、前記処理手段は演算器を含み、前記記憶手段は処理
   手段に供給するためのデータ記憶領域とされ、前記バッ
   ファ記憶手段は処理手段において反復的に繰返し利用さ
   れるデータの一時記憶領域とされるものである請求項１
   記載の情報処理システム。 ５、１個の半導体基板に形成されて成る請求項１乃至４
   の何れか１項記載の情報処理システム。 ６、前記半導体基板に形成されたディジタル信号処理回
   路を含む請求項５記載の情報処理システム。