JPH03249842A - Ａｔｍ交換機およびアダプテーション処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパケット交換機およびアダプテーション処理装
置に係り、特に固定長パケットの交換を行うＡ　Ｔ　Ｍ
　（Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍ
ｏｄｅ）交換機およびそれに適したアダプテーション処
理装置に関する。

〔従来の技術〕

現在、ＣＣＩＴＴ（国際電信電話諮問委員会）では、次
世代のｌ５ＤＮとして、広帯域ｌ５ＤＮの検討が進めら
れている。広帯域ｌ５ＤＮは、加入者に対して、例えば
、１５０Ｍｂｉｔ／ｓの回線速度の交換サービスを提供
しようとするものであり、ＣＣＩＴＴ勧告Ｉ　、　ｌ　
２１　（ｂｌｕｅ　ｂｏｏｋ）によれば。

Ａ　Ｔ　Ｍ　（Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｔｒａｎｓ
ｆｅｒ　Ｍｏｄｅ　；非同期転送モード）交換方式が上
記の広帯域ｌ５ＤＮの有望な実現手段として挙げられて
いる。

ｌ５ＤＮでは、ユーザ情報転送用の情報チャネル（Ｂあ
るいはＨチャネル）と、通信路設定のための制御信号転
送用の信号チャネル（Ｄチャネル：の２種類のチャネル
を備えている。

ＡＴＭ交換方式は、信号及び情報チャネルのすべてのデ
ータを、「セル」と呼ばれる固定長パケットにして送受
信する方式である１例えば、第２２図（Ａ）に示すよう
に、信号チャネルのフレーム（信号フレーム）５０をＡ
ＴＭ加入者端末が送信する場合、上記信号フレーム５０
を一旦、固定長のセル５１Ａ〜５１Ｎに分解しくこの処
理をセグメンテーションと称する）、このセルを加入者
線に送出する。ＡＴＭ交換機側では、受信したセル５１
Ａ〜５１Ｎから信号フレーム５０を再生しくこの処理を
リアセンブリと称する）、その後、信号処理を実行する
。また、逆に、ＡＴＭ交換機側からＡＴＭ加入者端末に
対して信号フレームを送信する場合は、交換機側でセグ
メンテーション処理を、端末側でリアセンブリ処理を行
う。さらに、ＡＴＭ交換機間で信号フレームを送受信す
る場合も同様に、送信側交換機でセグメンテーション処
理を、受信側交換機でリアセンブリ処理を行う。このセ
グメンテーション／リアセンブリ処理は、ＣＣＩＴＴ勧
告Ｉ　、１２１　（ｂｌｕｅ　ｂｏｏｋ）では、レイヤ
２の下位レイヤであるアダプテーションレイヤの機能と
して位置付けられており、以下本明細書ではセグメンテ
ーション／リアセンブリ処理を含むアダプテーションレ
イヤの処理装置をｒＡＤＰ処理部」と称する。

このＡＤＰ処理部の実現方式としては、例えば、１９８
９年電子情報通信学会秋季全国大会Ｂ−１６８ｒＡＴＭ
セル化機構の検討」、あるいは電子情報通信学会技術研
究報告５ＳＥ８９−１０５ｒＡ　５ｔｕｄｙ　ｏｎ　Ａ
ＴＭ　Ａｄａｐｔａｔｉｏｎ　Ｌａｙｅｒ　Ｆｕｎｃｔ
ｉｏｎｓＪ記載の方式が知られている。

ｆ発明が解決しようとする課題〕 然るに、上記従来方式は、複数の上位レイヤ（レイヤ２
）処理部に対するＡＤＰ処理を同時に実行することがで
きないという問題点がある。また、ＡＴＭ交換機におけ
る信号用ＡＤＰ処理部の設置方式としては、電子情報通
信学会技術研究報告５ＳＥ８８−１６６　ｒＡＴＭプロ
トコル処理方式の検討」の表３に記載されているように
、複数の回線の信号チャネルのセルをＡＴＭスイッチを
用いて収集／分配することにより、複数の回線に対する
アダプテーシＪンレイヤの処理を同一の信号用ＡＤＰ処
理部で実現する。゛回線共通後置方式”が適しているこ
とが知られているが、この回線共通後置方式の信号用Ａ
ＤＰ処理部に、上記従来方式を適用しようとすると、レ
イヤ２処理部が、複数回線の信号チャネルの識別を正常
に行うことができないという問題も発生する。

本発明の目的は、上記問題点を解決し、さらに、リアセ
ンブリ処理中にエラーを検出した場合に、容易にバッフ
ァの再生が可能なアダプテーション処理装置、及び、Ａ
ＴＭ交換機の信号処理装置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために１本発明では、ＡＤＰ処理部
内のリアセンブリ用メモリをセル単位のバッファ（以下
、これをセルバッファと称する）に分割し、このセルバ
ッファをチェーンすることによりＦ　Ｉ　Ｆ　Ｏ（Ｆｉ
ｒｓｔ−Ｉｎ　Ｆｉｒｓｔ−Ｏｕｔ）を形成し、このＦ
ＩＦＯを （１）フレーム組み立てのための複数の第１　ＦＩＦＯ
（２）レイヤ２処理部への送出待ちのための、レイヤ２
処理部毎の複数のＦＩＦＯと、リアセンブリ処理中にエ
ラーを検出した場合にセルバッファを再生するための廃
棄ＦＩＦＯとからなる第１ＦＩＦＯ （３）セル受信待ちのためのアイドルＦＩＦＯの３種類
のＦＩＦＯで構成するようにしたことを特徴とする。

〔作用〕

本発明によ九ば、リアセンブリ処理用ＦＩＦＯを第１Ｆ
ＩＦＯと第２ＰＩＦＯＬニー分け、第２　ＦＩＦＯをレ
イヤ２処理部毎の複数のＦＩＦＯとエラー処現用の廃棄
ＦＩＦＯとから構成するようにしたことにより、複数の
レイヤ２処理部に対するＡＤＰ処理を同時に行うことが
でき、また、エラー検出時のセルバッファの再生が容易
になる。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第２図は、本発明を適用するＡＴＭ交換機のシステム構
成の一例を示したものであり、信号処理装置１が、バス
１５（送信バス１５ａと受信バス１５ｂ）を介してＡＴ
Ｍスイッチ３０に接続されている。また、上記信号処理
装置１は、バス１０８を介して、信号チャネルのレイヤ
３のプロトコル処理（呼制御）や、後述するヘッダ変換
テーブルの更新、ＡＴＭスイッチ３０の初期設定等を行
うプロセッサ４０に接続されている。４１は、プロセッ
サ４０が実行するプログラムの格納エリアおよびワーク
エリアとに使用されるメモリである。

１１　（１１−１〜１ｌ−ｊ）は、例えば１５０Ｍｂｉ
ｔ／ｓ、あるいは６００　Ｍｂｉｔ／ｓ等のデータ伝送
速度を持つ光ファイバである。また、１２（１２−１−
１２−ｊ）および１５は、それぞれ例えば８ビット幅を
もつ送信バスと受信バスの対からなっている６回線イン
タフェース部（Ｌ　Ｉ　Ｆ）１０　（１０−１〜１Ｏ−
ｊ）は、それぞれ光／電気信号の変換や、個々のセルに
対するヘッダ部の変換等を行う。

３０は固定長セルの交換を行うＡＴＭスイッチであり１
例えば、電子情報通信学会技術研究報告５ＳＥ８８−５
６　ｒＡＴＭ交換アーキテクチャの一提案」に記載され
た方式のものを採用できる。

例えば、ＡＴＭスイッチの入／出力バス数を６５×６５
とすれば、同図に示すように入力バスと出力バス一対で
一つの回線の処理を行うので、一対の入／出力バスを信
号処理用に使用すれば、加入者線あるいは中継線は、残
りの入／出力バスの数の６４回線まで設置可能である。

尚、本実施例では、複数の加入者線と中継線に対する信
号チャネルの処理を、同一の信号処理部で実現している
ため、一つのＡＴＭスイッチに必要な信号処理用の入／
出力バスの数は一対でよい、また、信号処理用以外の残
りの６４対の入／出力バスは、加入者線あるいは中継線
用に任意の数を割り当てることができ、例えば、（加入
者線、中継、ｌ）の数を（３２，３２）あるいは、（５
６，８）等にすることができる。

第３図は、上記信号処理装置１のブロック図であり、セ
グメンテーションやリアセンブリ等のアダプテーション
処理を行うＡＤＰ処理部１００、信号チャネルのレイヤ
２のプロトコルであるＬＡＰＤ（Ｌｉｎｋ　Ａｃｃｅｓ
ｓ　Ｐｒｏｃｅｄｕｒｅ　ｏｎ　ｔｈｅ　Ｄ−ｃｈａｎ
ｎｅｌ）を処理するｎ個のＬＡＰＤ−ＬＳＩＩＯＩ　　
（１０１−１〜１０１−ｎ）　、後述するＬＩＦ内のヘ
ッダ変換テーブルの内容をＲｅａｄ／　Ｗｒｉｔｅする
ための「制御セル」の送受信を行う制御セル送受信部１
０３、上記プロセッサ４０と信号処理装置１との間で情
報のやりとりを行うインタフェース回路１０７、上記Ｌ
ＡＰＤ・ＬＳｌｌｏｌのコントロールを行うＮＰ［１１
０５、該ＨＰυ１０５が実行するプログラムの格納、お
よび上記プロセッサ４０と該ＭＰＵ１０５との間のデー
タの受は渡し。

オヨび該ＭＰＵ１０５　トＬＡＰＤ−ＬＳＩＩＯＩとの
間のデータの受は渡しを行うためのエリアとして使用す
るメモリ１０６．制御セルのデータを伝送するバス１０
９、信号フレームのデータを伝送し１例えば６４ｋｂｉ
ｔ／ｓあるいは１　、５　Ｍｂｉｔ／　ｓ　　のデータ
伝送速度を持つ信号線１０２　（１０２−１〜１ｏ２−
ｎ）およびバス１０４とから構成されている。

前記ＡＤＰ処理部１００　、　ＬＡＰＤ−ＬＳＩＩＯＩ
　、制御セル送受信部１０３．インタフェース回路１ｏ
７゜ＭＰＵ１０５、およびメモリ１０６は、バＸ１０４
を介して互いに接続され、さらに、ＡＤＰ処理部１００
は、バス１５（送信バス１５ａと受信バス１５ｂ）を介
して上記ＡＴＭスイッチ３ｏと、信号線１０２＆介シｒ
ＬＡＰＤ−ＬＳＩＩＯＩ　ト、およびバス１０９を介し
て制御セル送受信部１０３とも接続されている。

また、インタフェース回路１０７は、バス１０８を介し
て上記プロセッサ４０．メモリ４１と接続されている。

第４図は、上記ＡＤＰ処理部１００における送信系１０
０Ａを示すブロック図、第５図、第６図。

および第１図は、上記ＡＤＰ処理部１００における受信
系１００Ｂを示すブロック図である。

前述のＣＣＩＴＴ勧告Ｉ　、　１２１　（ｂｌｕｅ　ｂ
ｏｏｋ）では、未だ、アダプテーションレイヤに関する
セルフオーマットの詳細等は決定されていない。そこで
、上記第４図、第５図、第６図、および第１図のＡＤＰ
処理部では、第２２図（Ｂ）に示すセルフオーマットを
仮定している。

すなわち、各セルは５３バイトであり、５バイトのセル
へラダ５２と、４８バイトの情報フィールド５３とから
構成される。セルヘッダ５２のうち、先頭の１６ビツト
はセル識別の為のＶＣＩ（Ｖｉｒｔｕａｌ　Ｃｈａｎｎ
ｅｌ　Ｉｄｅｎｔｉｆｉｅｒ）フィールド５２０であり
、その他に、リザーブ・フィールド５２１と、セルヘッ
ダ異常検出の為のＨＣＳ　（ＨｅａｄｅｒＣｈｅｃｋ　
５ｅｑｕｅｎｃｅ）フィールド５２２を持つものとする
。このうち、同図（Ａ）に示すアドレスフィールドのＤ
　Ｌ　ＣＩ　（Ｄａｔａ　Ｌｉｎｋ　Ｃｏｎｎｅｃｔｉ
ｏｎＩｄｅｎｔｉｆｉｅｒ）が、アダプテーションレイ
ヤの上位レイヤに位置するレイヤ２．（データリンクレ
イヤ）のコネクション識別子であるのと同様に、セルヘ
ッダ部のＶＣＩは、アダプテーションレイヤの下位レイ
ヤに位置するＡ　Ｔ　Ｍレイヤのコネクション識別子と
しての役割を持つ。さらに、情報フィールド５３は、２
バイトのＡＤＰヘッダ５４．４４バイトのペイロード５
５、および２バイトのＡＤＰトレーラ５６とから構成さ
れる。ＡＤＰヘッダ５４には、そのセルがフレーム先頭
／フレーム最後／フレーム中間／１セル＝１フレームの
いずれであるかを示す２ビツトのセル種別フィールド５
４０と、コネクションレス通信時にフレーム単位識別の
為に使用する１４ビツトのＭＩＤ（Ｍｅｓｓａｇｅ　Ｉ
Ｄｅｎｔｉｆｉｅｒ）　５４１を持つものとする。

ただし、信号チャネルは全てコネクシ目ンオリエンテッ
ド通信であり、このため、信号処理においてはＭＩＤフ
ィールドは使用しないものとする。

ペイロード５５には、第２２図（Ａ）に示すフレームデ
ータのうち、フラグを除く、アドレスフィールドからＦ
　ＣＳ　（Ｆｒａｍｅ　Ｃｈｅｃｋ　５ｅｑｕｅｎｃｅ
）フィールドまでを格納するものとする。また、ＡＤＰ
トレーラ５６には、ペイロード５５に格納されたデータ
の有効情報長を示す６ビツトのフィールド５６０と、情
報フィールド５３の異常検出の為の１０ビツトのＣＣＳ
　（Ｃｅｌｌ　Ｃｈｅｃｋ　５ｅｑｕｅｎｃｅ）　フィ
ールドを持つものとする。

ここで、例えば、第２２図（Ａ）のフレーム５０のフラ
グ間フレーム長が８バイトの場合、これをセル化（セグ
メンテーション）すると、セル種別が１セル＝１フレー
ムで有効情報長が８のセルとなる。また、フレーム長が
１００バイトの場合は、セル種別がフレーム先頭で有効
情報長が４４の第１セルと、セル種別がフレーム中間で
有効情報長が４４の第２セルと、セル種別がフレーム最
後で有効情報長が１２の第３セルの３つのセルに分割さ
れる。

尚、第２２図（Ｂ）のセル先頭に付されたルート情報部
５６は、ＡＴＭ交換機内においてのみ付加されるもので
あり、加入者／中継線１１においては、上記ルート情報
部５６は削除されて各セルは伝送される。ＡＴＭスイッ
チ３０は、１９８９年電子情報通信学会秋季全国大会Ｂ
　−１６７ｒＡＴＭインチャネル通信による制御インタ
フェース」の図１に示されているように、通常、複数の
スイッチを多段接続することにより実現されるので、上
記ルート情報部には、各段のＡＴＭスイッチでセルの交
換を行う際に、そのセルをどの出力バスに伝送すれば良
いのかを示す情報等を記録するために使用する。

次に、ＡＤＰ処理部の送信系１００Ａの詳細について、
第４図を参照して説明する。

フレーム検出回路１１１　（１１１−１〜１１１−ｎ）
は、送信データ（ＴｘＤ）、送信クロック（ＴｘＣ）の
２本を１組とする信号線１０２ａ（１０２ａ　−１〜１
０２ａ−ｎ）によって対応するＬＡＰＤ・ＬＳｌｌｏｌ
　　（１０１−１〜１０１−ｎ）　と接続され、第２２
図（Ａ）に示すフレームを検出し。

フレーム内アドレスフィールド部のＤＬＣＩを送信ヘッ
ダテーブル１１０　（１１０−１〜１１０−ｎ）に入力
するとともに、アドレスフィールドからＦＣＳフィール
ドまでのフレームデータを、フラグ識別の為の′０′　
ビット削除後、８ピツトノ（ラレルのデータにして、カ
ウンタ部１１２（１１２−１〜１１２−ｎ）へ送る。

送信ヘッダテーブル１１０は、第７図に示す如く、入力
のＤＬＣＩの値と対応するアドレスに、ルート情報５６
と、ＶＣｌ５２０を含む送信セルのヘッダ情報５２とか
らなるレコードを記憶しており。

フレーム検出回路１１１から出力したＤＬＣＩをアドレ
スとして、これに対応するレコードを送信ヘッダ付加回
路１１５　（１１５−１〜１１５−ｎ）に出力すること
ができる。尚、送信ヘッダテーブル１１０の内容は、プ
ロセッサ４０がバス１０８゜インタフェース回路１０７
、およびバス１０４を介して設定する。

カウンタ部１１２は、フレームデータをＦＩＦＯ１１３
（１１３−１〜１１３−ｎ）に転送すると同時に、転送
したデータのバイト数をカウントする。転送バイト数が
１つのセルのペイロードに格納可能な最大値の４４にな
るか、あるいはフレーム最後のデータを転送すると、第
２２図（Ｂ）のセルフオーマットに示すセル種別表示５
４０と有効情報長５６０を、ＡＤＰヘッダトレーラ付加
回路１１４　（１１４−１−１１４−ｎ）に通知する。

上記通知を受けたＡＤＰヘッダトレーラ付加回路１１４
は、第２２図（Ｂ）に示すフォーマットのＡＤＰヘッダ
５４を作成し、ＡＤＰヘッダ５４゜ＦＩＦＯ１１３内の
データ、有効情報長５６０の順に、送信ヘッダ付加回路
１１５にセルの情報フィールド部５３のデータを転送す
る。最後に、前記転送処理と同時に計算していたＣＣ５
５６１を転送し、１セル分の情報フィールド５３の転送
を終了する。ここで、ＦＩＦＯ１１３内のデータを転送
する際には、カウンタ部１１２から通知された有効情報
長分のデータのみを転送し、有効情報長が最大値の４４
未満である場合には、引き続き′０′等のダミーデータ
を転送し、ペイロード５５は必ず４４バイトになるよう
にする。尚、ＦＩＦＯ１１３は、フレームデータがＦＩ
ＦＯに入りきらずにあふれてしまう（オーバーフロー）
ことのないよう、１セルのペイロード分以上の容量、例
えば、８８バイトの容量を持つものとする。

送信ヘッダ付加回路１１５は、送信ヘッダテーブル１１
０から読み出されたルート情報５６とセルへラダ５２と
からなるレコードを情報フィールド５３の先頭に付加し
、セル多重回路（ＭＵＸ）１１６に送る。

尚、フレーム検出回路１１１．送信ヘッダテーブル１１
０．カウンタ部１１２　、　ＦＩＦＯ１１３、ＡＤＰヘ
ッダトレーラ付加回路１１４．送信ヘッダ付加回路１１
５は、それぞれ、ｎ個のＬＡＰＤ−ＬＳＩＩＯＩ毎に設
置されている。

セル多重回路１１６は、送信ヘッダ付加回路１１５　（
１１５−１〜１１５−ｎ）から入力されるセルデータ、
および制御セル送受信部１０３から送信バス１０９ａを
介して入力されるセルデータを、送信バス１５ａを介し
てＡＴＭスイッチ３０へ転送する。

次にＡＤＰ処理部の受信系１００Ｂの詳細を、第５図、
第６図、第１図を参照して説明する。

第５図に示すルート情報削除回路１２０は、バス１５ｂ
を介してＡＴＭスイッチ３０と接続され、ＡＴＭスイッ
チから入力される信号チャネルのセルデータのうち、第
２２図（Ｂ）に示すルート情報部５６を削除する。

ＨＣ５検査回路１２１は、セルヘッダ５２内のＨＣＳフ
ィールド部５２２を用いて、セルヘッダ誤りの検査を行
い、エラー訂正不可能な誤りが検出されたセルデータを
廃棄する。

ＶＣＩ検査回路１２２は、セルヘッダ５２内のＶＣｌ５
２０を受信管理テーブル１３０へ入力する。受信管理テ
ーブル１３０からは、そのＶＣＩが有効／無効のいずれ
であるかを示す信号が返され、有効であるならば、セル
ヘッダ５２と情報フィールド５３からなるセルデータを
５ＥＬ１２３へ転送し、無効であるならば、そのセルデ
ータを廃棄する。

ＡＴＭスイッチ３０から受信バス１５ｂを介して信号処
理装置１へ入力されるセルデータは、後述するように、
あらかじめプロセッサ４０↓こよって割り当て済みのＶ
ＣＩを持つ信号チャネルのセルデータあるいは制御セル
データのみであるので、原則として、受信管理テーブル
１３０から無効表示の信号が返されることはない。ただ
し、ＡＴＭスイッチの誤動作等により、例えば、情報チ
ャネルのＶＣＩを持つセルデータが入力された場合には
、無効表示の信号が返され、そのセルデータは廃棄され
る。

受信管理テーブル１３０は、第８図に示す如く、入力の
ＶＣＩの値と対応するアドレスに、１ビツトの有効表示
１３１．同じく１ビツトの制御セル表示１３２．２ビツ
トのリアセンブリ状態１３３゜８ビツトのＬＡＰＤ　　
Ｎｏ、１３４．後述する第１ＦＩＦＯのＷＡ（Ｗｒｉｔ
ｅ　Ａｄｄｒｅｓｓ）　　１３５　、同じく後述する第
１ＦＩＦＯのＲＡ　（Ｒｅａｄ　Ａｄｄｒｅｓｓ）１３
６、および４ビツトの予備からなるレコードを記憶して
おり、ＶＣＩ検査回路１２２から入力されたＶＣＩをア
ドレスとして、これに対応するレコードの各フィールド
を、ＶＣＩ検査回路１２２゜５ＥＬ１２３．セル種別検
査回路１２５．バファ書込み制御回路１２６に出力する
ことができる。また、リアセンブリ状態１３３．ＷＡ１
３５、およびＲＡ１３６の各フィールドは、出力光の各
回路から、逆に書き込む（更新する）ことができる。

尚、受信管理テーブル１３０の内容は、プロセッサ４０
が、加入者端末あるいは他のＡＴＭ交換機への信号チャ
ネル用ＶＣＩの割り当て通知を行う際に、各■ＣＩのレ
コードごとに、バス１０８゜インタフェース回路１０７
．バス１０４を介して初期設定する。上記信号チャネル
用ＶＣＩの割り当て手順は、ＣＣＩＴＴ勧告では未だ決
定されていないが、例えば１９８９年電子情報通信学会
秋季全国大会Ｂ−１６９ｒメタシグナリング手順を考慮
したＡＴＭ信号処理方式の一考察」にその案が示されて
いる。

５ＥＬ１２３は、受信管理テーブル１３０から入力され
る制御セル表示信号に従い、制御セル表示であれば、Ｖ
ＣＩ検査回路１２２から入力されたセルデータをバス１
０９ｂを介して制御セル送受信部１０３へ転送し、制御
セル表示でないならばＣＣＳ検査回路１２４へ送る。

ＣＣＳ検査回路１２４は、ＡＤＰトレーラ５６内のＣＣ
Ｓフィール１部５６１を用いてセルの情報フィールド部
５３の誤り検査を行い、エラー訂正不可能な誤りが検出
された場合には、そのセルデータを廃棄する。

セル種別検査回路１２５は、ＣＣＳ検査回路１２４から
入力されるセルデータのセル種別フィールド部５４０と
、受信管理テーブル１３０から入力される２ビツトのリ
アセンブリ状態との比較を行い、次の４種類の処理のう
ち、いずれか１つを実行する。

（１）第１ＦＩＦＯへ格納 例えば、後述する第１ＦＩＦＯが空の状態で、セル種別
が“先頭セル”のセルデータを受信した場合、あるいは
、先頭セル受信後パ中間セル″を受信した場合、セル種
別検査回路１２５は、セルデータをバッファ書込み制御
回路１２６へ転送し、バッファ書込み制御回路１２６は
そのセルデータを、受信ｖＣ■に対応する第１　ＦＩＦ
Ｏへ格納する。

尚、この場合、後述するＥＲＲ，ＥＮＤ信号は通知しな
い。

（２）第１ＦＩＦＯへ格納、第２ＦＩＦＯへ転送例えば
、上記（１）の処理後、“最後のセル″を受信した場合
、あるいは、第１ＦＩＦＯが空の状態で“１セル＝１フ
レーム″のセルを受信した場合、上記（１）と同じ処理
を行う。この場合、第１ＦＩＦＯ内に５ちょうど１フレ
一ム分のセルデータが格納されたことになる。さらに、
セル種別検査回路１２５は、ＥＮＤ信号線により、受信
ＶＣＩの第１ＦＩＦＯ内のすべてのセルデータを、第２
ＦＩＦＯへ転送するよう要求する。ＥＮＤ信号を受は取
ったバッファ書込み制御回路１２６は、受信管理テーブ
ル１３０から入力されるＬＡＰＤ　　Ｎｏ、に対応する
第２ＦＩＦＯへ、第１ＦＩＦｏ内の全てのセルデータを
転送する。

尚、第１ＦＩＦＯ７＞１ら第２　Ｆ　Ｉ　Ｆｏへ（７）
セルデータの転送処理は、セルデータそのものをＲｅａ
ｄ／　Ｗｒｉｔｅするのではなく、後述するように、Ｗ
Ａ、ＲＡおよびＮＰの更新のみにより、転送処理を実行
する。

（３）第１　Ｆ　Ｉ　ＦＯ内データ廃棄、第１ＦＩＦＯ
へ格納 例えば、上記（１）の処理後、再び同じＶＣＩを持つ“
先頭セル″あるいは１１１セル＝１フレーム”のセルを
受信した場合、既に受信済みの第１　Ｆ　Ｉ　ＦＯ内の
セルデータは、１フレ一ム分は完結しないことになる。

例えば、後述するように“フレーム最後のセル”が紛失
した場合にこのようなケースが発生する。よってこの場
合、セル種別検査回路１２５は、ＥＲＲ信号線により、
受信ＶＣＩの第１ＦＩＦＯ内のすべてのセルデータを、
廃棄ＦＩＦＯへ転送するよう要求する。ＥＲＲ信号を受
は取ったバッファ書込み制御回路１２６は、上記（２）
と同様にして、受信済みの第１ＦＩＦＯ内のすべてのセ
ルデータを廃棄ＦＩＦＯへ転送する。

この後、セル種別検査回路１２５とバッファ書込み制御
回路１２６は上記（１）と同じ処理を行い、新たに受信
したセルデータを第１　ＰＩＦＯへ格納する。ただし、
受信セルが１′１セル＝１フレーム″のセルであった場
合には、さらに上記（２）と同じ処理を行い、第１　Ｆ
　Ｉ　ＦＯ内のセルデータを第２ＦＩＦＯへ格納する。

（４）セル廃棄 例えば、第１ＦＩＦＯが空の状態で“中間セル″あるい
は“最後のセル″を受信した場合、そのセルデータはセ
ル種別検査回路１２５において廃棄し、バッファ書込み
制御回路１２６へは転送しない。

尚、セル種別検査回路１２５は、上記の処理終了後、受
信管理テーブル１３０内の対応するレコードの状態フィ
ールド部１３３に、新たに受信したセルのセル種別フィ
ールドの値を記録する。

ここで、例えば、１フレームから生成された複数のセル
のうち、パ最後のセル″のみが紛失あるいはエラー等に
より廃棄され、残りのセルのみを受信した場合、第１Ｆ
ＩＦＯ内にこれらのセルが格納されたままになる。ただ
し、上記（３）の処理により、これらのセルデータは廃
棄されるが、上記（３）で例に挙げたようなセルを受信
することが無く、長時間にわたって、これらのセルデー
タのためにリアセンブリ用メモリ１４０のセルバッファ
が占有され、他のＶＣＩでのリアセンブリ処理が困難に
なるなどの問題が発生する場合には、バッファ書込み制
御回路１２６にタイマーを設け、一定時間以上節１ＦＩ
ＦＯに格納されたままのセルデータは１強制的に廃棄Ｆ
ＩＦＯへ転送するようにしてもよい。

尚、悪意端末等が無限長フレームのセルデータを送信し
た場合、リアセンブリ用メモリ１４０のセルバッファが
これらのセルデータのために占有され、他のＶＣＩでの
リアセンブリ処理が不可能になるおそれがある。これを
避けるために、受信管理テーブル１３０内に、第１　Ｆ
　Ｉ　ＦＯに格納したセル数を記録するカウンタを設け
、このカウンタが一定値以上になった場合には、第１　
Ｆ　Ｉ　ＦＯ内のセルデータを強制的に廃棄ＦＩＦＯへ
転送するようにしてもよい。

次に、バッファ書込み制御回路１２６は、前述のように
、バス１５０を介して、受信セルデータの第１ＰＩＦＯ
への格納（書込み）、第１　ＦＩＦＯから第２ＦＩＦＯ
へのセルデータの転送等を行う。

セルデータを第１ＦＩＦ○へ格納する場合、第１図に示
すアイドルＦＩＦ○１４３から新たなセルバッファを確
保し、セルヘッダ５２と情報フィールド５３とからなる
セルデータをこのバッファ内に書き込む。さらに、受信
管理テーブル１３０から入力されるＷＡ、ＲＡを用いて
、後述する方法により、このバッファを第１　Ｆ　Ｉ　
ＦＯにつなぐ。

また、第１ＦＩＦ○から第２ＰＩＦＯへのセルデータの
転送の際にも、これらのＷＡ、ＲＡを使用する。ただし
、アイドルＦＩＦＯ内に新たなセルバッファが無かった
場合には、受信したセルデータはバッファ書込み制御回
路１２６において廃棄する。尚、バッファ書込み制御回
路１２６は、上記の処理後、受信管理テーブル１３０内
の対応するレコードのＷＡ１３５．ＲＡ１３６の更新を
行う。

第１図に示すリアセンブリ用メモリ１４０は、バス１５
０を介して、バッファ書き込み制御回路１２６とバッフ
ァ読み出し制御回路１５１に接続され、第９図に示す如
く、受信セルデータを一旦蓄積する機能を持つ。このリ
アセンブリ用メモリ１４０は、前述のように、複数のセ
ルバッファに分割され、さらに、ＷＡ（ｌｊｒｉｔｅ　
Ａｄｄｒｅｓｓ）　、　ＲＡ（Ｒｅａｄ　Ａｄｄｒｅｓ
ｓ）　、および各セルバッフフ毎のＮＰ　（Ｎｅｘｔ　
Ｐｏ１ｎｔｅｒ）を用いることにより、ＦＩＦＯを形成
する。

リアセンブリ用メモリ１４０は、ＮＰとセルデータ格納
領域から構成される複数のセルバッファに分割され、Ｎ
Ｐは、次のセルバッファの先頭アドレスを示している。

ＦＩＦＯには、前述のように、以下の３種類がある。

（１）第１ＦＩＦ○（１４１−１〜１４１−２”）１フ
レ一ム分のセルデータを蓄積するためのＦＩＦＯであり
、第２２図（Ｂ）に示すように。

ＶＣＩＣシフイールド２０は１６ビツト幅であるので、
各ＶＣＩ毎の合計２１６個のＰＩＦＯからなる。

第１０図に、第１　Ｆ　Ｉ　ＦＯの構成法を示す。

同図（Ａ）は、ＦＩＦＯ内にセルデータを格納していな
い状態の例を、同図（Ｂ）は、ＦＩＦＯ内に２つのセル
データを格納した状態の例を示す。

第１ＦＩＦＯのＷＡ及びＲＡは、第８図に示す受信管理
テーブル１３０内に記憶されており、ＲＡ及びＷＡは、
それぞれ、ＦＩＦＯの出口及び入口のセルバッファアド
レスを指し示す。但し、第１０図（Ａ）に示すように、
ＷＡ＝ＲＡ＝０の場合は、ＦＩＦＯ内にセルデータを格
納していない事を示すものとする。

なお、後述する第２ＦＩＦＯ，アイドルＦＩＦＯとは異
なり、ダミーのセルバッファを持たない理由は、第１　
Ｆ　Ｉ　ＦＯにダミーのセルバッファを持つと、６４に
個のダミー用セルバッファが必要になるからである。

（２）第２ＦＩＦＯ（１４２−１〜１４２−（ｎ＋１）
）ＬＡＰＤ−ＬＳＩ　（１０１−１〜１０１−ｎ）毎の
ｎ個のＦＩＦＯと、前述したように、セル種別検査回路
１２５でエラーを検出した際に、第１ＦＩＦＯ内のセル
バッファを廃棄するための１個の廃棄ＦＩＦ○の、合計
ｎ＋１個のＦＩＦＯカラナル。コノ第２ＦＩＦＯＬ、−
は、　ＬＡＰＤ−ＬＳＩへの転送処理待ち、あるいは、
廃棄処理待ちのセルデータが格納される。よって、第１
　Ｆ　Ｉ　ＦＯには１フレ一ム分以上のセルデータが格
納されることは無いのに対して、第２ＦＩＦＯには、第
１図（７）ＬＡＰＤ　　Ｎｏ、　＝Ｏ（７）Ｆ　Ｉ　Ｆ
Ｏ（１４２−１）に示すように、２フレ一ム分以上のセ
ルデータが格納される場合もある。

第１１図に、第２ＦＩＦＯの構成法を示す。

同図（Ａ）は、ＦＩＦＯ内にセルデータを格納していな
い状態の例を、同図（Ｂ）は、ＦＩＦＯ内に２つのセル
データを格納した状態の例を示す。

第２ＦＩＦＯに対するｎ＋１個のＷＡはバッファ菟き込
み制御回路１２６が記憶し、一方、ＲＡはバッファ読み
出し制御回路１５１が記憶している。また、ＲＡの指し
示すアドレスには、必ずダミーのセルバッファを持ち、
このダミーのセルバッファのＮＰの値が０の場合は、Ｆ
ＩＦＯ内にセルデータが格納されていない事を表すもの
とする。

ここで、ＦＩＦＯ内にセルデータを格納していない事の
表現方法が、第１ＦＩＦＯの場合と異なる理由は、第２
ＦＩＦＯのＷＡ、ＲＡは、それぞれ別の制御回路内に存
在するからである。

すなわち、第２ＦＩＦＯにおいても、”ＷＡ＝ＲＡ＝Ｏ
”でＦＩＦＯ内にセルデータを格納していない事を表現
したものとすると、第２ＦＩＦＯにセルデータを格納し
た際に、バッファ書き込み制御回路１２６が、バッファ
読み出し制御回路１５１内のＲＡを更新しなければなら
なくなるのに対し、上述のように、ＲＡの指し示すアド
レスに必ずダミーのセルバッファを持つようにすれば、
そのＮＰを０以外の値に書き換えるのみで、バッファ書
き込み制御回路１２６からバッファ読み出し制御回路１
５１に対して、第２ＦＩＦＯにデータを格納したことを
通知できるからである。ただし、後述のように、バッフ
ァ読み出し制御回路１５１は、周期的にＲＡの指し示す
セルバッファのＮＰをチエツクしているものとする。

（３）アイドルＦＩＦＯ（１４３） セルデータを格納していない、未使用あるいは使用済み
のセルバッファを格納するＦＩＦＯである。

第１２図に、アイドルＦＩＦ○の構成法を示す。同図（
Ａ）は、ＦＩＦＯ内に空きバッファを格納していない状
態の例を、同図（Ｂ）は、ＦＩＦＯ内に２つの空きバッ
ファを格納した状態の例を示す。

アイドルＦＩＦＯのＷＡはバッファ読み出し制御回路１
５１が、ＲＡはバッファ書き込み制御回路１２６が記憶
しており、第２ＦＩＦＯの場合と同様に、ＲＡの指し示
すセルバッファのＮＰの値が０の時、ＦＩＦＯ内に空き
バッファが無い事を表すものとする。

但し、第２ＦＩＦＯではＲＡの指し示すセルバッファを
必ずダミー用バッファとするのに対し、アイドルＦＩＦ
Ｏでは、ＷＡの指し示すセルバッファをダミー用バッフ
ァとする。この理由は、セル受信時、アイドルＦＩＦＯ
のＲＡが指し示すアドレスに、すぐに受信セルのデータ
を転送できるようにするためである。

上述のリアセンブリ用メモリ１４０内のＦＩＦＯ構成に
おいて、第２ＦＩＦＯの１つに廃棄ＦＩＦ○を設けたこ
とが本発明の特徴の１つである。すなわち、廃棄ＦＩＦ
Ｏを設けずに、リアセンブリ処理中にエラーが検出され
たセルバッファを廃棄（アイドルＦＩＦ○へ転送）しよ
うとすると、この処理はバッファ書き込み制御回路１２
６が行うことになる。一方、使用済みのセルバッファの
アイドルＦＩＦＯへの転送処理はバッファ読み出し制御
回路１５１が行うため、この２つの回路の間で、アイド
ルＦＩＦＯのＷＡを共有し、ＷＡの更新に対する競合制
御を行わなければならないという問題が発生する。然る
に、本発明では、第２ＦＩＦＯに廃棄ＦＩＦＯを設ける
ことにより、アイドルＦＩＦＯへのセルバッファの転送
処理は。

バッファ読み出し制御回路１５１のみが行えばよいため
、上記の問題は発生しない。また、廃棄ＦＩＦＯをｎ　
＋　１番目（ｎ　：　ＬＡＰＤ−ＬＳＩの個数）の第２
ＦＩＦＯとして位置付けることにより、エラー発生時の
セルバッファ廃棄処理が、エラーが発生しなかった場合
の第１　Ｆ　Ｉ　ＦＯから第２　ＦＩＦＯへのセルバッ
ファ転送処理と全く同じ手順で実現でき、バッファ書き
込み制御回路１２６の設計が容易になるという利点もあ
る。

ここで、第１３図〜第１８図を参照して、１つのフレー
ムが３つのセル（先頭、中間、最後）に分割されて到着
した場合について、第１ＦＩＦＯのＷＡ、ＲＡ　（１ｓ
　ｔＷＡ、１　ｓ　ｔＲＡ）、第２ＦＩＦＯのＷＡ、Ｒ
Ａ（２ｎｄＷＡ、２ｎｄＲＡ）、およびｙイＦ７Ｌ／Ｆ
Ｉ　ＦｏのｗＡ、ＲＡ　（ＩＷＡ。

ＩＲＡ）、およびセルバッファ内のＮＰの更新手順の例
を示す、尚、以下において、凡例１）から４）に示す記
述方法をとる。

凡例 １）ｌ　ｓ　ｔＷＡ４−　（ＩＲＡ） アイドルＦＩＦＯのＲＡの値を、１　ｓ　ｔＦＩＦＯの
ＷＡへ転送する。

２）ＩＲＡ←（ＮＰ）ＩＲＡ アイドルＦＩＦＯのＲＡが指し示すセルバッファのＮＰ
の値を、アイドルＦＩＦＯのＲＡへ転送する。

３）（ＮＰ）１　ｓ　ｔＷＡ←０ １ｓｔＷＡが指し示すセルバッファのＮＰの値をＯにす
る。

４）（セルバッフｙ）１ｓｔＷＡ←（セルデータ）１ｓ
ｔＷＡが指し示すセルバッファに、受信セルデータを転
送する。

第１３図は、初期設定時の状態の例を示し、第１ＦＩＦ
Ｏおよび第２ＦＩＦＯともセルデータは格納されておら
ず、アイドルＦＩＦ○のみに空きバッファが格納されて
いる状態である。

この状態においてフレーム先頭セルを受信すると、バッ
ファ書き込み制御回路１２６は、次の処理を行う。

１　ｓ　ｔ　ＷＡ４−　（Ｉ　ＲＡ） ＩＲＡ←　（ＮＰ）　　ＩＲＡ （セルバッファ）１ｓｔＷＡ←（セルデータ）（ＮＰ）
１　ｓ　ｔＷＡ４−０ １ｓｔＲＡ←（１ｓｔＷＡ） 以上の処理を行った後の状態を第１４図に示す。

この状態では、第１ＦＩＦ○にフレーム先頭セルが格納
されている。

次に、フレーム中間セルを受信すると、バッファ書き込
み回路１２６は、次の処理を行う。

１ｓｔＷＡ←（ＩＲＡ） ＩＲＡ←（ＮＰ）ＩＲＡ （セルバッファ）１ｓｔＷＡ←（セルデータ）（Ｎ　Ｐ
）　　１　ｓ　ｔ　ＷＡ４−０以上の処理を行った後の
状態を第１５図に示す。

この状態では、第１　Ｆ　Ｉ　ＦＯにフレーム先頭セル
とフレーム中間セルが格納されている。

次に、フレーム最後のセルを受信すると、バッファ書き
込み制御回路１２６は、次の処理を行う。

１　ｓ　ｔＷＡ＋　（ＩＲＡ） ＩＲＡ←（ＮＰ）ＩＲＡ （セルバッファ）１ｓｔＷＡ←（セルデータ）（Ｎ　Ｐ
　）　　１　ｓ　ｔ　ＷＡ←０以上の処理を行った後の
状態を第１６図に示す。

この状態では、第１ＦＩＦ○にフレーム先頭セル。

フレーム中間セル、およびフレーム最後のセルが格納さ
れている。

フレーム最後のセルを受信することにより、セル種別検
査回路１２５から、バッファ書き込み制御回路１２６に
対して、前述のＥＮＤ信号が入力され、バッファ書き込
み制御回路１２８は、引き続き以下の処理を行って、１
フレ一ム分のセルデータを、第１ＦＩＦｏから第２Ｆ工
ＦＯへ転送する。

（ＮＰ）２ｎｄＷＡ←　（１ｓ　ｔ　ＲＡ）２　ｎ　ｄ
ＷＡ←　（ｌ　ｓ　ｔＷＡ）１ｓｔＲＡ←０ １ｓｔＷＡ４−０ 以上の処理を行った後の状態を第１７図に示す。

上記の処理により、初めて第２ＦＩＦＯのＲＡ（２ｎ　
ｄ　ＲＡ）が指し示すセルバッファのＮＰの値がＯ以外
の値に書き替えられる。よって、前述のように、バッフ
ァ読み出し制御回路１５１は、２　ｎ　ｄ　ＲＡが指し
示すセルバッファのＮＰの値を周期的にチエツクしてい
るものとすれば、バッファ書き込み制御回路１２６から
の直接の通知なしに、第２ＦＩＦＯにデータが格納され
たことを知ることができる。ただし、この時、バッファ
書き込み制御回路１２６からバッファ読み呂し制御回路
１５１に対して、第２ＦＩＦＯにデータが格納されたこ
とを通知する信号を入力してもよい。

第２ＦＩＦＯにデータが格納されると、バッファ読み出
し制御回路１５１は、以下の処理を逐次行って、第２Ｆ
ＩＦＯ内のセルデータを読み出し、また、読み出した結
果不要になったセルバッファ（空きバッファ）を、アイ
ドルＦＩＦＯへ転送する。

ＩＷＡ←　（２ｎ　ｄ　ＲＡ） （ＮＰ）ＩＷＡ４−０ ２ｎｄＲＡ←（ＮＰ）２ｎｄＲＡ （読みだし）←（セルバッファ）２ｎｄＲＡ以上の処理
を行い、フレーム先頭セルのデータを読み取り、そのセ
ルバッファをアイドルＦＩＦＯへ転送した後の状態を第
１８図に示す。

第１図および第６図に示すバッファ読み出し制御回路１
５１は、バス１５０を介して、ｎ＋１個のＲＡが示すア
ドレスのデータ（ＮＰ）を周期的にチエツクし、第２Ｆ
ＩＦＯにセルデータが格納された（すなわち、ＮＰが０
以外の値になった）ならば、そのバッファ内のセルデー
タを読みだし、ＦＩＦＯ１５２（１５２−１〜１５２−
ｎ）　ヘ転送するとともに、ＲＡの値を読み取ったＮＰ
の値に更新する。ただし、廃棄ＦＩＦＯについてのみは
、セルバッファ内のデータは読み出さず、廃棄ＦＩＦＯ
内のセルバッファをアイドルＰＩＦＯ１４３へ転送する
。

ただし、廃棄ＦＩＦＯについてもセルバッファ内のデー
タを読み出すようにして（ただし、読み出したデータは
廃棄する）、他の第２ＦＩＦＯに対する処理と同じ動作
を行うようにすることも可能である。

ＰＩＦＯ１５２からは、バッファ読みだし制御回路１５
１に対して、Ｒｅａｄｙ信号が入力される。

ＦＩＦＯ１５２が一杯になり、Ｒｅａｄｙ信号がＮｏｔ
Ｒｅａｄｙになった場合、バッファ読み出し制御回路１
５１は、Ｒｅａｄｙになるまで、そのＦＩＦＯに対する
データの転送を一時停止する。

ＶＣＩ取り出し回路１５３　（１５３−１〜１５３−ｎ
）は、フレーム先頭を含むセル、すなわち、“先頭セル
″と″１セル＝１フレーム”のセルデータを受は取った
場合、そのセルのＶＣｌ５２０をＶＣＩ／ＤＬＣＩ変換
テーブル１６０へ入力する。また、受信セルデータは、
フレーム組み立て回路１５４（１５４−１〜１５４−ｎ
）へ転送する。

ＶＣＩ／ＤＬＣＩ変換テーブル１６０は、第１９図に示
す如く、ＶＣＩの値と対応するアドレスに、ＤＬＣＩの
みからなるレコードを記憶しており、ＶＣＩ取り出し回
路１５３−ｉ（１≦ｉ≦ｎ）から入力されるＶＣＩをア
ドレスとして、これに対応するＤＬＣＩを、ＤＬＣＩ変
換回路１５６−１へ出力することができる。尚、Ｖ　Ｃ
Ｉ　／ＤＬＣＩ変換テーブル１６０の内容は、プロセッ
サ４０が、バス１０８．インタフェース回路１０７、お
よびバス１０４を介して設定する。

フレーム組み立て回路１５４　（１５４−１〜１５４−
ｎ）は、第２２図（Ｂ）に示すセル種別フィールド部５
４０および有効情報長フィールド部５６０をもとにし、
さらにフラグ識別の識の′０′ビット挿入等を行って、
同図（Ｂ）に示すフレーム５０を組み立て、このフレー
ムデータをＦＣ８検査回路１５５　（１５５−１〜１５
５−ｎ）へ入力する。

ＦＣＳ検査回路１５５は、フレーム組み立て回路１５４
から入力されるフレームデータを逐次ＤＬＣＩ変換回路
１５６へ転送しながらＦＣ５検査を行い、エラーが検出
された場合には、ＦＣＳ再計算回路１５７　（１５７−
１〜１５７−ｎ）に対してアボート指示信号を出力する
。

ＤＬＣＩ変換回路１５６　（１５６−１〜１５６−ｎ）
は、ＦＣ８検査回路１５５から入力されるフレームのＤ
ＬＣＩを、ＶＣＩ／ＤＬＣＩ変換テーブル１６０から入
力されるＤＬＣＩ値に変換する。ここで、フレームデー
タの一部である０ＬＣＩを書き替えるため、ＦＣ５の再
計算を行う必要がある。そこで１次のＦＣ５再計算回路
１５７でこの処理を行う。

ＦＣ８再計算回路１５７　（１５７−１〜１５７−ｎ）
は、受信データ（ＲｘＤ）、受信クロック（Ｒｘ　Ｃ）
の２本を１組とする信号線１０２ｂ（１０２ｂ−１〜１
０２ｂ−ｎ）によって、ＬＡＰＤ−ＬＳＩＩＯＩ　　（
１０１−１〜１０１−ｎ）と接続され、ＤＬＣＩ変換後
のフレームのＦＣ８計算を行うとともに、フレームデー
タをＬＡＰＤ−ＬＳＩへ送出する。

ただし、ＤＬＣＩ変換前のフレームにデータエラーがあ
った場合、すなわち、ＦＣ５検査回路１５５からアボー
ト指示信号が入力された場合は、ＬＡＰＤ・ＬＳＩに対
するフレームデータの出力を中止してアボードパターン
（７個以上の連続して１′のビット）を出力する。

以上の実施例においては、２１６個のＶＣＩおよび２１
３個のＤＬＣＩの処理を可能にするため、第７図、第８
図、第１９図および後述する第２０図に示すテーブルは
、それぞれ２１６個あるいは２１３個のレコードからな
るものとしたが、処理しなければならないＶＣＩやＤＬ
ＣＩ数が少ない場合には、これらのテーブルのレコード
数を減らすことも可能である。

次に、ＬＩＦＩＯ−ｉの詳細構成を第２１図を参照して
説明する。

ＬＩＦＩＯ−ｉは、ＡＴＭスイッチ３０から送信バス１
２ａを介して入力された、セル５１の先頭に付されてい
るルート情報５６を削除するためのルート情報削除回路
２０１と、入力されたセルのうち前述の制御セルのみを
取りだしてＣＴＬ２０５あるいは制御セル挿入回路２０
８に転送する制御セル分離回路２０２と、セルデータを
１ビツトずつシリアルに出力するための並直列変換回路
（Ｐ／５）２０３と、上記シリアルデータを光信号に変
換して送信用の光ファイバｌｌａに出力するための電気
／光変換器（Ｅ１０変換器）２０４とを備える。

また、上記ＬＩＦＩＯ−ｉは、加入者端末あるいは他の
ＡＴＭ交換機から受信用の光ファイバｌｌｂを介して入
力される光セル信号を電気信号に変換するための光−電
気変換器（０／Ｅ変換器）２０６と、Ｏ／Ｅ変換器２０
６から入力されるシリアル信号を８ビット単位の並列デ
ータに変換するための直並列変換回路（Ｓ／Ｐ）２０７
と、制御セル分離回路２０２あるいはＣＴＬ２０５から
入力される制御セルを回線からの受信セル間に挿入する
制御セル挿入回路２０８と、ヘッダ分離回路２０９と。

ヘッダ挿入回路２１０と、ヘッダ変換テーブル２１１と
、ＣＴＬ２０５を備える。

既に述べたように、加入者端末から送出される各セルは
、第２２図（Ｂ）に示す如く、セルへラダ５２と情報フ
ィールド５３とからなっている。

ヘッダ分離回路２０９は、セルデータからヘッダフィー
ルド部５２を分離し、ヘッダフィールド部５２に含まれ
るＶＣｌ５２０　’をヘッダ変換テーブル２１１に、情
報フィールド５３をヘッダ挿入回路２１０に出力する。

ヘッダ変換テーブル２１１は、第２０図に示す如く、入
力ＶＣｌ５２０　’の値と対応するアドレスにルート情
報５６と新しいＶＣｌ５２０を含むヘッダ情報５２とか
らなるレコードを記憶しており、ヘッダ分離回路２０９
から入力されたＶＣｌ５２０　’をアドレスとして、こ
れに対応するレコードをヘッダ挿入回路２１０へ出力す
ることができる。ヘッダ挿入回路２１０は、ヘッダ変換
テーブル２１１から読み出されたルート情報５６と新へ
ラダ５２とからなるレコードを情報フィールド５３の先
頭に付加し、受信バス１２ｂを介してＡＴＭスイッチ３
０に送る。

ヘッダ変換テーブル２１１の内容は、プロセッサ４０が
制御セルを用いて設定する。例えば、プロセッサ４０が
制御セル送受信部１０３に対してヘッダ変換テーブル内
レコードの設定（書き込み）指示を出すと、レコード情
報を持った制御セルがバス１０９．ＡＤＰ処理部１００
．ＡＴＭスイッチ３０．バス１２．制御セル分離回路２
０２を介してＣＴＬ２０５に到達し、ＣＴＬ２０５は、
バス２１２を介してヘッダ変換テーブル２１１の内容を
設定する。

一方、上記と同様にプロセッサ４０が制御セルを用いて
ＣＴＬ２０５にヘッダ変換テーブル２１１内レコードの
読み取り命令を出すと、　ＣＴＬ２０５は指定されたレ
コードの内容を含む制御セルを、制御セル挿入回路２０
８へ送り、上記と逆の順序で制御セルが伝送され、プロ
セッサ４０はヘッダ変換テーブル２１１の内容を読み取
ることができる。

尚、制御セルと制御セル以外のセルは、ルート情報部５
６の特定のビットを制御セル表示に用いるか、あるいは
、特定ＶＣＩを制御セル専用とすることにより識別する
。

また、本実施例においては、制御セル専用の送受信部１
０３を設ける構成としたが、ＬＩＦＩＯ−ｉ内に、第２
２図（Ｂ）に示したセルフオーマットを処理する回路を
設け、さらにＣＴＬ２０５でＬＡＰＤプロトコルあるい
はそのサブセットを処理するようにすれば、制御セル送
受信部１０３を廃し、ＬＡＰＤ・ＬＳＩｌ０Ｌを介して
ＬＩＦＩＯの制御を行うことも可能である。

受信用光ファイバｌｌｂを介して入力されるセルが、信
号処理用（信号チャネル用）のセルの場合、この入力セ
ルに付されたＶＣＩと対応するヘッダ変換テーブル２１
１内のアドレスには、上記入力セルをバス１５と対応づ
けるルート情報をもつ変換レコードが予め設定してあり
、ヘッダ変換後のセルがＡＴＭスイッチ３０によってバ
ス１５に出力され、信号処理装置１でフレーム５ｏに組
み立てられ、そのうちの情報フィールドの内容がプロセ
ッサ４０に通知されるようになっている。

尚、上記ヘッダ変換時のＶＣＩの付与方法は、電子情報
通信学会技術研究報告５ＳＥ８９−５３ｒ　Ａ　Ｔ　Ｍ
交換機構成法」の４．２節に示されている方法を用いる
ことができる。

上記情報フィールド部には、呼制御に必要な発信元や宛
先端末の番号等のメツセージが格納されており、プロセ
ッサ４０は、該メツセージに基づいてレイヤ３（呼制御
）の処理を行う。その結果、例えば他のＡＴＭ交換機に
新たな信号チャネルメツセージを送信する必要があれば
、信号処理装置１に対して上記メツセージの送信要求を
出す。信号処理装置１はプロセッサ４０からのメッセー
ジについてレイヤ２の処理（フレーム生成等の処理）と
、フレームからセルへの分解（セグメンテーション）処
理を行い、生成したセルをバス１５を介してＡＴＭスイ
ッチ３０へ送出する。これらのセルは、信号処理装置１
内のＡＤＰ処理部で付加されたルート情報５６に従って
、中継線側のＬＩＦｌｏに到達し、中継線を介して相手
交換機に届けられる。逆に、相手（宛先）側の交換機か
らの受信メツセージに応答して自局側加入者端末へ送信
すべきメツセージも、プロセッサ４０から信号処理装置
１に与えられ、信号処理装置１でセルに分解されて、Ａ
ＴＭスイッチ４０を介して加入者端末に届けられる。

このようにして、プロセッサ４０は信号チャネルによる
呼制御を行い、プロセッサから送出した信号チャネルメ
ツセージにより自局側加入者端末、相手交換機に情報チ
ャネル用のセルに付すべきＶＣＩを通知する。また、同
時に、ＡＤＰ処理部１００内の受信管理テープ／Ｌ／１
３０．ＶＣＩ／ＤＬＣＩ変換テーブル１６０．送信へラ
ダテーブル１１０．およびＬＩＦｌｏ内のヘッダ変換テ
ーブル２１１内に上記ＶＣＩに対応する新たなレコード
を書き加え、加入者端末あるいは相手交換機から情報チ
ャネルのセルが入力されたとき、各入力セルが上記変換
レコードによりヘッダ変換されて、ＡＴＭスイッチ３０
で相手回線に直接振り分けられるようにする。

次に、本発明の第２の実施例を第２３図〜第２６図を参
照して説明する。

第２の実施例では、第２３図に示すセルフオーマットを
仮定している。前述の第１の実施例（第２２図）では、
フレームをセル化する場合に、フレーム開始フラグと終
了フラグを除いて、各フレームのアドレスフィールドか
らＦＣＳフィールドまでの内容をセルの情報フィールド
５３に含めるようにしたが、この第２の実施例では、各
フレームのＦＣＳフィールドをセル化の対象からはずし
ている。また、ＡＤＰヘッダ５４′内には、セル種別フ
ィールド５４０と、セルの紛失を検出するために使用す
る４ビツトのＳ　Ｎ　（Ｓｅｑｕｅｎｃｅ　Ｎｕｍｂｅ
ｒ）５４２と、１０ビツトのリザーブフィールド５４３
を設けている。

第２の実施例において、ＡＤＰ処理部の送信系１００Ａ
は、第１実施例と同様、第４図の構成とする。但し、フ
レーム検出回路１１１は、各フレームのアドレスフィー
ルドがら情報フィールドまでのＦｅ２を除くフレームデ
ータを、フラグ識別のための′″０”ビット削除を行な
った後、８ビツトのパラレルデータに変換して、カウン
タ部１１２（１１２−１−１１２−ｎ）に送る。また、
ＡＤＰへラダトレーラ付加回路１１４は、まず、５Ｎ５
４１を計算する。ＳＮの値は、フレーム先頭セルあるい
は１セル＝１フレームのセルにおいては必ず。

とするものとし、フレーム中間セルあるいはフレーム最
後のセルにおいては、１，２，３．・・・１４．１５，
０，１．・・・と、順次その値を増加させるようにする
。次に、ＡＤＰヘッダトレーラ付加回路１１４は、第２
３図（Ｂ）に示すフォーマットのＡＤＰヘッダ５４′を
作成し、ＡＤＰへラダ５４　’　、　ＰＩＦＯ１１３内
のデータ、有効情報長５６０の順に、送信ヘッダ付加回
路１１５にセルの情報フィールド部５３のデータを転送
する。最後に、前記転送処理と同時に計算していたＣＣ
５５６１ｕ転送し、１セル分の情報フィールド５３の転
送を終了する。

次に、受信系について、第２４図〜第２６図を参照して
説明する。第２実施例における受信系１００Ｂ′は、次
の点で第１実施例と異なる。

（１）セルフオーマットの変更に伴なってＦＣ８処理に
変更が加えられ、更にＳＮ処理が追加されている。

（２）ＤＬＣＩ変更処理が簡易化されている。

第１実施例では、受信系は２つのテーブル１３０と１６
０を検索しなければならなかったが、第２実施例では、
テーブル検索が１回で済むようにしである。本実施例で
は、第２４図に示すＭＣＩ検査回路１２２から出力され
るＶＣＩをアドレスとしてアクセスされる受信管理テー
ブル１３０′が、第２５図に示す如く、入力のＶＣＩの
値と対応するアドレスに、１ビツトの有効表示１３１、
同じく１ビツトの制御セル表示１３２．２ビツトのリア
センブリ状ｊ１１３３．８ビツトのＬＡＰＤＮｏ、１３
４、後述する第１ＦＩＦＯのＷＡ（Ｉｊｒｉｔｅ　Ａｄ
ｄｒｅｓｓ）　ｌ　３５、同じく後述する第１ＦＩＦＯ
のＲＡ　（ｒｅａｄ　Ａｄｄｒｅｓｓ）　１３６．４ビ
ツトのＳＮ期待値１３８．１３ビツトのＤＬＣ１１３９
、および３ビツトの予備１３７からなるレコードを記憶
している。ＶＣＩ検査回路１２２から入力されたＶＣＩ
をアドレスとして、上記テーブルの内容が読み出され、
各フィールドの値が、第２４図に示す如く、それぞれ、
ＶＣＩ検査回路１２２゜５ＥＬ１２３．　ＳＮ検査回路
１２７．ＤＬＣＩ変換回路１２８、セル種別検査回路１
２５．バファ書込み制御回路１２６に入力される。また
、リアセンブリ状態１３３．ＷＡ１３５．ＲＡ３６、お
よびＳＮ期待値１３８の各フィールドは、出力光の各回
路から、逆に書き込む（更新する）ことができる。

ＳＮ検査回路１２７は、ＣＣＳ検査回路１２４から入力
されるセルデータのＳＮフィールド部５４２と受信管理
テーブル１３０′から入力されるＳＮ期待値１３７とを
比較し、不一致の場合には、そのセルデータを廃棄する
。一致した場合には、そのセルデータをＤＬＣＩ変換回
路１２８へ送る。さらに、その後、受信管理テーブル１
３０′内のＳＮ期待値１３８を更新する。例えば、受信
したセルがフレーム中間セルで、そのＳＮが２でＳＮ期
待値と一致した場合には、ＳＮ期待値１３８を３に更新
し、受信したセルがフレーム最後のセルであった場合に
は、ＳＮ期待値をＯに更新する。

ＤＬＣＩ変換回路１２８は、受信したセルが、フレーム
先頭セルあるいは１セル＝フレームのセルであった場合
には、そのペイロード部５５内に格納されているフレー
ムのアドレスフィールド（ＤＬＣＩ）を、受信管理テー
ブル１３０′から入力されるＤＬＣＩ値１３９に変換す
る。

一方、第２６図に示すように、フレーム組み立て回路１
５４　（１５４−１〜１５４−ｎ）は、受信データ（Ｒ
ｘＤ）、受信クロック（ＲｘＣ）の２本を１組とする信
号線１０２ｂ　（１０２ｂ−１〜１０２　ｂ　−ｎ　）
によって、ＬＡＰＤ−ＬＳＩＩＯＩ　（１０１−１〜１
０１−ｎ）と接続され、第２３図（Ｂ）に示すセル種別
フィールド部５４０および有効情報長フィールド部５６
０をもとにし、さらにフラグ識別の為の′０′ビット挿
入やＦｅ２の生成等を行って、同図（Ｂ）に示すフレー
ム５０を組み立て、フレームデータをＬＡＰＤ−ＬＳＩ
へ送出する。

尚、フレーム組立回路１５４からＬＡＰＤ−ＬＳＩＩＯ
Ｉへ連続してフレームを送出すると、ＬＡＰＤ−ＬＳＩ
の処理能力不足が原因で、ＬＡＰＤ−ＬＳＩがオーバー
ラン等のエラーを起こし、フレームを正常に受信できな
くなる場合がある。これを防ぐために、フレーム組立回
路１５４は、送出するフレームとフレームの間の時間あ
るいはフラグ数を任意に設定できる機能を持ち、プロセ
ッサ４０がバス１０４を介して、この間隔を指定する。

以上のように、本発明では、ＬＩＦＩＯでＶＣＩの変換
を行い、さらに、ＡＤＰ処理部１００でもＶＣＩ／ＤＬ
ＣＩの変換を行うことにより、回線数よりも少ない個数
のＬＡＰＤ−ＬＳＩで、加入者線および中継線の信号チ
ャネルの識別を行うことを可能にしていることが特徴の
一つである。

また、上記（７）ＶＣＩ　／ＶＣＩ　、　ＶＣＩ　／Ｄ
ＬＣＩ変換により、加入者線および中継線の信号チャネ
ルの処理を、任意のＬＡＰＤ−ＬＳＩに割り当てること
が可能なため、ＬＡＰＤ−ＬＳＩに対する負荷を均等に
割り当てることができることも特徴の一つである。尚。

一つのＬＡＰＤ−ＬＳＩで識別可能なコネクション数は
２１３であるので、ｎ　（ＬＡＰＤ−ＬＳＩの数）＝８
とすることによりＶＣＩの全ビット数分のＡＴＭコネク
ション（２１Ｇ　＝＝　２１３　ｘ　８）の識別を行う
ことができる。ただし、ＬＡＰＤ−ＬＳＩ全体の処理能
力が不足する場合には、ｎ　＞　８としてもよい。

また、送受信セルのＶＣＩとフレームのＤＬＣＩが特別
な関係にある場合、例えば、ＶＣＩの全１６ビツトのう
ち、上位３ビツトがＬＡＰＤ　　Ｎｏ。

であり、下位１３ビツトがＤＬＣＩであるような場合は
、これらの計算回路を設けることにより、第７図および
第８図のテーブルからＤＬＣＩやＶＣＩのフィールドを
削除し、これらのテーブルサイズを圧縮することも可能
である。

上記実施例においては、ＡＤＰ処理部１００がリアセン
ブリ処理を行うための専用のメモリ１４０を持つ構成と
したが、メモリ１４０を廃して上記処理をメモリ１６０
を兼用して行うものとし、さらにＬＡＰＤ−ＬＳＩがメ
モリ１６０上でフレーム５０の組立等の処理を行うもの
として、フレームデータをシリアル化して伝送する必要
を無くすことも可能である。また、第１　Ｆ　Ｉ　ＦＯ
あるいは第２　ＦＩＦＯを、ＦＩＦＯ１５２あるいはＰ
ＩＦＯ１１３と同様にハードウェアＦＩＦ○で構成する
ことも可能である。

また、上記実施例では、ＡＤＰ処理部送信系１００Ａの
構成を、各ＬＡＰＤ−ＬＳＩ毎にセグメンテーション処
理を実行する回路を持つ構成としたが、セグメンテーシ
ョン処理を行う前にフレーム多重を行う回路を設けるこ
とにより、セグメンテーション処理回路の数を減らすこ
とも可能である。

さらに、上記実施例で示したＡＴＭ交換機における信号
処理部内のＡＤＰ処理部の構成を、ＡＴＭ加入者端末や
、あるいは情報チャネルのフレームの処理等に適用する
ことも可能である。また、上記実施例では、第２２図に
示したＭＩＤフィールド５４１は使用しないものと仮定
したが、ＡＤＰ処理部におけるＶＣＩの処理を全てＭＩ
Ｄに対する処理に置き換えることにより、ＭＩＤを使用
するコネクションレス通信にも、上記ＡＤＰ処理部の構
成を適用することが可能である。この場合、例えば第１
図に示した第１　ＰＩＦＯ１４Ｌは、各ＭＩＤ毎の２１
４個のＦＩＦＯから構成されることになる。

〔発明の効果〕

以上の説明から明らかな如く、本発明によれば、ＡＤＰ
処理部内のリアセンブリ用ＦＩＦＯを第１ＦＩＦＯと第
２ＦＩＦＯおよびアイドルＦＩＦＯに分け、第２ＦＩＦ
ＯをＬＡＰＤ−ＬＳＩ毎の複数（７）ＦＩＦＯと廃棄Ｆ
ＩＦＯとから構成するようにしたことにより、複数のＬ
ＡＰＤ・ＬＳＩに対するＡＤＰ処理を同時に行うことが
でき、また、エラー検出時のセルバッファの再生が容易
になるという効果がある。

【図面の簡単な説明】

第１図はＡＤＰ処理部１００における受信系１００Ｂの
主要部の一実施例を示す図、第２図はＡＴＭ交換機の全
体構成を示す図、第３図は第２図における信号処理装置
１の構成図、第４図は第３図のＡＤＰ処理部における送
信系１００Ａの構成図、第５図と第６図は第１図と共に
ＡＤＰ処理部の受信系１００Ｂを構成する他の主要部を
示す図、第７図は送信ヘッダテーブル１１０の構成図。 第８図は受信管理テーブル１３０の構成図、第９図はリ
アセンプル用メモリ１４０の構成図、第１０図（Ａ）　
、　　ＣＢ）〜第１２図（Ａ）、（Ｂ）は、それぞれリ
アセンブリ用メモリ１４０内に形成される第１．第２Ｆ
ＩＦＯおよびアイドルＦＩＦＯの構成方法を説明するた
めの図、第１３図〜第１８図は第１．第２およびアイド
ルＦＩＦＯの動作説明図、第１９図はＶＣＩ／ＤＬＣＩ
変換テーブル１６０の構成図、第２０図はヘッダ変換テ
ーブル２１１の構成図、第２１図は回線インタフェース
（ＬＩＦ）１０の構成図、第２２図（Ａ）。 （Ｂ）はフレームおよびセルのフォーマットの１例を示
す図、第２３図（Ａ）、（Ｂ）は本発明に適用できるフ
レームとセルのフォーマットの他の例を示す図、第２４
図と第２６図はそれぞれ第５図、第６図に示す送信系部
分に代る本発明の他の実施例を示す図、第２５図は第２
４図における受信管理テーブル１３０′の構成図である
。 ｌ・・・信号処理装置、２・・・ＡＴＭ交換機、３０・
・・ＡＴＭスイッチ、４０・・・プロセッサ、１００・
・・ＡＤＰ処理部、１０１・・・ＬＡＰＤ−ＬＳＩ、１
４１・・・第１ＰＩＦ０．１４２−・・第２ＦＩＦＯ１
１４３−７イ２ 図 １−　　　　　＋　　　　　　　＋　　　　　　　　　
　　　　　　　Ｊｌｙ η η 図 第 π 口 纂 ４ 回 １−　　＝−Ｊ Ｌ−一一一一」 Ｌ−−−Ｊ Ｌ＝＝＝Ｊ 黛 ７ 目 〃 ８ −−Ｊ １−＝−Ｊ ！ １’？ 口 循 ２θ 図 ｆ）　　２３　　圀 （Ａ） ■ ２５

Claims (1)

1. 【特許請求の範囲】 １、固定長データ単位を受信して可変長データ単位を組
   立て、該可変長データ単位を複数の可変長データ単位処
   理装置に送信し、また、前記複数の可変長データ単位処
   理装置から前記可変長データ単位を受信して前記固定長
   データ単位を組立て、該固定長データ単位を送信するア
   ダプテーション処理装置と、前記複数の可変長データ単
   位処理装置からなる信号処理装置を有するＡＴＭ交換機
   において、前記アダプテーション処理装置内に、前記複
   数の可変長データ単位処理装置毎の可変長データ単位の
   先入れ先出し機構を設けたことを特徴とするＡＴＭ交換
   機。 ２、固定長データ単位を受信して可変長データ単位を組
   立て、該可変長データ単位を複数の可変長データ単位処
   理装置に送信し、また、前記複数の可変長データ単位処
   理装置から前記可変長データ単位を受信して前記固定長
   データ単位を組立て、該固定長データ単位を送信するア
   ダプテーション処理装置と、前記複数の可変長データ単
   位処理装置からなる信号処理装置を有するＡＴＭ交換機
   において、前記アダプテーシヨン処理装置内に、前記複
   数の可変長データ単位処理装置毎の可変長データ単位の
   先入れ先出し機構と、前記組立て処理に失敗した固定長
   データ単位を廃棄するための固定長データ単位の先入れ
   先出し機構を設けたことを特徴とするＡＴＭ交換機。 ３、複数の入力端子と複数の出力端子を持ち、前記入力
   端子から入力される固定長データ単位の各々を方向決め
   するためのスイッチ回路と、特許請求の範囲第１項また
   は第２項に記載の信号処理装置を有するＡＴＭ交換機で
   あって、前記スイッチ回路の入力で、前記固定長データ
   単位の識別番号をＡＴＭ交換機内で唯一の識別番号に変
   換し、さらに前記信号処理装置内のアダプテーシヨン処
   理装置で、可変長データ単位の識別番号を可変長データ
   単位処理装置毎に唯一の識別番号に変換することにより
   コネクシヨン識別を行うことを特徴とするＡＴＭ交換機
   。 ４、固定長データ単位を受信して可変長データ単位を組
   立て、該可変長データ単位を複数の可変長データ単位処
   理装置に送信し、また、前記複数の可変長データ単位処
   理装置から前記可変長データ単位を受信して前記固定長
   データ単位を組立て、該固定長データ単位を送信するア
   ダプテーシヨン処理装置において、該アダプテーション
   処理装置内に前記複数の可変長データ単位処理装置毎の
   可変長データ単位の先入れ先出し機構を設けたことを特
   徴とするアダプテーション処理装置。 ５、固定長データ単位を受信して可変長データ単位を組
   立て、該可変長データ単位を複数の可変長データ単位処
   理装置に送信し、また、前記複数の可変長データ単位処
   理装置から前記可変長データ単位を受信して前記固定長
   データ単位を組立て、該固定長データ単位を送信するア
   ダプテーション処理装置において、該アダプテーション
   処理装置内に前記複数の可変長データ単位処理装置毎の
   可変長データ単位の先入れ先出し機構と、前記組立て処
   理に失敗した固定長データ単位を廃棄するための固定長
   データ単位の先入れ先出し機構を設けたことを特徴とす
   るアダプテーション処理装置。 ６、固定長データ単位を受信して可変長データ単位を組
   立て、該可変長データ単位を複数の可変長データ単位処
   理装置に送信し、また、前記複数の可変長データ単位処
   理装置から前記可変長データ単位を受信して前記固定長
   データ単位を組立て、該固定長データ単位を送信するア
   ダプテーシヨン処理装置において、該アダプテーション
   処理装置内に、前記固定長データ単位の識別子毎の複数
   の先入れ先出し機構と、前記複数の可変長データ単位処
   理装置毎の先入れ先出し機構と、データ格納待ちバッフ
   ァの先入れ先出し機構を設けたことを特徴とするアダプ
   テーシヨン処理装置。 ７、特許請求の範囲第４項〜第６項のいずれかに記載の
   アダプテーシヨン処理装置であって、全ての先入れ先出
   し機構のデータ格納単位を前記固定長データ単位毎とし
   、該データ格納単位をポインタで繋ぐことにより先入れ
   先出し機構を実現し、前記固定長データ単位の識別子毎
   の複数の先入れ先出し機構から、前記複数の可変長デー
   タ単位処理装置毎の先入れ先出し機構へのデータ転送を
   、前記先入れ先出し機構のポインタの制御のみで実現す
   ることを特徴とするアダプテーション処理装置。 ８、特許請求の範囲第４項〜第７項のいずれかに記載の
   アダプテーション処理装置であって、前記固定長データ
   単位の識別子毎の複数の先入れ先出し機構に格納された
   データの滞留時間を測定し、一定時間以上経過した固定
   長データを廃棄することを特徴とするアダプテーシヨン
   処理装置。 ９、特許請求の範囲第４項〜第７項のいずれかに記載の
   アダプテーシヨン処理装置であって、前記固定長データ
   単位の識別子毎の複数の先入れ先出し機構に格納された
   固定長データの数を、前記固定長データ単位の識別子毎
   に測定し、その数が一定値以上になると該固定長データ
   を廃棄することを特徴とするアダプテーション処理装置
   。