JPH0323597A - Rom random write system - Google Patents
Rom random write systemInfo
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- JPH0323597A JPH0323597A JP1158002A JP15800289A JPH0323597A JP H0323597 A JPH0323597 A JP H0323597A JP 1158002 A JP1158002 A JP 1158002A JP 15800289 A JP15800289 A JP 15800289A JP H0323597 A JPH0323597 A JP H0323597A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
本発明は、ROMを自動供給して書き込んだ後に排出を
自動的に行う自動機において、腹数のROMを実装した
後に並列に書き込むときに発生する給徘時間による処理
能力の低下を解決するため、ROMを実装したアドレス
から書き込みおよび読み出しチェ7クをサイクリックに
順次行うことにより、ROMへの書き込み処理能力を向
上させることを目的としている.
〔産業上の利用分野〕
本発明ば、ROMへの書き込みをランダムに行うROM
ランダム書き込み方式に関するものである.t子産業に
おいて、FROM..EFROMなどのプログラマブル
ROMの使用が非常に多くなっており、しかも大容量化
しているため、自動機の処理能力を向上させることが望
まれている.駄を無くして処理能力を向上させることを
目的と〔従来の技術と発明が解決しようとする課題〕従
来、高速のROM書き込み装置として、ギャグプログラ
マーがある.これば、第4図(イ)に示すように複数個
のROMを実装し、これらにアドレス、データ、tSお
よび書込パルスを同時に供給して書き込むものであって
、1個当りの書き込み時間を短縮するものである.
しかし、例えば第4図(ロ)に示すように、ROM■な
いし■を供給(実装)した後、同時に書き込みを開始し
ているため、多数のROMを供給している時間の間、書
き込みが停止しており、無駄な時4間が生してしまうと
いう問題があった.この無駄な時間を無くし、第4図(
ハ)に示すように、ROMを供給した後に順次書き込み
を開始し、全体としての処理能力を向上させることが望
まれている.
本発明は、ROMの実装を契機に書き込み・チェックを
順次開始し、ROMO給排時間による無している.
〔課題を解決する手段〕
第1図を参照して課題を解決する手段を説明する.
第1図において、スタートアドレステーブル51は、書
き込み対象のROMを実装した時に、vIi環する態様
で供給しているアドレスをスタートアドレスとして当該
ROMに対応づけて登録するテーブルである。[Detailed Description of the Invention] [Summary] The present invention is an automatic machine that automatically supplies and writes ROMs and then automatically discharges them. In order to resolve the decline in processing performance due to time, the purpose is to improve the processing performance for writing to ROM by cyclically sequentially performing write and read checks from the address where the ROM is mounted. [Industrial Application Field] The present invention provides a ROM in which writing is performed randomly.
This is related to the random writing method. In the child industry, FROM. .. As programmable ROMs such as EFROM are increasingly being used and their capacities are increasing, it is desired to improve the processing capacity of automatic machines. A gag programmer has been known as a high-speed ROM writing device for the purpose of eliminating waste and improving processing performance [problems to be solved by conventional technology and inventions]. In this case, as shown in FIG. 4(a), multiple ROMs are mounted and data is written to them by simultaneously supplying address, data, tS, and a write pulse, and the writing time per one is It is intended to be shortened. However, as shown in Figure 4 (b), for example, after ROMs ■ or ■ are supplied (mounted), writing is started at the same time, so writing is stopped while a large number of ROMs are being supplied. The problem was that 4 hours were wasted. To eliminate this wasted time, see Figure 4 (
As shown in c), it is desired to start sequential writing after supplying the ROM to improve the overall processing capacity. In the present invention, writing and checking are sequentially started upon mounting the ROM, and there is no need to depend on the ROMO loading/unloading time. [Means for solving the problem] The means for solving the problem will be explained with reference to Figure 1. In FIG. 1, a start address table 51 is a table in which, when a ROM to be written is mounted, an address supplied in a vIi ring manner is registered as a start address in association with the ROM.
ROM実装検出部8ば、ROMが実装されたことを検出
するものである.
(作用〕
本発明は、第1図に示すように、ROM実装検出部8が
ROMの実装を検出したことを契機として、ROMに供
給されているアドレスをスタートアドレスとしてスター
トアドレステーブル5−1に当該ROMに対応づけて登
録し、アドレス、デ一ク、電源および書込パルスなどを
循環する態様で順次供給して当該ROMへの書き込み・
チェックを行い、スタートアドレステーブル5−1に登
録したスタートアドレスの直前のアドレスのときに書き
込みを停止して排出するようにしている.従って、RO
Mの実装を契機に書き込み・チェノクを順次開始し、書
き込み・チェックを開始した直前のアドレスになったと
きに書き込みを停止することにより、ROMの給排時間
による無駄を無くして処理能力を向上させることが可能
となる.〔実施例〕
まず、第2図を用いて本発明の概念を説明する.第2図
(イ)において、ROM(#1)ないしROM (#8
)を図示のように並列に実装する.これらROM(#1
)ないしROM (#8)に対して、同時にアドレスお
よびデータを供給すると共に、実装した順に実装完了信
号を図中のアンド回路に供給して電源および書込パルス
を該当ROMに供給する.
次に、第2図(口)を用いて第2図(イ)構威の動作を
説明する.
第2図(口)において、書き込みアドレスを0000H
から7FFFまで(256KのROMのとき)、循環す
る態様で供給する。The ROM mounting detection section 8 detects that a ROM is mounted. (Operation) As shown in FIG. 1, in the present invention, when the ROM mounting detection unit 8 detects the mounting of the ROM, the address supplied to the ROM is set as the start address and the start address table 5-1 is stored. It is registered in association with the relevant ROM, and the address, disk, power supply, write pulse, etc. are sequentially supplied in a circulating manner to write to the relevant ROM.
A check is performed, and writing is stopped and ejected when the address immediately before the start address registered in the start address table 5-1 is reached. Therefore, R.O.
By starting writing and checking sequentially with the implementation of M, and stopping writing when the address reached immediately before writing and checking was started, processing capacity is improved by eliminating wasted time due to ROM loading and unloading. This makes it possible. [Example] First, the concept of the present invention will be explained using FIG. 2. In Figure 2 (A), ROM (#1) to ROM (#8
) in parallel as shown. These ROMs (#1
) or ROM (#8) at the same time, and in the order of mounting, a mounting completion signal is supplied to the AND circuit in the figure to supply power and write pulses to the corresponding ROM. Next, using Figure 2 (mouth), we will explain the operation of Figure 2 (A). In Figure 2 (opening), set the write address to 0000H.
to 7FFF (for 256K ROM) in a circular manner.
fi+ この状態で、ROM (#1)の実装を完了
した時点でHレベルの実装完了13号を当該ROM(#
I)のアンド回路に入力し、電源および書込パルスを供
給して例えばアドレス“ooooH”から書き込みを開
始する。fi+ In this state, when the implementation of ROM (#1) is completed, the H level implementation completion No. 13 is installed in the ROM (#1).
I) and supplies power and a write pulse to start writing from address "ooooH", for example.
{2}次に、ROM (#2)の実装を完了した時点で
Hレベルの実装完了信号を当該ROM(#2)のアンド
回路に入力し、電源および書込バルスを供給して例えば
アドレス“0183}{”から書き込みを開始する.
(3) 同碌に、ROM (#3)について、例えば
アドレス’03568’から書き込みを開始する.以下
同様に実装完了した順に書き込みを開虻する。{2}Next, when the mounting of the ROM (#2) is completed, an H-level mounting completion signal is input to the AND circuit of the ROM (#2), and power and write pulses are supplied to write the address " 0183} Start writing from {”. (3) Similarly, for ROM (#3), start writing from address '03568', for example. In the same way, the posts will be opened in the order in which the implementation is completed.
(4)以上のようにして書き込みを開始したROMにつ
いて、書き込みを開始したスタートアドレスの直前のス
トップアドレスまで書き込んだときに、該当ROMのア
ンド回路に供給していた実装完了信号をLレベルにし、
書き込みを停止する。(4) For the ROM for which writing has started in the above manner, when writing has been done up to the stop address immediately before the start address at which writing started, the mounting completion signal that was being supplied to the AND circuit of the ROM is set to L level;
Stop writing.
そして、排出する。And then discharge.
以上のように、ROMを実装完了した時点から書き込み
を順次開始し、書き込みを開始した直前のアドレスまで
書き込んだときに書き込みを順次停止することにより、
複数のROMを実装する間、書き込みを待機する必要が
なくなり、書き込み処理の効率化を図ることが可能とな
る.
次に、第l図および第3図を用いて本発明の1実施例の
構威および動作を順次詳細に説明する.第1図において
、ROM (#1)1−1ないしROM (#m)l−
mは、m個,のROMであって、FROM,EPROM
などである。As described above, by sequentially starting writing from the time when ROM mounting is completed and sequentially stopping writing when writing has been performed to the address immediately before starting writing,
There is no need to wait for writing while multiple ROMs are installed, making it possible to improve the efficiency of the writing process. Next, the structure and operation of one embodiment of the present invention will be explained in detail using FIGS. 1 and 3. In FIG. 1, ROM (#1) 1-1 to ROM (#m) l-
m is m ROMs, FROM, EPROM
etc.
レバー2−1ないしレバー2−mは、ROM(#1)I
−XないしROM (#m)1 −mを実装/排出する
ときに操作することによって閉/開される接点をもつレ
バーである.
スイッチ部3−1ないし3−mは、電源(VPF、vc
cなど)および書込パルスW,などをROM(#I)]
−JないしROM (#m)1 −mに供給、あるいは
供給しないようにするものである.メモリ5ば、プログ
ラムおよびデータなどを記憶させるメモリであって、本
実施例に係わるスタートアドレステーブル5−1を設け
るものである。Lever 2-1 to lever 2-m are ROM (#1) I
-X or ROM (#m)1 This is a lever with a contact that can be closed/opened by operating it when mounting/ejecting -m. The switch sections 3-1 to 3-m are connected to a power source (VPF, vc
c) and write pulse W, etc. in ROM (#I)]
-J or ROM (#m)1 This is to supply or not supply to -m. The memory 5 is a memory for storing programs, data, etc., and is provided with a start address table 5-1 according to this embodiment.
アドレスレジスタ6は、CPUl3から通知されたアド
レスを保持し、ROM (#l)l−1ないLROM
(ttm)1 −mに供給するためのレジスタである。Address register 6 holds the address notified from CPU13, and ROM (#l)1-1 is not LROM.
(ttm)1 This is a register for supplying to m.
データレジスタ7ば、CPUl3から通知されたデータ
を保持し、ROM (#1)1−1ないしROM (#
m>l −mに供給するためのレジスタである.
ROM実vt検出部8は、ROM (#l)l−1ない
しROM (#m)1 −mが実装されたことを検出す
るものであって、当該RoM(#l)1−1ないしRO
M (#m)l −mを実装するときに操作するレバー
2−1ないし2 −mの閉状態を検出するものである.
?OM使用制御部9は、スインチ部3−1ないし3−m
を制御してROM (#l)l−1ないしROM (#
m)1−mのうちの実装されたものに電源および書込バ
ルスなどを供給するものである.操作SW&表示部10
は、各種操作指示を与える操作スイッチおよび現在の書
き込み状態などを表示する表示部である.
POWER制御部11ば、ROM (#1)l−1ない
しROM (ttm)1 −mに供給するMfl(V■
、y ccなど)を制御するものである.書込パルス制
御部l2は、ROM (#1)1−1ないしROM (
#m)1 −mに供給する書込パルスW,を制御するも
のである。The data register 7 holds the data notified from the CPU13, and stores the data in the ROM (#1) 1-1 or ROM (#1).
This is a register for supplying m>l −m. The ROM actual vt detection unit 8 detects that ROM(#l)l-1 to ROM(#m)1-m is installed, and the ROM(#l)l-1 to ROM
This is to detect the closed state of levers 2-1 to 2-m that are operated when mounting M (#m)l-m. ? The OM use control section 9 controls the switch sections 3-1 to 3-m.
ROM (#l)l-1 or ROM (#l) by controlling
m) It supplies power, write pulses, etc. to the implemented one of 1-m. Operation SW & display section 10
is a display unit that displays operation switches that give various operation instructions and the current writing status. The POWER control unit 11 supplies Mfl(V■
, ycc, etc.). The write pulse control unit 12 controls ROM (#1) 1-1 to ROM (#1) 1-1 to ROM (
#m) Controls the write pulse W supplied to 1-m.
CPU13は、メモリ5に格納されたプログラムをもと
に書き込み制御などを行うものである.次に、第3図フ
ローチャートを用いて第1図構威の動作を詳細に説明す
る。The CPU 13 performs write control based on the program stored in the memory 5. Next, the operation of the structure shown in FIG. 1 will be explained in detail using the flowchart shown in FIG.
第3図(イ)は、スタートアドレステーブル5−1を示
す.これは、第1図メモリ5中に設けたものであって、
ROMに対応づけて書き込みを開始したスタートアドレ
スを登録するテーブルである.
第3図(口)において、■は、マスタデー夕を読み込む
.これは、ROMに書き込もうとするデータを図示外の
外部記憶装置から読み込み、第1図メモリ5上に展開す
ることを表している.@ば、書き込みアドレスのセント
、およびデタのセントを行う.これは、第1図CPLI
13がアドレスをアドレスレジスタ6およびデータをデ
ータレジスタ7にそれぞれセントし、I?OM (#1
)1−1ないしROM (tFm)l −mに供給する
ことを表す.
@は、i番目(1=1ないしm)のソケットにROM有
りか否かを判別する。これは、第1図レバー2−1ない
し2−mのうちのi番目のレベ2−1の接点が閉(RO
Mが実装されている状f!3i)となっているか否かを
検出することを表す.YESの場合(ROM (#i)
l−iが実装されている場合)には、@を実行する。N
Oの場合には、[相]を実行する.
[相]は、書き込み中か否かを判別する,YESの場合
(スタートアドレステーブル5−1の該当ROMにスタ
ートアドレスが登録されている場合)には、既に書き込
み中であったので、[相]を実行する.NOの場合(ス
タートアドレステーブル5一1の該当ROMのエントリ
がクリアされていた場合)には、書き込み中でなかった
ので、■を実行する.
■は、現書込アドレスをスタートアドレスとしてスター
トアドレステーブル5−1に七ノト(登録)すると共に
、t源(V,c、■,,)および書込バルスW,をON
にする《供給する).これは、第1図スイノチ部3−1
をON状態にして電源(Vcc, Vee)および書込
パルスW,を当該ROM(#l)l−iに供給する状態
にセントすることを表す.
[株]は、m個チェソクが完了したか否かを判別する.
YESの場合には、[相]を実行する.NOの場合には
、Oで1=1+11,.、■ないし[相]を繰り返し実
行する6
以上のOないしOの処理によって、ROMのセット(実
装)の検出を行い、検出時にスタートアドレスをスター
トアドレステーブル5−1に登録する.
[株]は、書き込みを行う.これは、データをROMに
書き込むことを表す.
■は、リードチェックを行う.これは、[相]で書き込
んだ[?OMについて、読み出しを行い、正しいデータ
が書き込まれているか否かをチェックすることを表す.
[相]は、i番目(i−1ないしm)の書き込みを完了
したか否かを判別する.これは、ROM (#j)1−
i(i−1ないしm)について、現書込アドレスが、ス
タートアドレステーブル5−1を参照してスタートアド
レスの直前のアドレスであって書込完了したか否かを判
別することを表す.YESの場合には、[相]でスター
トアドレステーブル5−1中の該当するスタートアドレ
スをクリアおよびV cc−. V PP、W,をOF
Fにし、[相]を実行する,Noの場合には、[相]を
実行する.[相]は、m個のチェンクを完了したか否か
を判別する,YESの場合には、[相]を実行する.N
Oの場合には、■でt=i+lL、[相]ないし◎を繰
り返し実行する.
以上の[相]ないし◎の処理によって、ROMへの書き
込みの完了を検出する.
◎は、書込アドレスを+1する.
■は、作業中断か否かを判別する。これは、オペレータ
から作業中断の指令があったか否かを判別する。YES
の場合には、終る.NOの場合には、0以降を繰り返し
実行する。FIG. 3(a) shows the start address table 5-1. This is provided in the memory 5 in FIG.
This is a table that registers the start address at which writing started in association with the ROM. In Figure 3 (opening), ■ reads the master data. This indicates that data to be written to the ROM is read from an external storage device (not shown) and expanded on the memory 5 in FIG. @ writes the write address and sends the data. This is shown in Figure 1 CPLI
13 sends the address to address register 6 and data to data register 7, respectively, and I? OM (#1
)1-1 to ROM (tFm)l -m. @ determines whether or not the i-th (1=1 to m) socket has a ROM. This means that the contact point of the i-th level 2-1 of the levers 2-1 to 2-m in FIG. 1 is closed (RO
M is implemented f! 3i) is detected. If YES (ROM (#i)
(if l-i is implemented), execute @. N
If O, execute [phase]. [Phase] determines whether or not writing is in progress. If YES (when the start address is registered in the corresponding ROM in the start address table 5-1), since writing is already in progress, [Phase] is used. ]. If NO (if the entry of the corresponding ROM in the start address table 5-1 has been cleared), it means that writing is not in progress, so execute step (2). ■ registers the current write address as the start address in the start address table 5-1, and turns on the t source (V, c, ■,,) and the write pulse W.
To 《supply》. This is the Suinochi part 3-1 in Figure 1.
This represents turning on the power supply (Vcc, Vee) and the write pulse W to the ROM (#l)l-i. [Stock] determines whether m pieces of Cheseok have been completed.
If YES, execute [phase]. In case of NO, 1=1+11, . , No -na or [Phase] Repeatedly execute the ROM set (implementation) by the processing of 6 or more O or O, and registers the start address at the start address table 5-1 at the time of detection. [Stock] writes. This represents writing data to ROM. ■ Performs a lead check. This is the [? This indicates that OM is read and checked to see if correct data has been written. [Phase] determines whether the i-th (i-1 to m) write has been completed. This is ROM (#j)1-
For i (i-1 to m), this indicates that the current write address refers to the start address table 5-1 to determine whether or not the current write address is the address immediately before the start address and writing has been completed. If YES, the corresponding start address in the start address table 5-1 is cleared in [phase] and V cc-. V PP, W, OF
Set to F and execute [phase]. If No, execute [phase]. [Phase] determines whether m changes have been completed. If YES, execute [Phase]. N
In the case of O, repeat t=i+lL and [phase] to ◎ in ■. Completion of writing to the ROM is detected by the above processes from [phase] to ◎. ◎ increases the write address by 1. (2) determines whether the work is interrupted or not. This determines whether or not there is a command from the operator to interrupt the work. YES
If , it ends. If NO, steps 0 and subsequent steps are repeated.
第1図ば本発明の1実施例構戊図、第−2図は本発明の
概念説明図、第3図は本発明の動作説明フローチャート
、第4図は従来技術の説明図を示す。
図中、1−1ないし1−mはROM,2−1ないし2−
mはレバー、3−1ないし3 −mはスイソチ部、5は
メモリ、5−1はスタートアドレステーブル、6はアド
レスレジスク、7ばデータレジスタ、8はl?OM実装
検出部、9はROM使用制御部、I1ぱPOWER制n
C部、l2は言込バルス制御部、l3はcpuを表す。
〔発明の効果〕FIG. 1 is a schematic diagram of one embodiment of the present invention, FIG. 2 is a conceptual explanatory diagram of the present invention, FIG. 3 is a flowchart explaining the operation of the present invention, and FIG. 4 is an explanatory diagram of the prior art. In the figure, 1-1 to 1-m are ROM, 2-1 to 2-
m is a lever, 3-1 to 3-m are switch parts, 5 is a memory, 5-1 is a start address table, 6 is an address register, 7 is a data register, and 8 is l? OM mounting detection section, 9 is ROM usage control section, I1 is POWER system
In the C part, l2 represents a speech pulse control part, and l3 represents a CPU. 〔Effect of the invention〕
Claims (1)
いて、 書き込みを行おうとするROMを実装した時に、複数の
ROMに同時に循環する態様で供給しているアドレスを
当該ROMのスタートアドレスとして登録するスタート
アドレステーブル(5−1)を設け、 ROMの実装を契機として、このスタートアドレステー
ブル(5−1)に当該ROMに対応づけてスタートアド
レスを登録すると共に、アドレス、データ、電源および
書込パルスなどを供給して当該ROMへの書き込みを順
次行い、上記スタートアドレステーブル(5−1)に登
録したスタートアドレスの直前のアドレスのときに書き
込みを停止するように構成したことを特徴とするROM
ランダム書き込み方式。[Claims] In a writing method in which writing to a ROM is performed randomly, when a ROM to which writing is to be performed is mounted, an address that is supplied in a circular manner to multiple ROMs at the same time is set as the start address of the ROM. A start address table (5-1) to be registered is provided, and when a ROM is installed, the start address is registered in this start address table (5-1) in association with the ROM, and the address, data, power supply and write information are The present invention is characterized in that it is configured such that writing to the ROM is performed sequentially by supplying a pulse, etc., and writing is stopped when the address immediately before the start address registered in the start address table (5-1) is reached. ROM
Random writing method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15800289A JPH0743953B2 (en) | 1989-06-20 | 1989-06-20 | ROM random writing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15800289A JPH0743953B2 (en) | 1989-06-20 | 1989-06-20 | ROM random writing device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0323597A true JPH0323597A (en) | 1991-01-31 |
JPH0743953B2 JPH0743953B2 (en) | 1995-05-15 |
Family
ID=15662105
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15800289A Expired - Lifetime JPH0743953B2 (en) | 1989-06-20 | 1989-06-20 | ROM random writing device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0743953B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0695740A1 (en) | 1994-08-05 | 1996-02-07 | Sumitomo Chemical Company, Limited | Quinonediazine sulfonic acid esters and positive photoresist compositions comprising the same |
US5696065A (en) * | 1994-07-05 | 1997-12-09 | Asahi Denka Kogyo K. K. | Engine oil composition |
-
1989
- 1989-06-20 JP JP15800289A patent/JPH0743953B2/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5696065A (en) * | 1994-07-05 | 1997-12-09 | Asahi Denka Kogyo K. K. | Engine oil composition |
EP0695740A1 (en) | 1994-08-05 | 1996-02-07 | Sumitomo Chemical Company, Limited | Quinonediazine sulfonic acid esters and positive photoresist compositions comprising the same |
Also Published As
Publication number | Publication date |
---|---|
JPH0743953B2 (en) | 1995-05-15 |
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