JPH03232232A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】 〔概 要〕 半導体装置における多層配線の形成方法に関し。[Detailed description of the invention] 〔overview〕 Regarding a method for forming multilayer wiring in a semiconductor device.
マスクを用いることなくコンタクトホールの形成および
多層配線間の接続を可能とすることを目的とし。The purpose is to enable the formation of contact holes and connections between multilayer wiring without using a mask.
半導体回路素子が形成された基板上に、互いに絶縁層で
分離された積層構造を成し且つ層間で互いに交差する部
分を有する複数の配線層を形成する工程と、所定の該交
差部分にレーザビームを照射して該交差部分における該
絶縁層にコンタクトホールを形成する工程と、少なくと
も該コンタクトホールの周囲近傍の領域にレーザビーム
を照射して該周囲近傍領域における該配線層を溶融する
ことにより該配線層をコンタクトホール内に充填する工
程とを含むように構成する。A step of forming a plurality of wiring layers having a laminated structure separated from each other by an insulating layer and having mutually intersecting portions on a substrate on which a semiconductor circuit element is formed, and applying a laser beam to a predetermined intersecting portion. forming a contact hole in the insulating layer at the intersection, and irradiating at least a region near the periphery of the contact hole with a laser beam to melt the wiring layer in the region near the periphery. and filling the contact hole with a wiring layer.
本発明は、半導体装置における多層配線の形成方法に関
する。The present invention relates to a method for forming multilayer wiring in a semiconductor device.
ゲートアレイ等を用いるセミカスタム集積回路の製造に
おいては、仕様の決定から製品の完成まで期間の短縮、
すなわち、短納期を要求されることが多い。また、これ
らの製品は、多品種少量生産であることが多い。In the manufacture of semi-custom integrated circuits using gate arrays, etc., the period from determining specifications to completing the product is shortened,
In other words, short delivery times are often required. Furthermore, these products are often manufactured in small quantities in a wide variety of products.
この種の製品は、はとんどの配線パターンが標準化され
ており、ユーザの仕様にしたがってこれら配線間を接続
することによって所望の回路が形成される。一部の配線
については、固有のパターン設計が行われる場合もある
。上記にもとづいてコンタクトホール形成のためのエツ
チング用マスクが作製されるが１通常、−品種につき数
ないし数十枚のマスクが必要であり、これらの設計およ
び加工が納期を決定する最大の要素となっている。Most of the wiring patterns of this type of product are standardized, and a desired circuit is formed by connecting these wirings according to the user's specifications. A unique pattern design may be performed for some wiring. Etching masks for forming contact holes are manufactured based on the above-mentioned method, but usually several to dozens of masks are required for each product, and the design and processing of these masks is the biggest factor in determining delivery time. It has become.
従来は、仕様決定後に、コンタクトホール形成のための
所要数のマスクを作製し、各々の層間絶縁層を形成する
ごとに、コンタクトホールの形成各々の配線層の形成を
繰り返して多層化する方法が採られていた。Conventionally, after specifications are determined, the required number of masks for forming contact holes are made, and each time an interlayer insulating layer is formed, contact holes are formed and each wiring layer is formed repeatedly to create a multilayer structure. It had been taken.
上記のように、従来は、層間絶縁層ごとに異なるコンタ
クトホール形成用のマスクの］乍製を必要とし、しかも
、配線層の形成を仕様決定後に行わなければならなかっ
た。このため、仕様決定後の工程数が多く、短納期に限
界が生じていた。As described above, conventionally, it was necessary to prepare a different contact hole forming mask for each interlayer insulating layer, and furthermore, wiring layers had to be formed after specifications were determined. For this reason, there were a large number of steps required after specifications were determined, and there was a limit to short delivery times.
ゲートアレイ等においては、はとんどの配線パターンは
標準化されており、これら配線間に所要のコンタクトホ
ールを形成するこにより、層間接続を行うのである。し
たがって、層間絶縁層および配線層が形成された中間製
品をストックし、仕様決定後に層間接続を行うことを可
能にすれば。In gate arrays and the like, most wiring patterns are standardized, and interlayer connections are made by forming required contact holes between these wirings. Therefore, it would be possible to stock intermediate products on which interlayer insulating layers and wiring layers are formed, and to perform interlayer connections after specifications are determined.
より納期短縮ができる。しかも、マスクを用いずニコン
タクトホールの形成を可能にすれば、著しい短納期を実
現できる。Delivery time can be shortened. Furthermore, if it is possible to form two contact holes without using a mask, a significantly short delivery time can be achieved.
本発明は、より少ないマスク数で所要の配線を可能とす
ることにより、製造工程のターンアラウンドタイムを短
縮することを目的とする。An object of the present invention is to shorten the turnaround time of a manufacturing process by enabling required wiring with a smaller number of masks.
上記目的は、半導体回路素子が形成された基板上に、互
いに絶縁層で分離された積層構造を成し且つ層間で互い
に交差する部分を有する複数の配線層を形成する工程と
、所定の該交差部分にレーザビームを照射して該交差部
分における該絶縁層にコンタクトホールを形成する工程
と、少なくとも該コンタクトホールの周囲近傍の領域に
レーザビームを照射して該周囲近傍領域における該配線
層を溶融することにより該配線層をコンタクトホール内
に充填する工程とを含むことを特徴とする本発明に係る
半導体装置の製造方法によって達成される。The above object is to form, on a substrate on which a semiconductor circuit element is formed, a plurality of wiring layers having a laminated structure separated from each other by an insulating layer and having portions that intersect with each other, and to forming a contact hole in the insulating layer at the intersection by irradiating the portion with a laser beam; and irradiating at least a region near the periphery of the contact hole with the laser beam to melt the wiring layer in the region near the periphery. This is achieved by the method for manufacturing a semiconductor device according to the present invention, which includes the step of filling the contact hole with the wiring layer.
［作 用］
第１圀は本発明の原理説明図である。同図（ａ）に示す
ように、半導体回路素子（図示省略）が形成された基板
１の一表面には、第１の配線層２が形成されている。第
１の配線層２は所定形状にパターンニングされており、
前記回路素子に接続されている。基板ｌ上に、第１の配
線層２を覆う絶縁層３を形成する。[Function] The first diagram is a diagram illustrating the principle of the present invention. As shown in FIG. 2A, a first wiring layer 2 is formed on one surface of a substrate 1 on which semiconductor circuit elements (not shown) are formed. The first wiring layer 2 is patterned into a predetermined shape,
connected to the circuit element. An insulating layer 3 covering the first wiring layer 2 is formed on the substrate l.
・次いで、同図（ｂ）に示すように、絶縁層３上に第２
の配線層４を堆積する。そして、これを、同図（Ｃ）に
示すように、所定形状にパターンニングする。・Next, as shown in the figure (b), a second layer is formed on the insulating layer 3.
A wiring layer 4 is deposited. This is then patterned into a predetermined shape as shown in FIG.
第２の配線層４は第１の配線層２と交差する部分を有す
る。The second wiring layer 4 has a portion that intersects with the first wiring layer 2.
次いで、所定の前記交差部分にレーザビーム５を照射し
、同図（ｄ）に示すように、絶縁層３にコンタクトホー
ル６を形成する。これは、いわゆるレーザトリミング技
術の応用であり、絶縁層３は上方から次第に蒸発あるい
は昇華して消失する。このとき、コンタクトホール６上
に存在していた第２の配線層４も蒸発して消失してしま
う。Next, a laser beam 5 is irradiated onto the predetermined intersection, thereby forming a contact hole 6 in the insulating layer 3, as shown in FIG. 3(d). This is an application of so-called laser trimming technology, and the insulating layer 3 gradually evaporates or sublimates and disappears from above. At this time, the second wiring layer 4 existing on the contact hole 6 also evaporates and disappears.
次いで、コンタクトホール６を包含する直径を有するレ
ーザビーム７をコンタクトホール６周囲の第２の配線層
４に合焦するように照射する。これにより、同図（ｅ）
に示すように、コンタクトホール６周囲の第２の配線層
４が溶融するとともにコンタクトホール６内に流れこみ
、コンタクトホ−ル６を充填する。このためのレーザビ
ーム照射は、第２の配線層４が溶融するに充分な出力に
下げて行う。このようにして１図示のように、第２の配
線層４と第１の配線層２とが接続される。Next, a laser beam 7 having a diameter that includes the contact hole 6 is irradiated so as to be focused on the second wiring layer 4 around the contact hole 6 . As a result, the same figure (e)
As shown in FIG. 2, the second wiring layer 4 around the contact hole 6 melts and flows into the contact hole 6, filling the contact hole 6. The laser beam irradiation for this purpose is performed at a power level low enough to melt the second wiring layer 4. In this way, the second wiring layer 4 and the first wiring layer 2 are connected as shown in FIG.
従来の方法によれば、ユーザの仕様決定後にコンタクト
ホール形成用のマスクの設計・作製が行われ、引続いて
、このマスクを用いて絶縁層３にコンタクトホールを形
成したのち、第２の配線層４の堆積およびパターンニン
グが行われていた。According to the conventional method, a mask for forming a contact hole is designed and manufactured after the user's specifications are determined, and then the contact hole is formed in the insulating layer 3 using this mask, and then the second wiring is formed. Layer 4 was being deposited and patterned.
このように、仕様決定後の工程数が多く、また。In this way, there are many steps after the specifications are decided, and.
コンタクトホール形成のためのマスクの作製が必須であ
り、このような工程数およびマスク数は。It is essential to create a mask for forming contact holes, and the number of steps and masks required.
配線層数が多いほど増加する。It increases as the number of wiring layers increases.
これに対して、上記本発明においては。On the other hand, in the present invention described above.
■半導体回路素子が形成された基板上に、パターンニン
グされた配線層および絶縁層の各々を所定層ずつ形成し
ておく
■レーザビーム照射により絶縁層にコンタクトホールを
形成するとともに所定配線層間の接続を行う
ことにより、一連の工程のできるだけ後段階の中間製品
を標準品としてストック可能とするとともに、マスクの
作製工数を低減し、その結果、短納期が可能となる。■Predetermined patterned wiring layers and insulating layers are formed on the substrate on which semiconductor circuit elements are formed ■Contact holes are formed in the insulating layers by laser beam irradiation, and connections are made between the predetermined wiring layers. By doing this, it is possible to stock intermediate products as late as possible in a series of processes as standard products, reduce the number of mask manufacturing steps, and, as a result, shorten delivery times.
以下本発明の実施例を図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第２図は、３層配線を用いるゲートアレイの標準化され
た配線パターンの部分を示す模式的断図図である。FIG. 2 is a schematic cross-sectional view showing a portion of a standardized wiring pattern of a gate array using three-layer wiring.
同図（ａ）を参照して１例えばシリコンウェハから成る
半導体基板１０上に、絶縁層１２を介して第１の配線層
２１を形成する。第１の配線層２は９例えばスパッタリ
ング法により堆積した厚さ１μｍ程度のアルミニウム（
Ａ Ｉ ） 薄膜を所定形状にパターンニングして成り
、絶縁層１２に設けられたコンタクトホールを通じて、
半導体基板１０に形成されているトランジスタ等の回路
素子を構成する拡散層１１に接続されている。Referring to FIG. 1A, a first wiring layer 21 is formed on a semiconductor substrate 10 made of, for example, a silicon wafer, with an insulating layer 12 interposed therebetween. The first wiring layer 2 is made of aluminum (9) having a thickness of about 1 μm deposited by sputtering, for example.
A I) A thin film is patterned into a predetermined shape, and through a contact hole provided in the insulating layer 12,
It is connected to a diffusion layer 11 forming a circuit element such as a transistor formed on a semiconductor substrate 10.
次いで、基板１上に第１の配線層２１を覆う絶縁層３１
を堆積する。絶縁層３１は１例えばＣＶＤ （化学気相
成長）法による厚さ約０．５μｍのＳｉＯ２薄膜である
。絶縁層３１上に、前記と同様にして１例えばＡＩ薄膜
から成る第２の配線層４１を形成する。なお。Next, an insulating layer 31 covering the first wiring layer 21 is formed on the substrate 1.
Deposit. The insulating layer 31 is, for example, a SiO2 thin film about 0.5 μm thick formed by CVD (chemical vapor deposition). A second wiring layer 41 made of, for example, an AI thin film is formed on the insulating layer 31 in the same manner as described above. In addition.
第１の配線層２１と第２の配線層４１および後に形成さ
れる第３の配線層４２の三者が交差する部分で。At the intersection of the first wiring layer 21, the second wiring layer 41, and the third wiring layer 42 to be formed later.
第２の配線層４１と第１の配線層２１との相互接続を行
う場合には、あらかじめ絶縁層３１にコンタクトホール
を形成しておき、そののち第２の配線層４１を堆積する
。When interconnecting the second wiring layer 41 and the first wiring layer 21, contact holes are formed in the insulating layer 31 in advance, and then the second wiring layer 41 is deposited.
−ｇに、上記のように、三つの配線層が交差する位置に
おける下層配線層間の相互接続は少なく。-g, as mentioned above, there are few interconnections between lower wiring layers at locations where three wiring layers intersect.
このような接続位置を標準化しておけば、このためのコ
ンタクトホール形成用のマスクを新たに作製する必要は
ない。If such connection positions are standardized, there is no need to create a new mask for forming contact holes.
第２の配線層４１を所定形状にパターンニングしたのち
、前記と同様にして１例えばＳｉＯ□薄膜から成る絶縁
層３２を堆積する。さらに、絶縁層３２上に。After patterning the second wiring layer 41 into a predetermined shape, an insulating layer 32 made of, for example, a SiO□ thin film is deposited in the same manner as described above. Furthermore, on the insulating layer 32.
前記と同様にして１例えばＡＩ薄膜から成る第３の配線
層４２を堆積し、これを所定形状にパターンニングする
。A third wiring layer 42 made of, for example, an AI thin film is deposited in the same manner as described above, and patterned into a predetermined shape.
次いで、同図（ｂ）に示すように、第３の配線層４２と
第２の配線層４１の所定交差部分に、レーザビーム５Ａ
を照射し１次いで、別の所定交差部分にレーザビーム５
Ｂを照射する。レーザビーム５Ａおよび５Ｂは、被照射
位置で１例えば直径１μｍになるように集束され、かつ
、そのエネルギーは約２μジユールである。これにより
、厚さ０．５ μｍの５ｉｆｔ絶縁層３２に、直径約２
μｍのコンタクトホール６Ａおよび６Ｂが形成される。Next, as shown in FIG. 4B, a laser beam 5A is applied to a predetermined intersection between the third wiring layer 42 and the second wiring layer 41.
1, then irradiate another predetermined intersection with a laser beam 5
Irradiate B. The laser beams 5A and 5B are focused to have a diameter of, for example, 1 μm at the irradiated position, and have an energy of about 2 μjoules. As a result, a 5ift insulating layer 32 with a thickness of 0.5 μm is coated with a
Contact holes 6A and 6B of μm are formed.
これらコンタクトホールの形成の終点は、あらかじめ、
絶縁層３２の厚さをトリミングするに要する時間を求め
ておくことにより、レーザビームの照射時間にもとづい
て制御する。これにより、コンタクトホール内に第２の
配線層４１が表出した時点で加工を停止することができ
る。同様にして、順次所定の交差部分にコンタクトホー
ルを形成する。レーザビーム５Ａおよび５Ｂは、一つの
レーザビームを基板１に対して相対的に移動すればよく
１例えばレーザビームを固定しておき、基板１を２周知
のＸ−Ｙステージを用いて移動することにより行うこと
ができる。The end point of forming these contact holes is determined in advance.
By determining the time required to trim the thickness of the insulating layer 32, control is performed based on the laser beam irradiation time. Thereby, processing can be stopped when the second wiring layer 41 is exposed within the contact hole. Similarly, contact holes are sequentially formed at predetermined intersections. For the laser beams 5A and 5B, it is sufficient to move one laser beam relative to the substrate 1.For example, the laser beam may be fixed and the substrate 1 may be moved using a well-known X-Y stage. This can be done by
次いで、レーザビーム５Ａおよび５Ｂの直径を約３倍に
拡大するとともに、そのエネルギーを約０．２ジユ一ル
程度に下げ、コンタクトホール６Ａおよび６Ｂに照射す
る。これにより、コンタクトホール６Ａを含みその周囲
にわたる、直径６μｍ程度の領域における第３の配線層
４２が加熱・溶融され、一部がコンタクトホール６Ａ内
に流れ込んでこれを充填する。その結果、第３の配線層
４２と第２の配線層４１とが接続される。同様にして、
コンタクトホール６Ｂを通じて、別の第３の配線層４２
と第２の配線層４Ｉとが接続される。Next, the diameters of the laser beams 5A and 5B are expanded approximately three times, the energy thereof is lowered to approximately 0.2 joules, and the contact holes 6A and 6B are irradiated. As a result, the third wiring layer 42 in a region having a diameter of approximately 6 μm including and around the contact hole 6A is heated and melted, and a portion of the third wiring layer 42 flows into the contact hole 6A and fills it. As a result, the third wiring layer 42 and the second wiring layer 41 are connected. Similarly,
Another third wiring layer 42 through the contact hole 6B.
and the second wiring layer 4I are connected.
図示のように、第３の配線層４２と第１の配線層２１と
の交差部分間に第２の配線層４１が存在しない位置にレ
ーザビーム５Ｃを照射すれば、絶縁層３２および３１を
貫通する 、 コンタクトホール６Ｃが形
成され、前記と同様に、直径を拡大された低エネルギー
のレーザビーム５Ｃにより、コンタクトホール６Ｃ内に
第３の配線層４２を充填し、第３の配線層４２と第１の
配線層２１とを接続することもてきる。As shown in the figure, if the laser beam 5C is irradiated to a position where the second wiring layer 41 does not exist between the intersection of the third wiring layer 42 and the first wiring layer 21, it will penetrate through the insulating layers 32 and 31. Then, a contact hole 6C is formed, and the third wiring layer 42 is filled in the contact hole 6C using a low-energy laser beam 5C with an enlarged diameter in the same manner as described above. It is also possible to connect the first wiring layer 21.
本発明に係るレーザビーム照射による多層配線層間の接
続に要する時間は、コンタクトホール数に比例する。ち
なみに、一つのコンタクトホールの形成およびこれを通
じての接続に要する平均時間が１秒とし、−チップ当た
りのコンタクトホール数が３０００個であり、一つのウ
ェハ上のチップ数が２０であるとすると、ウニへ当たり
の加工時間は約１７時間となる。この時間は、従来の方
法において、コンタクトホール形成用の数ないし十数枚
のマスクの作図および加工に要する数日に比較して。The time required to connect multilayer wiring layers by laser beam irradiation according to the present invention is proportional to the number of contact holes. By the way, assuming that the average time required to form one contact hole and connect through it is 1 second, - the number of contact holes per chip is 3000, and the number of chips on one wafer is 20, then The processing time per head is about 17 hours. This time is compared to the several days required to draw and process several to a dozen masks for forming contact holes using conventional methods.
大きく短縮される。さらに、引き続いて、各絶縁層およ
び配線層ごとに個別に堆積工程およびエツチング工程が
繰り返して行われるのに比べ１本発明によれば、これら
をあらかじめ終了した状態でストックしておくことがで
きる。したがって、少量多品種の製造においては、総合
的には著しい短縮が達成可能である。greatly shortened. Further, unlike the deposition and etching steps that are successively performed individually and repeatedly for each insulating layer and wiring layer, the present invention allows these steps to be completed and stored in advance. Therefore, in the production of a wide variety of products in small quantities, a significant reduction can be achieved overall.
第１図は本発明の原理説明図。
第２図は本発明の詳細な説明図。
である。
図において。
ｌは基板。
２と４と２１と４１と４２は配線層。
３と１２と３１と３２は絶縁層。
５とガと５Ｂと５Ｃと７はレーザビーム。
６と６八と６Ｂと６Ｃはコンタクトホール１０は半導体
基板
１１は拡散層
である。FIG. 1 is a diagram explaining the principle of the present invention. FIG. 2 is a detailed explanatory diagram of the present invention. It is. In fig. l is the board. 2, 4, 21, 41 and 42 are wiring layers. 3, 12, 31 and 32 are insulating layers. 5, Ga, 5B, 5C, and 7 are laser beams. 6, 68, 6B, and 6C, the contact holes 10 and the semiconductor substrate 11 are diffusion layers.
Claims (1)
分離された積層構造を成し且つ層間で互いに交差する部
分を有する複数の配線層を形成する工程と、 所定の該交差部分にレーザビームを照射して該交差部分
における該絶縁層にコンタクトホールを形成する工程と
、 少なくとも該コンタクトホールの周囲近傍の領域に選択
的にレーザビームを照射して該周囲近傍領域における該
配線層を溶融することにより該配線層をコンタクトホー
ル内に充填する工程とを含むことを特徴とする半導体装
置の製造方法。[Claims] A step of forming, on a substrate on which a semiconductor circuit element is formed, a plurality of wiring layers having a laminated structure separated from each other by an insulating layer and having portions that intersect with each other between the layers; irradiating the intersection with a laser beam to form a contact hole in the insulating layer at the intersection; and selectively irradiating at least a region near the periphery of the contact hole with a laser beam to form a contact hole in the insulating layer at the intersection. A method of manufacturing a semiconductor device, comprising the step of filling a contact hole with the wiring layer by melting the wiring layer.
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| JP2881190A JPH03232232A (en) | 1990-02-08 | 1990-02-08 | Manufacture of semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JPH03232232A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998020527A1 (en) * | 1996-11-08 | 1998-05-14 | W.L. Gore & Associates, Inc. | Multiple frequency processing to improve electrical resistivity of blind micro-vias |
| JP2007013127A (en) * | 2005-06-01 | 2007-01-18 | Semiconductor Energy Lab Co Ltd | Integrated circuit device, its fabrication process |
| US8362485B2 (en) | 2005-06-01 | 2013-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Integrated circuit device and method for manufacturing integrated circuit device |
-
1990
- 1990-02-08 JP JP2881190A patent/JPH03232232A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998020527A1 (en) * | 1996-11-08 | 1998-05-14 | W.L. Gore & Associates, Inc. | Multiple frequency processing to improve electrical resistivity of blind micro-vias |
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| JP2013042180A (en) * | 2005-06-01 | 2013-02-28 | Semiconductor Energy Lab Co Ltd | Manufacture method of integrated circuit device |
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