JPH03220992A - ビデオ信号処理回路 - Google Patents
ビデオ信号処理回路Info
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- JPH03220992A JPH03220992A JP2017048A JP1704890A JPH03220992A JP H03220992 A JPH03220992 A JP H03220992A JP 2017048 A JP2017048 A JP 2017048A JP 1704890 A JP1704890 A JP 1704890A JP H03220992 A JPH03220992 A JP H03220992A
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- 230000005684 electric field Effects 0.000 claims abstract description 16
- 238000001514 detection method Methods 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 235000013351 cheese Nutrition 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- Television Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は走査線補間を行うビデオ信号処理回路に関し、
特にディジタル化されたビデオデータによ′す、走査線
補間するものに関する。
特にディジタル化されたビデオデータによ′す、走査線
補間するものに関する。
[従来の技術]
よりTV、ディジタルテレビと呼ば゛れる信号処理技術
は、主に3次元y / c分離とともに走査線補間を行
いノンインターレースを行うものとから戊り立つO特に
走査線補間は垂直解稼度が上がるラインフリッカが目立
たなくなる等、高画質化にはかかせない技術である。走
査線補間の方法と゛しては、1水平走査期間(以下1H
と略す)画像データを遅延または記憶する1Hメモリと
1垂直走査期間(以下1フィールド略す)を遅延または
記憶する1フイールドメモリを備え、それらの出力信号
を映像の動き量に応じて適応的に加算し、静止画の時は
1フイールド前の信号で、動画の時は1H前と現在の信
号の平均で補間を行う方法がある。
は、主に3次元y / c分離とともに走査線補間を行
いノンインターレースを行うものとから戊り立つO特に
走査線補間は垂直解稼度が上がるラインフリッカが目立
たなくなる等、高画質化にはかかせない技術である。走
査線補間の方法と゛しては、1水平走査期間(以下1H
と略す)画像データを遅延または記憶する1Hメモリと
1垂直走査期間(以下1フィールド略す)を遅延または
記憶する1フイールドメモリを備え、それらの出力信号
を映像の動き量に応じて適応的に加算し、静止画の時は
1フイールド前の信号で、動画の時は1H前と現在の信
号の平均で補間を行う方法がある。
[発明が解決しようとする課題]
ところが、このような走査線補間を行うと次の事が問題
となる。ノイズの少ないビデオンース、例えば光学式読
み取りディスクの通常再生や、強電界中での安定したテ
レビジョン放送を受信した場合は、動き検出も正確に行
え、走査捕間を行う効果が見られる。しかし電界の弱い
地域でのテレビジョン受信の場合は、映像が充分なS/
Nをとれないため、走査線補間による画質向上よりも、
S/Nの改善が望まれる。
となる。ノイズの少ないビデオンース、例えば光学式読
み取りディスクの通常再生や、強電界中での安定したテ
レビジョン放送を受信した場合は、動き検出も正確に行
え、走査捕間を行う効果が見られる。しかし電界の弱い
地域でのテレビジョン受信の場合は、映像が充分なS/
Nをとれないため、走査線補間による画質向上よりも、
S/Nの改善が望まれる。
不発明は、これらの問題を解決するもので、その目的と
するところは、ノイズの少ない画面では1フイールド又
は1Hメモリにて走査線補間を行うことで垂直方向の解
像度を向上させ、ノイズの多い画面では平均値を用いて
走査線補間を行うことでノイズ量を減少した映像を提供
することにある。
するところは、ノイズの少ない画面では1フイールド又
は1Hメモリにて走査線補間を行うことで垂直方向の解
像度を向上させ、ノイズの多い画面では平均値を用いて
走査線補間を行うことでノイズ量を減少した映像を提供
することにある。
[課題を解決するための手段」
前記目的を遠戚するために本発明のビデオ信号処理回路
は、 (1)a) 走査線補間を行うビデオ信号処理回路にお
いて b) 少なくとも1水平走査期間遅延できる遅延装置と C) 少なくとも1垂直走査期間記憶できる記憶装置と d) テレビジョン映像の動き量により、前記遅延装置
と前記記憶装置の出力を適応的に加算する加算器1と e) 現在の信号と前記加算器1の出力を割合いKで加
算する加算器2と f) 現在の信号と前記加算器1の出力を割合い(1−
K)で加算する加算器6と g) 前記加算器2と前記加算器乙の出力から走査線補
間を行う補間回路と ん) 前記加算器2と前記加算器3の加算する割合いK
を制御する係数制御回路を備えたことを特徴とする。
は、 (1)a) 走査線補間を行うビデオ信号処理回路にお
いて b) 少なくとも1水平走査期間遅延できる遅延装置と C) 少なくとも1垂直走査期間記憶できる記憶装置と d) テレビジョン映像の動き量により、前記遅延装置
と前記記憶装置の出力を適応的に加算する加算器1と e) 現在の信号と前記加算器1の出力を割合いKで加
算する加算器2と f) 現在の信号と前記加算器1の出力を割合い(1−
K)で加算する加算器6と g) 前記加算器2と前記加算器乙の出力から走査線補
間を行う補間回路と ん) 前記加算器2と前記加算器3の加算する割合いK
を制御する係数制御回路を備えたことを特徴とする。
(2)a) 前記ビデオ信号処理回路においてb) テ
レビジョン放送の受信を行うチューナと C) 前記チー−すより電界強度の検出を行い前記制御
回路に出力する検出回路を備えたことを特徴とする。
レビジョン放送の受信を行うチューナと C) 前記チー−すより電界強度の検出を行い前記制御
回路に出力する検出回路を備えたことを特徴とする。
[実施例]
以下、本発明の構筬例を図面に基づき説明する第1図は
本発明によるビデオ信号処理回路の構成図である。
本発明によるビデオ信号処理回路の構成図である。
101インターレース信号は、例えばコンポジットビデ
オ信号、輝度信号、色信号等である。102 1H遅延
回路は1Hの遅延が可能なシフトレジスタであればよく
、また1Hのラインメモリで構成してもよい。10ろ加
算器1は現在の信号と102 1H遅延回路の出力信号
を加算するもので、104シフトレジスタで1/2倍す
ることと合わせて、現在の信号と102 1H遅延回路
の出力信号の平均値(以下この信号を平均値信号と略す
)を取るものである。この構成は現在の信号と102
1H遅延回路の出力信号の平均値が得られれば、どの様
なものでもよく、例えば7フトレジスタにて各々の信号
を1/2倍し、その後加算する構成でもよい。1051
フイールドメモリは1フイ一ルド間のデータを記憶する
もので、1フイールド遅延したデータを得ることが目的
である。従って1フイールド遅延させる遅延回路でもよ
い。106動き検出回路は映像の動きを検出するもので
、フレーム間、フィールド間等の画素毎の差分を求め、
この差分によりその画素が動いているかを検出するもの
である。107ミキサ回路は、106動き検出から得た
動き量により104シフトレジスタの出力と105フイ
ールドメモリの出力を適応的に加算するものである。加
算の重みづけは、動き量が少ないときは105フイール
ドメモリの出力の割合いを多く、逆に動き量が多いとき
は104シフトレジスタの出力の割合いを多くすること
で静止画の解像度向上と動きぼけを防いでいる。108
乗算器1は現在の信号と119制御回路により決められ
る係数にとを掛は合わせるのであ・る。110乗算器3
は現在の信号と係数(1−K )を掛けるものである。
オ信号、輝度信号、色信号等である。102 1H遅延
回路は1Hの遅延が可能なシフトレジスタであればよく
、また1Hのラインメモリで構成してもよい。10ろ加
算器1は現在の信号と102 1H遅延回路の出力信号
を加算するもので、104シフトレジスタで1/2倍す
ることと合わせて、現在の信号と102 1H遅延回路
の出力信号の平均値(以下この信号を平均値信号と略す
)を取るものである。この構成は現在の信号と102
1H遅延回路の出力信号の平均値が得られれば、どの様
なものでもよく、例えば7フトレジスタにて各々の信号
を1/2倍し、その後加算する構成でもよい。1051
フイールドメモリは1フイ一ルド間のデータを記憶する
もので、1フイールド遅延したデータを得ることが目的
である。従って1フイールド遅延させる遅延回路でもよ
い。106動き検出回路は映像の動きを検出するもので
、フレーム間、フィールド間等の画素毎の差分を求め、
この差分によりその画素が動いているかを検出するもの
である。107ミキサ回路は、106動き検出から得た
動き量により104シフトレジスタの出力と105フイ
ールドメモリの出力を適応的に加算するものである。加
算の重みづけは、動き量が少ないときは105フイール
ドメモリの出力の割合いを多く、逆に動き量が多いとき
は104シフトレジスタの出力の割合いを多くすること
で静止画の解像度向上と動きぼけを防いでいる。108
乗算器1は現在の信号と119制御回路により決められ
る係数にとを掛は合わせるのであ・る。110乗算器3
は現在の信号と係数(1−K )を掛けるものである。
109乗算器2は107ミキサ回路の出力と係数(1−
K )を掛は合わせる、111乗算器4はミキサ回路の
出力と係数Kを掛けるものである。従って109乗算器
2.110乗算器3は、それぞれ111乗算器4.10
8来算器1の出力を原信号から引いて得てもよい。11
2加算器2は108乗算器“1と109乗算器2の出力
を加算し、115加算器3は110乗算器3と111乗
算器4の出力を加算する。113補間す路は112加算
器2と115加算器3の出力から倍速補間を行い、11
4倍速補間信号を得る。116アンテナと117チユー
ナはテレビジョン放送を受信するもので、この受信信号
より、118電界強度検出回路にて現在受信しているチ
ャンネルの電界強度を検出する。
K )を掛は合わせる、111乗算器4はミキサ回路の
出力と係数Kを掛けるものである。従って109乗算器
2.110乗算器3は、それぞれ111乗算器4.10
8来算器1の出力を原信号から引いて得てもよい。11
2加算器2は108乗算器“1と109乗算器2の出力
を加算し、115加算器3は110乗算器3と111乗
算器4の出力を加算する。113補間す路は112加算
器2と115加算器3の出力から倍速補間を行い、11
4倍速補間信号を得る。116アンテナと117チユー
ナはテレビジョン放送を受信するもので、この受信信号
より、118電界強度検出回路にて現在受信しているチ
ャンネルの電界強度を検出する。
これは117チユーナのRFAG(!、色復調回路で用
いられる2力ラーキラー信号等により簡単に実現できる
。118電界強度検出回路の出力により119制御回路
は、先程述べた乗算器の係数Kを制御する。
いられる2力ラーキラー信号等により簡単に実現できる
。118電界強度検出回路の出力により119制御回路
は、先程述べた乗算器の係数Kを制御する。
第1図のビデオ信号処理回路の動作を第2図より説明す
る。107ミキサ回路の出力信号は106動き検出回路
の出力により、その加算の割り合いが変化する。106
動き検出回路がある画素について静止であるとした時は
、107ミキサ回路の出力は1051フイールドメモリ
の出力がそのまま表われる。106動き検出回路が徐々
にある画素が動いていると出力すると、107ミキサ回
路の出力の割り合いも1051フイールドメモリ゛の出
力よりi04シフトレジスタの出力の方が多くなってく
る。逆に徐々に画素が静止していると106動き検出回
路が検出した場合は、1051フイールドメモリの出力
の割合いが多くなる。
る。107ミキサ回路の出力信号は106動き検出回路
の出力により、その加算の割り合いが変化する。106
動き検出回路がある画素について静止であるとした時は
、107ミキサ回路の出力は1051フイールドメモリ
の出力がそのまま表われる。106動き検出回路が徐々
にある画素が動いていると出力すると、107ミキサ回
路の出力の割り合いも1051フイールドメモリ゛の出
力よりi04シフトレジスタの出力の方が多くなってく
る。逆に徐々に画素が静止していると106動き検出回
路が検出した場合は、1051フイールドメモリの出力
の割合いが多くなる。
119電界強度検出回路の出力が電界節であると出力さ
れているとする。120制御回路はこれより乗算器の係
数Kを1と出力する。その結果112加算器2の出力は
現在の信号がそのまま出力され、115加算器5の出力
は107ミキサ回路の出力がそのまま出力される。従っ
て114倍速補間信号は現在の信号と107ミキサ回路
の出力信号が交互に表われる形となり、107ミキサ回
路の出力信号は、1フイールド前のデータか1H前との
平均信号であるため、垂直解像度の向上が計れる。
れているとする。120制御回路はこれより乗算器の係
数Kを1と出力する。その結果112加算器2の出力は
現在の信号がそのまま出力され、115加算器5の出力
は107ミキサ回路の出力がそのまま出力される。従っ
て114倍速補間信号は現在の信号と107ミキサ回路
の出力信号が交互に表われる形となり、107ミキサ回
路の出力信号は、1フイールド前のデータか1H前との
平均信号であるため、垂直解像度の向上が計れる。
119電界強度検出回路の出力が徐々に弱電界であると
出力されたとする。120制御回路は乗算器係数にの値
を1より小さくしていく。11・2加算器2の出力は現
在の信号と107ミキサ回路の出力との加算結果となる
。一方115加算器3の出力も現在の信号と107ミキ
サ回路の出力との加算結果となるが、112加算器2の
出力とは加算する割合いが反対となる、すなわち112
加算器2の出力の割合いが 現在の信号:107ミキサ回路の出力 K ” 1 −にであれば、11
5加算器3の出力の割合いは現在の信号=107ミキサ
回路の出力 1 −K : K となる、119電界強度検出回路の出力が完全に弱電界
であると出力すると、120制御回路は乗算器係数にの
値を0.5とする。これより先程の説明からも分かるよ
うに、112加算器2と115加算器乙の出力結果はい
ずれも、現在の信号と107ミキサ回路の出力の平均値
となる。現在の信号と107ミキサ回路の出力信号が相
関が大きいとすれば、平均値をとることでノイズは電力
で1/2、振幅は1/J2 となるためノイズの少ない
画面を得ることができる。
出力されたとする。120制御回路は乗算器係数にの値
を1より小さくしていく。11・2加算器2の出力は現
在の信号と107ミキサ回路の出力との加算結果となる
。一方115加算器3の出力も現在の信号と107ミキ
サ回路の出力との加算結果となるが、112加算器2の
出力とは加算する割合いが反対となる、すなわち112
加算器2の出力の割合いが 現在の信号:107ミキサ回路の出力 K ” 1 −にであれば、11
5加算器3の出力の割合いは現在の信号=107ミキサ
回路の出力 1 −K : K となる、119電界強度検出回路の出力が完全に弱電界
であると出力すると、120制御回路は乗算器係数にの
値を0.5とする。これより先程の説明からも分かるよ
うに、112加算器2と115加算器乙の出力結果はい
ずれも、現在の信号と107ミキサ回路の出力の平均値
となる。現在の信号と107ミキサ回路の出力信号が相
関が大きいとすれば、平均値をとることでノイズは電力
で1/2、振幅は1/J2 となるためノイズの少ない
画面を得ることができる。
以上の動作を行うことにより、電界が強い時は垂直解像
度が上がり、電界が弱い時にはノイズの少ない映像が得
られる。
度が上がり、電界が弱い時にはノイズの少ない映像が得
られる。
第1図の構成では乗算器が4個必要となるため乗算器の
個数を減らした不発明を実現するための構成図を第3図
、第4図に示す。第3図の構成は第1図に比べて乗算器
は2個で済み、乗算器を2個削減できるが、信号の符号
を変換する符号変換器が2個新たに必要となる。第4図
の構成は第1図に比べて乗算器を1個削減できるが、加
算器1個とシフトレジスタ1個が新たに必要となる。
個数を減らした不発明を実現するための構成図を第3図
、第4図に示す。第3図の構成は第1図に比べて乗算器
は2個で済み、乗算器を2個削減できるが、信号の符号
を変換する符号変換器が2個新たに必要となる。第4図
の構成は第1図に比べて乗算器を1個削減できるが、加
算器1個とシフトレジスタ1個が新たに必要となる。
これら3種類の構成のビデオ信号処理回路の動作は先程
述べた第2図と同じであるため、設計に適した回路構成
をとればよい。また乗算器の係数Kを1と05で固定し
てよければスイッチにより乗算器を置き変えれることは
言うまでもない。
述べた第2図と同じであるため、設計に適した回路構成
をとればよい。また乗算器の係数Kを1と05で固定し
てよければスイッチにより乗算器を置き変えれることは
言うまでもない。
[発明の効果]
以上のように本発明によれば、ノイズの少ない画面では
垂直方向の解像度が上がり、ノイズの多い画面ではノイ
ズを減少させるような走査線補間回路が簡単な構成で実
現できるため、コストダウンが図れ、小型化も容易とな
る。
垂直方向の解像度が上がり、ノイズの多い画面ではノイ
ズを減少させるような走査線補間回路が簡単な構成で実
現できるため、コストダウンが図れ、小型化も容易とな
る。
更に、電界強度により、補間を行うモードが自動的に、
かつ段階的に変化するため、テレビジョン受信時にユー
ザは何ら操作をすることなしに、常に良好な画像が得ら
れ、特に小型携帯用テレビ受信機に最適である。
かつ段階的に変化するため、テレビジョン受信時にユー
ザは何ら操作をすることなしに、常に良好な画像が得ら
れ、特に小型携帯用テレビ受信機に最適である。
第1図は、本発明によるビデオ信号処理回路の構成図。
第2図は、第1図の制御を表わす動作図。
第6図は、不発明によるビデオ信号処理回路において、
乗算器の数を2個減した構成を示した図第4図は、本発
明によるビデオ信号処理回路において、 乗算器の数を1 制減した構成を示した図 1・・・・・・・・・インターレース信号2・・・・・
・・・・1H遅延回路 3・・・・・・・・・加算器1 4・・・・・・・・・ブストレジスタ 5・・・・・・・・・1フィール−トメモリ6・・・・
・・・・・動き検出回路 7・・・・・・・・・ミキサ回路 8・・・・・・・・・乗算器1 9・・・・・・・・・乗算器2 0・・・・・・・・・乗算器3 1・・・・・・・・・乗算器4 2・・・・・・・・・加算器2 5・・・・・・・・・補間回路 4・・・・・・・・・倍速補間信号 5・・・・・・・・・加算器5 6・・・・・・・・・アンテナ 7・・・・・・・・・チューナ 8・・・・・・・・・電界強度検出回路9・・・・・・
・・・制御回路 以 上
乗算器の数を2個減した構成を示した図第4図は、本発
明によるビデオ信号処理回路において、 乗算器の数を1 制減した構成を示した図 1・・・・・・・・・インターレース信号2・・・・・
・・・・1H遅延回路 3・・・・・・・・・加算器1 4・・・・・・・・・ブストレジスタ 5・・・・・・・・・1フィール−トメモリ6・・・・
・・・・・動き検出回路 7・・・・・・・・・ミキサ回路 8・・・・・・・・・乗算器1 9・・・・・・・・・乗算器2 0・・・・・・・・・乗算器3 1・・・・・・・・・乗算器4 2・・・・・・・・・加算器2 5・・・・・・・・・補間回路 4・・・・・・・・・倍速補間信号 5・・・・・・・・・加算器5 6・・・・・・・・・アンテナ 7・・・・・・・・・チューナ 8・・・・・・・・・電界強度検出回路9・・・・・・
・・・制御回路 以 上
Claims (2)
- (1)a)走査線補間を行うビデオ信号処理回路におい
て、 b)少なくとも1水平走査期間遅延できる遅延装置と c)少なくとも1垂直走査期間記憶できる記憶装置と d)テレビジョン映像の動き量により、前記遅延装置と
前記記憶装置の出力を適応的に加算する加算器1と e)現在の信号と前記加算器1の出力を割合いKで加算
する加算器2と f)現在の信号と前記加算器1の出力を割合い(1−K
)で加算する加算器3と g)前記加算器2と前記加算器3の出力から走査線補間
を行う補間回路と h)前記加算器2と前記加算器3の加算する割合いKを
制御する係数制御回路を備えたことを特徴とするビデオ
信号処理回路。 - (2)a)テレビジョン放送の受信を行うチューナと、 b)前記チューナより電界強度の検出を行い、前記制御
回路に出力する検出回路を備えたことを特徴とする請求
項1記載のビデオ信号処理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017048A JPH03220992A (ja) | 1990-01-26 | 1990-01-26 | ビデオ信号処理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017048A JPH03220992A (ja) | 1990-01-26 | 1990-01-26 | ビデオ信号処理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03220992A true JPH03220992A (ja) | 1991-09-30 |
Family
ID=11933109
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017048A Pending JPH03220992A (ja) | 1990-01-26 | 1990-01-26 | ビデオ信号処理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03220992A (ja) |
-
1990
- 1990-01-26 JP JP2017048A patent/JPH03220992A/ja active Pending
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