JPH03211650A

JPH03211650A - Ｉ／ｏインタフェース制御方法

Info

Publication number: JPH03211650A
Application number: JP767690A
Authority: JP
Inventors: Kazushige Saiki; 斉木　一重
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-01-17
Filing date: 1990-01-17
Publication date: 1991-09-17
Anticipated expiration: 2013-11-11
Also published as: JP2823624B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕ＣＰＵと主記憶装置とチャネルとコントローラと入出力
装置とを有する計算機システムにおけるチャネルとコン
トローラ間のＩ１０インタフェース制御制御に関し。

チャネルがセレクション・シーケンスを行わずに入出力
命令を処理することにより、コントローラが処理中でも
影響されることなく、短時間にＣＰＵを入出力命令から
解放できるようにすることを目的とし。

チャネルとコントローラとがアクセスできる記憶装置を
備え、チャネルは、Ｉ１０ステータスの管理と参照とを
行い、前記記憶装置上にコマンドをキューイングし、コ
ントローラがコマンドを受信可能なとき、キューイング
したコマンドの処理をコントローラに要求して、入出力
命令を実行するように構成する。

〔産業上の利用分野〕

本発明は、ＣＰＵと主記憶装置とチャネルとコントロー
ラと入出力装置とを有する計夏機システムにおけるチャ
ネルとコントローラ間のＩ１０インタフェース制御制御
に関する。

近年のＣＰＵの処理速度の向上に伴い、一般命令と入出
力命令の処理速度の差が大きくなり、ＣＰＵは入出力命
令からの早期解放が要求されている。そのためには、チ
ャネルにおける入出力命令の処理時間短縮が必要である
。

〔従来の技術〕

第９図は従来技術の例を示す。

ＣＰＵｌ０．主記憶装置１１および各チャネル１３は、
システムバス１２に接続されている。チャネル１３とコ
ントローラ２０とは、タグ線ＴＡＧおよびバス＆ＩＢＵ
Ｓにより、制御信号およびデータの授受を行う、コント
ローラ２０の配下に入出力装置（Ｉｌｏ）２１が接続さ
れる。

このような従来のタグバスによるＩ’１０インタフェー
スでは、セレクション・シーケンスによって２　Ｉ１０
ステータスのチェンクとコマンドの送出を行っていた。

ところが、セレクション・シーケンスが５タグバスによ
るチャネル１３−コントローラ２０間の応答シーケンス
のため、かなりの時間がかかり、また、スキューとコン
トローラ２０の処理速度に１　セレクション・シーケン
ス時間が影響されていた。

また、インタフェースが解放されていても、コントロー
ラ２０が何らかの処理中の場合、チャネル１３からのセ
レクション・シーケンス開始がコントローラ２０側で待
たされていた。

［発明が解決しようとする課題］したがって、ＣＰＵｌ０ば、チャネル１３のセレクショ
ン・シーケンスが終わるまで、入出力命令から解放され
ず、かなりの時間待つといった問題があった。すなわち
、チャネル１３はセレクション処理終了後、ＣＰＵｌ０
にコンデイション・コードを返すが、それまでの時間が
長くかかるという問題があった。

本発明は上記問題点の解決を図り、チャネルがセレクシ
ョン・シーケンスを行わずに入出力命令を処理すること
により、コントローラが処理中でも影響されることなく
、短時間にＣＰＵを入出力命令から解放できるようにす
ることを目的としている。

〔課題を解決するための手段〕

第１図は本発明の構成例を示す。

第１図において、１０は命令をフェッチして実行するＣ
ＰＵ、１１はプログラムやデータが格納される主記憶袋
！、１２はシステムバス、１３はチャネル、１４はマイ
クロプログラム等が格納されている制御メモリ（Ｃ５）
、１５はＩ１０ステータス領域、１６はコマンド・ポイ
ンタ、１７はコミュニケーションメモリ（ＣＭ）、１ｓ
はチャネル・リクエスト領域、１９はコマンド領域、２
０は配下のＩｌｏを制＜８するコントローラ、２１はデ
ータの入出力を行う入出力袋ｆ（Ｉｌｏ）を表す。

本発明では、チャネル１３とコントローラ２０との間に
１両者が共にアクセス可能な記憶装置であるコミュニケ
ーションメモリ１７が設けられている。

チャネル１３は、内部にＩ１０ステータス領域１５を持
ち、これによりＩｌｏの状態（＾ｖａｆｌａｂｌｅ／Ｗｏｒｋｉｎｇ）の管理と参照
を行う。

コミュニケーションメモリ１７には、コマンド領域１９
があり、チャネル１３はここにコマンドをキューイング
する。コマンド・ポインタ１６は。

チャネル１３がコマンド領域１９内にキューイングして
未だコントローラ２０に送出していないコマンドを示す
ポインタである。チャネル・リクエスト領域１８は、チ
ャネル１３がコマンド領域１９内にキューイングしてコ
ントローラ２０に処理を要求するコマンドを示すポイン
タと処理要求ビットを持つ。

チャネル１３は、入出力命令実行時に自分が管理するＩ
１０ステータス領域１５を参照し、コミュニケーション
メモリ１７のコマンド領域１９にコマンドをキューイン
グする。そして、コントローラ２０がコマンドを受信可
能なとき、チャネル・リクエスト領域１８を介して、コ
マンドの処理をコントローラ２０に要求する。

〔作用〕

本発明では、チャネル１３が、ＣＰｔＪｌｏが発行した
入出力命令を実行するとき、Ｉ１０ステータス領域１５
を参照し、　　Ｉ　／　Ｏ−Ｗｏｒｋｉｎｇならば、コ
ンデイション・コード（以下、ＣＣという）とステータ
ス（＝ＢＳＹ）をＣＰＵｌ０に返し、Ｉ／　Ｏ＝Ａｖａ
ｉｌａｂｌｅならば、コマンドをコマンド領域１９内に
キューイングしてコマンド・ポインタ１６のＱＮＰを＋
ＩＬ、ＣＣ（＝Ｏ）とステータス（＝ＯＯ）をＣＰｔＪ
ｌｏに返す。

コマンド領域１９内に、未だコントローラ２０に送出し
ていないコマンドがあり（ＱＳＰ≠ＱＮＰ）、チャネル
・リクエスト領域１８のＣＨＲＥＱピント＝ｏなら、チ
ャフル１３は、コマンドポインタ１６にＣＨＲＥＱビッ
ト−１を付加して。

チャネル・リクエスト領域１８に書き込み、コントロー
ラ２０にコマンド処理を要求し、コマンド・ポインタ１
６を（ＱＳＰ　＋−ＱＮＰ）と更新する。

コントローラ２０は、チャネル・リクエスト領域１　Ｂ
（ＤＣＨＲＥＱビットがｌｆｔらば、ＣＨＱＳＰとＣＨ
ＱＮＰで示された範囲のコマンド領域１９内のコマンド
を処理する。

したがって、チャネル１３はセレクシヨン・シーケンス
を行わずに、Ｉ１０ステータスの参照とコマンドの書き
込みとポインタ更新を行うことで。

ＣＰＵｌ０にＣＣとステータスを返すため、短時間でＣ
ＰＵＩ　Ｏを入出力命令から解放できる。また、チャネ
ル１３からコントローラ２０へのコマンド処理要求割込
み回数が、コマンドＮ個に対して５１〜Ｎ回になるため
、コントローラ２０の処理効率が向上する。

［実施例〕第２図は本発明の一実施例に係る制御メモリのマツプ、
第３図は第２図に示すチャネルコモンの構造、第４図は
第２図に示す制御メモリにおけるサブチャネル領域の構
造、第５図は本発明の一実施例に係るコミュニケーショ
ンメモリのマツプ。

第６図は第５図に示すコミュニケーションメモリの内部
構造、第７図は本発明の一実施例によるチャネル処理フ
ロー、第８図は本発明の一実施例によるコントローラ処
理フローを示す。

本実施例では、チャネル１３が持つ制御メモリ１４は、
２ＢＸ１６ＫＷの大きさを持ち、第２図に示すように用
いられている。

ワード・アドレスで０番地からＩ　ＦＦＦ番地までがチ
ャネルマイクロプログラムの格納領域である０次の２０
００番地から２ＯＦＦ番地までのチャネルコモンが、チ
ャネル共通の情報領域であって、第３図に示すデータ構
造になっている。

チャネルコモンには、第３図に示すように、チャネルス
テータス、ＣＨＲＱＭピッｌ−、ＣＭＤＱピント、ＱＳ
Ｐ、ＱＮＰがある。

ＣＨＲＱＭビントハ、コミュニケーションメモリ１７に
キューイングしたコマンドを、コントローラ２０に送出
したことを示すビットである。ＣＭＤＱビットは、キュ
ーイングして未だコントローラ２０に送出していないコ
マンドがあることを示すビットである。

ＱＳＰはコマンド・キューの先頭を指すポインタであり
、ＱＮＰは登録した一連のコマンド・キューの次の空き
エントリを示すポインタである。

第１図に示すコマンド領域１９は、ラップアラウンドで
使用されるようになっている。

第２図に示す制御メモリ１４の３０００番地から３　Ｆ
ＦＦ番地までの領域は、各サブチャネル用に割り当てら
れており、第４図に示すような構造になっている。

このサブチャネル領域には、サブチャネルステータスと
、デバイスビジーを示すＤＶＢＳＹビットと、ＣＣＷや
ＣＣＷＡ等の格納領域が設けられている。

コミュニケーションメモリ１７は１本実施例では３２Ｋ
Ｂの大きさを持ち、第５図に示すようなマツプ構成にな
っている。

その内部構造は、第６図に示す（イ）〜（チ）とおりで
ある。

第６図（イ）に示すＣＨＲＡは、第１図に示すチャネル
・リクエスト頭載１８に相当し、コマンドの処理要求を
示すチャネル・リクエストのＣＨＲＥＱビットと、制御
メモリ１４におけるコマンド・ポインタ１６に対応する
ＣＨＱＳＰ、ＣＨＱＮＰのポインタ領域とを有する。

第６図（ロ）〜（ニ）は、第１図に示すコマンド頭載１
９に相当するＣＨＣＡを示し、これにはの３つのタイプ
がある。図中のｔＪＡは入出力装置の機番である。

第１のタイプは、第６図（ロ）に示すセレクションのタ
イプであり、５ＬＣＴピントが１である。

このとき、コマンドＣＭＤが通知される。第２のタイプ
は、第６図（ハ）に示すステータス転送の通知を示すタ
イプである。ＡＣＫＳピントが１である。第３のタイプ
は５データ転送の通知を示すタイプである。このとき、
残りのバイトカウントＢＣが通知される。

第５図に示すＤＶＲＡには、第６図（ホ）に示すように
、コントローラ２０側からの要求を示すデバイスリクエ
ストのＤＶＲＥＱビットがある。

ＤＶＣＡは、第６図（へ）〜（チ）に示すように、３つ
のタイプで用いられる。

第１のタイプは、第６図（へ）に示すステータス転送要
求のタイプで、ＳＲＱビットが１である。

このとき装置のステータスが［）ＶＳＴＳで通知される
。第２のタイプは、第６図（ト）に示すデータ転送要求
のタイプで、ＤＲＱビットが１である。

バイトカウントＢＣやデータのアドレスＤＢＡが通知さ
れる。第３のタイプは、第６図（チ）に示すコマンド完
了を示すタイプで、ＤＶＣＭＰビ。

トが１である。

第７図は、第１図に示すチャふル１３のマイクロプログ
ラムによる処理フローを示している。

［Ａ］ｆａ）　　チャネル１３に対する要求がないとき
。

すなわち入出力命令も、デバイスからの要求ＤＶＲＥＱ
もないとき、ＩＤＬＥ　　ＬＯＯＰで要求を待つ、ＣＰ
Ｕｌ０から入出力（５１０）命令が出されたならば［Ｃ
］に示す処理へ移る（ステップ７１）。

デバイス（コントローラ２０側）からの要求があれば１
次の処理へ移る（ステップ７２）。

［有］）デバイスからの要求がある場合、コマンドの完
了ＤＶＣＭＰかどうかを調べる。ＤＶＣＭＰビットが１
のとき、処理（ｅ）へ移る（ステップ７３）。

ＤＶＣＭＰビットが０のとき、ＤＲＱビットのオン／オ
フにより、ステータス処理が必要かデータ転送処理が必
要かを判定する（ステップ７４）。

（Ｃ）　　ステータス処理が必要なとき、その処理を行
う（ステップ７５）。ステータスにデバイスエンドＤＹ
Ｅが表示されていれば（ステップ７６）、そのサブチャ
ネルのＤＶＢＳＹをリセットする（ステップ７７）。

ＤＶＲＥＱをリセットする（ステップ７８）。

第６図（ハ）に示すタイプ２のコマンドを。

ＣＨＣＡにおけるＱＮＰのポイントする位置にキューイ
ングする（ステップ７９）、そして２ＱＮＰをインクリ
メントしくステップ７０１）。

チャネルコモンにあるＣＭＤＱビットをセットする（ス
テップ７０２）。その後、［Ｂ］へ移る。

（６）ＤＲＱが１ならば（ステップ７４）、データ転送
処理を行う（ステップ７０３）、ＤＶＲＥＱビットをリ
セットしくステップ７０４）、第６図（ニ）に示すタイ
プ３のコマンドを、ＣＨＣＡにおけるＱＮＰのポイント
する位置にキューイングする（ステップ７０５）、そし
て、ＱＮＰをインクリメントしくステップ７０６）。

チャネルコモンにあるＣＭＤＱビットをセントする（ス
テップ７０７）、その後、［Ｂ］へ移る。

（ｅ）　　コマンド完了の場合には、ＣＨＲＱＭビット
をリセットする（ステップ７０８）。またＤＶＲＥＱビ
ットもリセットする（ステップ７０９）、次に、ＣＭＤ
Ｑビットを調べ、０であれば、　［Ａ］のＩＤＬＥ　　
ＬＯＯＰへ移り、１であれば、［Ｂ］の処理へ移る（ス
テップ７１０）。

［Ｂ］（ｆ）　　ＣＨＣＡにキューイングしたコマンド
をコントローラに送出しｆｉｇ−どうかをＣＨＲＱＭビ
ットによって調べる。ＣＨＲＱＭビットが１であれば、
［Ａ］のＩＤＬＥ　　ＬＯＯＰへ移る（ステップ７１１
）、０であれば１次の処理を行う。

チャネルリクエストＣＨＲＥＱをセットし。

ＱＳＰ、ＱＮＰをそれぞれＣＨＱＳＰ、ＣＨＱＮＰにコ
ピーする（ステップ７１２）。次にＱＮＰをＱＳＰにセ
ットしくステップ７１３）ＣＭＤＱビットをリセットす
る（ステップ７１４）、その後、ＣＨＲＱＭビットをセ
ントしくステップ７１５）、［Ａ］のＩＤＬＥ　　ＬＯ
ＯＰへ戻る。

［Ｃ］［ｇ）　　命令をデコードし、入出力（Ｓ　Ｉ　
Ｏ）命令であれば、以下の処理を行う（ステップ７２０
）。

入出力機番ＵＡを調べ（ステップ７２１）。

実装されていなければ、コンデイション・コード（ＣＣ
）−３をＣＰＵＩ　Ｏに返却しくステップ７２９）、［
Ａ］のＩＤＬＥ　　ＬＯＯＰへ戻る。

実装されていれば、サブチャネルが使用可能（Ａｖａｉ
ｌａｂｌｅ）かどうかを調べる（ステップ７２２　）　
、　Ａｖａｉｌａｂｌｅでなければ、ＣＣ＝２をＣＰＵ
１０に返却し、［Ａ］のＩＤＬＥ　　ＬＯＯＰへ戻る（
ステップ７３０）。

次にＤＶＢＳＹビットを調べ、デバイスがビジー状態か
どうかをチエツクする（ステップ７２３）。ビジーであ
れば、ＣＣ＝ｌをＣＰＵｌ０に返却し、ＦＡ］のＩＤＬ
Ｅ　　ＬＯＯＰへ戻る（ステップ７３１）。

それ以外であれば、第６図（ロ）に示すタイプ１のコマ
ンドを、ＣＨＣＡにおけるＱＮＰのポイントする位置に
キューイングする（ステップ７２４）、そして、ＱＮＰ
をインクリメントしくステップ７２５）、チャネルコモ
ンにあるＣＭＤＱビットをセットする（ステップ７２６
）。

そして、ＤＶＢＳＹビットをセットしくステップ７２７
　）　、デバイスステータスＤＳＢ＝００゜ＣＣ＝Ｏと
して、ＣＰＵｌ０に通知する（ステップ７２８）。その
後、［Ｂ］へ移る。

コントローラ２０では３以上の処理によってコミュニケ
ーションメモリ１７のコマンド領域１９にキューイング
されたコマンドを、チャネル・リフニスＢｉＪ［域１８
の情報に基づいて読み出し、処理する。

第８図は、そのコントローラ２０の処理フローを示して
いる。

［Ａ］（萄　ＩＤＬＥ　　ＬＯＯＰでは、チャネル・リ
フニス）ＣＨＲＥＱかＩ１０処理要求を待つ（ステ、プ
８０１．８０２）。チャネル・リフニス）ＣＨＲＥＱが
１であれば（ステップ８０１）、［Ｂ］へ移る。Ｉ１０
処理要求であれば（ステップ８０２）、以下の処理を行
う。

（ｂｌＩ／Ｏ処理要求がＷｒｉｔｅ系のとき（ステップ
８０３）、残りバイトカウントを受は取り（ステップ８
０４）、第６図（ト）に示すタイプ２のＤＶＣＡに対す
る設定を行う（ステップ８０５）、その後、デバイスリ
クエストＤＶＲＥＱをセットしくステップ８０６）、［
Ａ］のＩＤＬＥ　　ＬＯＯＰへ戻る。

（Ｃ）　　Ｉ１０処理要求がＲｅａｄ系のとき（ステッ
プ８０７）、残りバイトカウントを受は取り（ステップ
８０８）、受信したデータをデータバッファＤＢに設定
する（ステップ８０９）。

そして、第６図（ト）に示すタイプ２のＤＶＣＡに対す
る設定を行う（ステップ８１Ｏ）。その後、デバイスリ
クエストＤＶＲＥＱをセットしくステップ８１１）、［
Ａ］のＩＤＬＥ　　ＬｏｏＰへ戻る。

（ｄ）Ｉ１０処理要求が５ｔａｔｕｓ要求のとき（ステ
ップ８１２）　、ステータス情報を受は取り（ステップ
８１３）、第６図（へ）に示すタイプｌのＤＶＣＡに対
する設定を行う（ステップ８１４）、その後９デバイス
リクエストＤＶＲＥＱをセットしくステップ８１５）、
　　［Ａ］のＩＤＬＥ　　ＬＯＯＰへ戻る。

［Ｂ　］　（ｅ）　　チャネル・リクエストＣＨＲＥＱ
があれば、コミユニケージタンメモリ１７からＣＨＲＡ
、ＣＨＣＡを読む（ステップ８２０）。そして、ＣＨＱ
ＳＰをインクリメントする（ステップ８２１）。ＣＨＱ
ＳＰとＣＨＱＮＰが等しければ（ステップ８２２）、Ｃ
ＨＲＥＱをリセットしくステップ８２３）、第６図（チ
）に示すタイプ３（コマンド完了）のＤＶＣＡに対する
設定を行う（ステップ８２４）。それから、デバイスリ
クエストＤＶＲＥＱをセットする（ステップ８２５）。

（ｆ）　　次に５ＬＣＴビツトを参照しく８２６）、　
このビットが１であれば、入出力装置２１へのコマンド
の転送を行う、すなわち、Ｗｒｉｔｅコマンド（ステッ
プ８４０）、Ｃｏｎｔｒｏｌｒマント（ステップ８４３
）に対しては、入出力装置２１にＷｒｉｔｅ系のコマン
ドを送る（ステップ８４６）。Ｒｅａｄコマンド（ステ
ップ８４１）、Ｒｅａｄ　　ＢＷコマンド（ステップ゛
８４２）、５ｅｎｃｅコマンド（ステップ８４４）、５
ｅｎｃａ　　Ｉ１０コマンド（ステップ８４５）に対し
ては、入出力装置２１にＲｅａｄ系のコマンドを送る（
ステップ８４７）やその後、　［Ａ］のＩＤＬＥ　　Ｌ
ＯＯＰに戻る。

（８）　５ＬＣＴピントがＯのとき、ＡＣＫＤピントが
１であれば（ステップ８２７）、Ｗｒｉｔｅ系であるか
どうかにより（ステップ８２９）。

データを入出力装置２１に転送しくステップ８３０）、
転送終了であれば（ステップ８３１）。

その旨を入出力装置２１に通知する（ステップ８３２）
、その後、［Ａ］のＩＤＬＥ　　ＬＯＯＰに戻る。

以上のように、コントローラ２０は、チャネル・リクエ
スト領域１８のＣＨＲＥＱビットが１であれば、ＣＨＱ
ＳＰからＣＨＱＮＰの前までのコマンド領域１９に格納
されたコマンドを、逐次取り出して処理し、その処理結
果を、第５図に示すＤＶＲＡ、ＤＶＣＡでチャネル１３
へ通知する。

〔発明の効果〕

以上説明したように１本発明によれば、チャネルがＩ１
０ステータスの管理を行い、コマンドをコミュニケーシ
ョンメモリ上にキューイングすることにより、チャネル
はセレクション・シーケンスを行わずに、処理を進める
ことができるようになる。したがって、コントローラが
処理中でも影響されることなく、短時間でＣＰＵを入出
力命令から解放できるようになる。また、コントローラ
ではチャネルからのコマンド処理要求の割込み回数が減
るので、コントローラの処理効率が向上することになり
、システムの性能が向上する。

【図面の簡単な説明】

第１図は本発明の構成例。第２図は本発明の一実施例に係る制御メモリのマツプ。第３図は第２図に示すチャネルコモンの構造。第４図は第２図に示す制御メモリにおけるサブチャネル
領域の構造。第５図は本発明の一実施例に係るコミュニケーションメ
モリのマツプ。第６図は第５図に示すコミユニケージぢンメモリの内部
構造。第７図は本発明の一実施例によるチャネル処理フロー第８図は本発明の一実施例によるコントローラ処理フロ
ー第９図は従来技術の例を示す。図中、１０はＣＰＵ、１１は主記憶装置、１２はシステ
ムバス、１３はチャネル、１４は制御メモリ、１５はＩ
１０ステータス領域、１６はコマンド・ポインタ、１７
はコミュニケーションメモリ、１８はチャネル・リクエ
スト領域、１９はコマンド領域、２０はコントローラ、
２１は入出力装置を表す。

Claims

【特許請求の範囲】ＣＰＵ（１０）と、主記憶装置（１１）と、チャネル（
１３）と、コントローラ（２０）と、入出力装置（２１
）とを有する計算機システムにおいて、前記チャネル（１３）と前記コントローラ（２０）とが
アクセスできる記憶装置（１７）を備え、チャネル（１３）は、Ｉ／Ｏステータスの管理と参照と
を行い、前記記憶装置（１７）上にコマンドをキューイ
ングし、コントローラ（２０）がコマンドを受信可能な
とき、キューイングしたコマンドの処理をコントローラ
（２０）に要求して、入出力命令を実行するようにした
ことを特徴とするＩ／Ｏインタフェース制御方式。