JPH0320822A - データ分類回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、データ分類回路、特に、サイズが異なる多数
のアドレス・レンジ内のアドレス呼び出しの発生回数を
計数することにより、ソフトウエアの性能の解析を行う
ために使用可能なデータ分類回路に関する。

［従来の技術］ コンピュータがプログラムを実行している時に、コンピ
ュータ・システムの性能を鱗析する場合、種々の異なる
デジタル・パターンの各々の発生回数を最小限のハード
ウエアで、できるだけ速く、計数することが必要となる
場合がよくある．例えば、プログラムが実行されている
時に、そのプログラムが異なるアドレス・レンジ内で要
する時間量を求められることが必要とされる．この機能
を使用して、プログラムが実行されている間、各サブル
ーチン内でプログラムが必要とする時間量を分析し，最
も頻繁に呼び出されるプログラムの不要な非効率部分を
削除するように適当な改良を加えることにより、プログ
ラム効率を改善することができる． ［発明が解決しようとする課題］ このための手段を得るために、従来より種々の試みがな
された。結果が、すぐに使用可能である必要がなかった
り、又は完全に正確である必要がなければ、統計的即ち
非実時間的方法を効果的に使用できる。マイクロプロセ
ッサのバス上にあるアドレス・データは、規則的なサン
プル間隔で記憶できる６　各サンプル間隔の間、ソフト
ウエアにより、最後のサンプル・データ要素は、対象と
なるアドレス・レンジと比較され、その結果に応じてカ
ウンタの計数値が増加される。この様な手法は，クラー
クその他の発明による米国特許出願０６／８　１　２，
０　８　５号の明細書に開示されている．この明細書に
記載された手法は、かなり多数のレンジに対して有効で
あり、専用ハードウエアが最小限ですむが、その結果の
性質がが非実時間即ち統計的であるために、多くの場合
、実用に適さない。

更に、ハードウエア的に強化された他の手法は、パター
ンを認識し、その発生回数を計数するために専用のワー
ド・リコグナイザ及びカウンタを設けることである．し
かし、目的の各パターン毎に回路を追加する必要がある
ので、パターンが多数ある場合は、非常に高価になる．
更に、各アドレス即ちデータ・パターンが別々に調べら
れるので、あるアドレス・レンジ内の各アドレスの発生
回数の計数値を互いに加算して、そのレンジ全体に関す
る合計値を求める必要がある． この手法は、各異なるパターン毎に別個の値を記憶する
必要はあるが、１個のみのカウンタを使用して全ての計
数を行うことにより、更に効率的にすることができる．
この様な手法は、１９７９年発行Ｉ　ＥＥＥコンブトン
、文献ダイジェストに掲載されたステイーブン・カーマ
ン氏による論文「ア・ファシリティ・フォー・アナライ
ジング・マイクロプロセッサ・システム・パフォーマン
ス」に記載されている．このシステムでは、１個のカウ
ンタ及び１個のランダム・アクセス・メモリ（以下ｒＲ
ＡＭＪ　という）が、多数のカウンタの役割をする。各
イベントの発生中、カウンタはクロック・パルスを計数
し、その最終計数値がメモリ内の記憶値に加算される。

同一の加算器を継続して使用し、多くの異なるメモリ位
置を更新する６この手法は、非常に多くのカウンタを使
用するよりは効率的であるが、個々のアドレスが調べら
れ、１つのアドレス・レンジに関し結果を得るために、
各アドレスに関する結果を合計する必要があるので、依
然として、不必要なハードウエア要素があり、非効率的
である． この手法のための改良については、本出願人による特開
昭６１−２０８１６７号明細書に開示されている。この
フリッシュの発明は、加算器を除去し、従来のカウンタ
の代わりに１個の線形帰還シフト・レジスタを使用する
ことで、カーマンの方法を改良している。加算器を除去
することにより、大幅な時間の節約ができ、実現可能な
動作の最大速度が増加された．同様に、従来のカウンタ
の代わりに線形帰還シフト・レジスタを使用することで
、幾分の時間の節約がされた。しかし、これは基本的手
法は同一であり、あるアドレス・レンジ全体のデータ要
素の発生回数の計数値を得るために、個々のアドレスの
計数値を合計する必要があるという問題は残る。

データを粗く区分することだけが必要であれば、この手
法は、データを上位ビットにのみ適用すればよく、この
場合、各上位ビット・データにより区分されるレンジ内
に属するデータ数は等しく、即ち均一レンジになる．し
かし、特にソフトウエアの性能の解析中にプログラムの
実行を調べるとき、不均一なデータ・レンジを定義する
ことが頻繁に必要となる．例えば、大きさの違う異なる
サブルーチン内で要する時間を調べるために、この様な
不均一の定義が必要である．不均一なアドレス・レンジ
を調べる１つの方法は、専用の多数のプログラマブル・
レンジ・リコグナイザを使用し、それらの出力信号の発
生回数を計数することである．この様なプログラマブル
・レンジ・リコグナイザは、本出願人による特開昭５８
−１２１４６０号明細書に開示されている．レンジ認識
に幾分類似する手法が、　『アレンジ・フォー・ダイナ
ミック・レンジ・チェッキング・オア・マッチング・フ
ォー・デジタル・バリュー・イン・ア・ソフトウェア・
システム」と題された米国特許第４，６９　２，８　９
　７号の明細書に開示されている。しかし、これらの手
法は共に、多数のアドレス・レンジを調べるために、そ
れに応じて増加したハードウエア構成要素を必要とする
。

したがって、本発明の目的は、任意の大きさのデータ・
レンジを含む多数のデータ・レンジの各レンジで、デー
タ要素が発生する回数を高速に計数し、その計数値を記
憶するデータ分類回路の提供にある。

本発明の他の目的は、調べるデータ・レンジ数の増加に
比較して、必要とする専用のハードウェア構成要素の増
加が少ないデータ分類回路の提供にある． ［課題を解決するための手段及び作用］本発明のデータ
分類回路は、ソフトウエアの性能解析に使用され、任意
の大きさの多数のデータ・レンジの各レンジ内における
データ要素の発生回数を計数するために高速で動作し、
対象となる餡数が指数関数的に増加するデータ・レンジ
を調べるために、ハードウエア量を直線的に増加させる
だけでよい。

このデータ分類回路は、到来するデータ要素列を、任意
の一連のデータ・レンジに、略実時間で分類即ちソート
するための平衡２進ツリー手法を実現するハードウエア
である。回路全体は、複数の゛′レベル″から成り、各
レベルは２個のラッチ回路、ＲＡＭ及びデジタル比較器
を含む。デジタル比較器は、データ要素をＲＡＭからの
値と比較し、平衡２進ツリー内の判断を行う，一方のラ
ッチ回路であるデータ・ラッチ回路は、このレベルで現
在評価しでいるデータ要素を保持するために使用する。

他方のラッチ回路である結果ラッチ回路は、レベル番号
が小さい即ち上位の複数レベルで行った比較による局部
的結果を記憶する。ＲＡＭは、直前のデジタル比較器の
出力及び結果ラッチ回路の内容の組合わせによりアドレ
ス指定される。デジタル比較器は、ＲＡＭの出力をデ・
一タ・ラッチ回路の内容と比較し、次のレベルで使用す
る結果情報の追加ビットを生成する。

各レベルのＲＡＭには、直前のレベルのＲＡＭにプログ
ラムされる中間アドレス値の２倍の個数の中間アドレス
値が予めプログラムされるゆ　いずれかの特定レベルで
行った比較の結果は、直前のレベルからの結果と共に、
次のレベルでＲＡＭをアクセスするためのアドレス値と
して使用される。

結局，最後のレベルに到達すると、そのレベルで発生さ
れる各アドレスに対しては１個のレンジしか存在しなく
なる。次に、このアドレス値は、計数値保持ＲＡＭに供
給され、そのアドレス位置でのＲＡＭの内容は増加され
、到来データ要素がその特定のデータ・レンジにあった
ことを表す。

本発明のデータ分類回路は、各入力データを複数のデー
タ・レンジに分類するデータ分類回路であって、データ
分類回路は縦続する複数のＮレベルから成り、複数のＮ
レベルは、複数のデータ・レンジの所定の境界となる値
及び入力データを比較する第ｌ比較手段を有する第１レ
ベルと、第ｌラッチ手段、第１記憶手段及び第２比較手
段を有し、第１ラッチ手段は第１レベルの第１比較手段
の出力値を一時的に記憶し、第１記憶手段は複数のデー
タ・レンジの境界となる２つの値を記憶すると共に、第
１比較手段の出力値に応じて、記憶した２つの値の一方
が読み出され、第２比較手段は第ｌ記憶手段から読み出
された値及び入力データを比較する第２レベルと、数値
Ｎが３以上のとき、第２ラッチ手段、第２記憶手段及び
第３比較手段を有し、第２ラッチ手段は直前のレベルの
第ｌ又は第２ラッチ手段の記憶値及び直前のレベルの第
２又は第３比較手段の出力値を一時的に記憶し、第２記
憶手段は複数のデータ・レンジの境界となる複数の値を
記憶すると共に、直前のレベルの第１又は第２ラッチ手
段の記憶値及び直前のレベルの第２又は第３比較手段の
出力値に応じて１つの記憶値が読み出され、第３比較手
段は第２記憶手段から読み出された記憶値及び上記入力
データを比較する第３レベル以上の各レベルとを具え、
第Ｎレベルの比較手段の出力値及びラッチ手段の記憶値
より、入力データが分類されるデータ・レベルに関する
情報を得ることを特徴とする。

［発明の詳細な説明］ 図は本発明のデータ分類回路を示す。この回路は、各々
が２個のラッチ回路即ち（ｌＯ）、　（ｌ４）、ＲＡＭ
　（１　２）及びデジタル比較器（ｌ６）を含む複数の
゛′レベル″から成る。使用するレベル数は、必要なデ
ータ・レンジの数により決まる。

データ・レンジの数Ｒ及びレベル数Ｎの関係は、Ｒ＝２
Ｎで表される。各レベルでは、データ要素が存在する可
能性があるレンジの数を少なくするための１つの判断が
行われる。

この回路を予めプログラムするために、データ要素（例
えば、特定のアドレス呼び出し命令）が分類されるｌ組
のデータ・レンジ（例えば、アドレス領域）が繰り返し
２分され、データ・レンジの平衡２進ツリーを形成する
。次に、この回路の各レベルのＲＡＭは、データ・レン
ジの平衡２進ツリーに基づく比較値を使用して予めプロ
グラムされる。例えば、１個のバス上のアドレスがＯＯ
００から１１１１であると合計１６個の値をとる可能性
があり、調査対象となるアドレス・レンジが８個であれ
ば、例えば、００００，０００１〜００１１、０１００
％　０１０１〜０１１０，０１１１．１０００、１００
１〜１１１０及び１１１ｌにレンジが選択される。これ
のアドレス・レンジの平衡２進ツリーにおける第１の判
断点は、ＯＩｌｌである。その理由は、この値以上に４
個のレンジがあり、この値未満に４個のレンジがあるか
らである。到来データ要素が、最初にこの値と比較され
、この値と等しい又はこの値より大きいことが分かると
、このデータ要素はこれらのレンジの」二位の４個のレ
ンジ内に存在することになる．次に、このデータ要素が
、上位のレンジ群の中間値である１００１と比較され、
この値と等しい又はこの値より大きいことが分かると、
この値がｌ００１〜１１１０のレンジ内に存在するか、
又は＋１１１であることになる。最後に、この同一のデ
ータ要素が１１１１に対して調べられ、１１１ｌより小
さいことが分かると、このデータ要素は、１００１〜１
１１０のレンジ内に存在することになる。

ソフトウエア及び汎用コンピュータのＲＡＭで上述の手
順を行うことは、新規ではない。本発明の新規な点及び
要旨となる点は、この手順を迅速且つ局部的に、マイク
ロプロセッサの作業を占有することなく、特定のハード
ウエア回路で上述の手順を実行することである。マイク
ロプロセッサは、この回路の各レベルでＲＡＭを予めプ
ログラムするために使用され、操作者が行うレンジ選択
に基づいて、判断点情報を与える。

各レベルのＲＡＭには，直前のレベルのＲ　Ａ．　Ｍに
プログラムされる中間アドレス値の２倍の個数の中間ア
ドレス値が予めプログラムされる。これにより、第１レ
ベルで行った比較の結果であるｌ又はＯは、第２レベル
で２つの選択データを含むＲＡＭにアクセスするアドレ
ス値として使用される。この２つの選択データの一方は
、原中間点以上のデータ・レンジ群の中間点に対応し、
他方は、原中間点より小さいデータ・レンジ群の中間点
に対応する。第２レベルの比較結果は、記憶された第１
レベルの比較結果と共に、第３レベルのＲＡＭのアドレ
ス指定に使用される。第３レベルのＲＡＭは４個のアド
レス値を含み、各アドレス値は、先に実行した２つのス
テップで最初のレンジ群を分割して得た４組のデータ・
レンジの中間点に相当する。

上述した簡単な例の数値を使用すると、第１レベルのＲ
ＡＭ　（１　２）には、値０１１１が予めプログラムさ
れる。第２レベルのＲＡＭ（２２）には、平衡２進ツリ
ーの次の２つの判断点に相当する値０１００及び１００
１が予めプログラムされる。この３つのレベルの例では
、第３レベルのＲＡＭ（３２）には、ツリーの最後の４
つの判断点に対応する値０００１，０１０１％　１００
０及び１１ｌ１が予めプログラムされる。

更にレベルが多い回路でも、続く各レベルでの動作は同
様であり、現在の比較結果及び以前の全ての比較結果は
、次のレベルで比較のためにＲＡＭから選択する値をア
ドレス指定するために使用される。レンジ区分の数がレ
ンジの総数に等しい状態になるレベルに達し、各区分に
レンジが１個のみになるまで、各レベルでは、直前のレ
ベルの２倍のレンジ区分の数が存在する。最後の比較に
より得たアドレス値は、計数値保持ＲＡＭ（４０）に供
給され、アドレス指定された位置のＲＡＭの内容が１だ
け増加され、到来データ要素がこのデータ・レンジ内に
存在したことが記憶される。

各同期クロック信号の発生時に、あらゆるレベルでデー
タ・ラッチ回路に記憶されたデータ要素は、次のレベル
のデータ・ラッチ回路にラッチされる。更に、各レベル
の結果ラッチ回路の内容は、そのレベルの現在の比較結
果と共に、次のレベルの結果ラッチ回路にラッチされる
。この様に、特定のデータ要素の解析があるレベルから
次のレベルに進む毎に、新しいデータ要素が前のレベル
に到達し、そのレベルで分類が行われる。したがって、
総数Ｎレベルを含む回路が、Ｎ個以上のクロック・サイ
クルの間、動作していたとき、各レベルで異なるデータ
要素が分類されている状態で、Ｎ個の異なるデータ要素
の分類が、同時に進められている．したがって、特定の
データ要素の解析は、そのデータ要素が最初に第１レベ
ルの入力端に現れた後、Ｎ＋１番目のクロツク・サイク
ルで終了する。

図を詳細に説明すると、分類される到来データ要素は、
最初に、レベルｌで第ｌクロツク信号によりデータ・ラ
ッチ回路（１０）にラッチされる。

このデータ要素は、ビット喝がｍである。第１レベルの
ＲＡＭ　（１　２）は、ビット幅ｍの値を１つだけ含ん
でいる。ＲＡＭ　（１　２）の値は、上述の様に、到来
するデータ要素が分類される一連のレンジの中心値が選
択される。

ＲＡＭ　（１　２）には１つの値しかないので、そのア
ドレス入力端には、一定値即ちこの１つのデータをアド
レス指定するための値が供給される。

同様に、これは第１レベルであるので、直前のレベルは
存在せず、結果ラッチ回路（ｌ４）の２つの入力端には
、論理値０が供給される。この第１レベルでは、結果ラ
ッチ回路（ｌ４）及びＲＡＭ（ｌ２）は、使用されてい
ない。ＲＡＭ　（１　２）はラッチ回路と置き換えるこ
とができ、結果ラツチ回路（ｌ４）は全く不要である。

しかし、図の回路構成がこの様に示されている理由は、
各レベルに応じて構成するより、ＩＣ内の同様のセルか
ら成るアレイを使用して、全てのレベルを同一に構成す
るほうが製造が簡単であるからである。これは、特に、
レベル数が多い程、必要とされる。

第１レベルのデジタル比較器（１６）は、データ・ラッ
チ回路（１０）内のデータ要素をＲＡＭ（１２）の出力
値と比較し、第２レベルの結果ラッチ回路（２４）の最
下位ビット入力端及びＲＡＭ（２２）に供給される出力
ビットを生成する。

第２レベルの結果ラッチ回路（２４）及びＲＡＭ（２２
）は、その入力端に第１レベルの結果ラッチ回路（ｌ４
）の出力値が供給されるが、この出力値は１ビットだけ
左にずらされ、即ち２が乗算される。実際には、ビット
が物理的にずらされる方向は重要ではない。必要なこと
は、連続する各レベルで生じるアドレス値が、前のレベ
ルのアドレス値より１ビットだけ長いことである。前の
第１レベルの結果ラッチ回路（１４）の内容は、常にＯ
であるので、第２レベルで結果ラッチ回路（２４）にラ
ッチされる値及びこのレベルでＲＡＭ（２２）に供給さ
れるアドレス値は、Ｏ又はｌのいずれかである。

次のクロツク信号の発生時に、第１レベルのデータ・ラ
ッチ回路（１　０）のデータ要素は、第２レベルのデー
タ・ラッチ回路（２０）にラッチされ、新しいデータ要
素が、第１レベルのデータ・ラッチ回路（１　０）内の
古いデータ要素と置き換えられる。

第２レベルのＲＡＭ（２２）は、２つの値を含んでいる
。上述の例を再び使用すると、これら２つの値は、０１
００及び１００１である。これらの値は、第Ｉ　ＲＡＭ
　（１　２）内の値で一連のレンジを分割して得た２組
のレンジの夫々の中間値である。。第１レベルで、デジ
タル比較器（ｌ６）の出力値が０であると、値０１００
がアドレス指定され、一方、出力値が１であると、値１
００１がアドレス指定される． 新しいデータ要素が、第１レベルでデータ・ラッチ回路
（１０）にクロック同期して入力された後のｌクロック
・サイクルで、その同じデータ要素が第２レベルでデー
タ・ラッチ回路（２０）にラッチされる。第２レベルの
デジタル比較器（２６）は、第２レベルのＲＡＭ（２２
）の選択された出力値を、このレベルでデータ・ラッチ
回路（２０）に現在記憶されているデータ要素と比較す
る。第１レベルと同様に、この比較結果は、２つの値の
大小関係を示す単一ビットである。データ・ラッチ回路
（２０）からの値がＲＡＭ（２２）からの値に等しいか
又はこの値より大きければ出力値は１であり、次のレベ
ルで適当なレンジのサーチが上位の値の方向で続けられ
ることになる。

反対に、データ・ラッチ回路（２０）からの値がＲＡＭ
　（２　２）の出力値より小さければ、次のレベルでは
、適当なレンジのサーチが下位の値の方向で続けられる
ことになる。

第３レベルのＲＡＭ（３２）は、平衡２進ツリーの次の
組の分岐に相当する４つの値を含む。この例では、これ
らの値は０００１．０１０１，１ＯＯＯ及び１１１１で
ある。これらの値の１つが、第ｌレベルで判断し、第２
レベルで記憶したビット及び第２レベルでデジタル比較
器（２６）により判断したビットの紹合わせにより選択
される。

これらの２つのビットは、ＲＡＭ（３２）のアドレス入
力端に供給され、これらのビットに応じて、このレベル
で行う比較のためにＲＡＭ（３２）内に記憶された４つ
の値の１つが選択される。この例では、ＯＯで最小値０
００１、Ｏｌで値０１０１，１０は｛ｔｌＩ１０００．
１１で最大値１１１１が選択される。

本発明の簡単な実施例でレベルが３つしかなければ、図
示するＮ番目のレベルが、第３レベルに相当する。デジ
タル比較器の１ビット出力及び結果ラッチ回路（３４）
に記憶された２ビットは、結合されて回路全体の出力値
となる。この出力アドレス値は、計数値保持ＲＡＭ（４
０）内のアドレスを表す。計数保持ＲＡＭ　（４　０）
の指定されたアドレス位置の記憶値は１だけ増加され、
このアドレス位置に対応するデータ・レンジ内のデー夕
要素が到来したということが記憶される。

上述の様に、必要なＲＡＭの大きさは、回路全体の連続
する各レベル毎に２倍になる。したがって、データ・ラ
ッチ回路、結果ラッチ回路及びデジタル比較器を１組と
して、単一チップ上で必要な組数だけ好都合に繰り返し
製造できたとしても、、ＲＡＭ回路素子は別個のものを
使用することが望ましいであろう。

［効果コ 本発明のデータ分類回路によれば、任意の大きさの複数
のデータ・レンジの各レンジ内で、データ要素が発生す
る回数を高速に計数し、その計数値を記憶することがで
きる。また、到来データを分類しようとするデータ・レ
ンジ数が指数関数的に増加しても、必要な専用のハード
ウェア構成要素は直線的にしか増加しない。

【図面の簡単な説明】

図は、本発明のデジタル・データ分類回路を示すブロッ
ク図である。 図中において、　（１６）、　（２６）及び（３６）は
夫々第１、第２及び第３比較手段、　（２４）及び（３
６）は第１及び第２ラッチ手段、　（２２）及び（３２
）は第１及び第２記憶手段である。

Claims (1)

1. 【特許請求の範囲】 各入力データを複数のデータ・レンジに分類するデータ
   分類回路であって、該データ分類回路は縦続する複数の
   Ｎレベルから成り、該複数のＮレベルは、 上記複数のデータ・レンジの所定の境界となる値及び上
   記入力データを比較する第１比較手段を有する第１レベ
   ルと、 第１ラッチ手段、第１記憶手段及び第２比較手段を有し
   、上記第１ラッチ手段は上記第１レベルの上記第１比較
   手段の出力値を一時的に記憶し、上記第１記憶手段は上
   記複数のデータ・レンジの境界となる２つの値を記憶す
   ると共に、上記第１比較手段の出力値に応じて、記憶し
   た上記２つの値の一方が読み出され、上記第２比較手段
   は上記第１記憶手段から読み出された値及び上記入力デ
   ータを比較する第２レベルと、 上記数値Ｎが３以上のとき、第２ラッチ手段、第２記憶
   手段及び第３比較手段を有し、上記第２ラッチ手段は直
   前のレベルの第１又は第２ラッチ手段の記憶値及び直前
   のレベルの第２又は第３比較手段の出力値を一時的に記
   憶し、上記第２記憶手段は上記複数のデータ・レンジの
   境界となる複数の値を記憶すると共に、直前のレベルの
   第１又は第２ラッチ手段の記憶値及び直前のレベルの第
   ２又は第３比較手段の出力値に応じて１つの記憶値が読
   み出され、上記第３比較手段は上記第２記憶手段から読
   み出された記憶値及び上記入力データを比較する第３レ
   ベル以上の各レベルとを具え、第Ｎレベルの上記比較手
   段の出力値及び上記ラッチ手段の記憶値より、上記入力
   データが分類されるデータ・レベルに関する情報を得る
   ことを特徴とするデータ分類回路。