JPH03190429A - D/a converter - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤ／Ａ変換装置に関し、特にスイッチト・キャ
パシタ回路を用いたＤ／Ａ変換装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a D/A converter, and particularly to a D/A converter using a switched capacitor circuit.
従来、かかるスイッチト・キャパシタ回路を用いたｎピ
ッ）Ｄ／Ａ変換装置について、第２図および第３図を用
いて説明する。A conventional n-pin D/A converter using such a switched capacitor circuit will be explained with reference to FIGS. 2 and 3.
第２図は従来の一例を示すｎピッ）Ｄ／Ａ変換回路部の
構成図である。FIG. 2 is a block diagram of a conventional n-pin D/A conversion circuit section.
第２図に示すように、従来のＤ／Ａ変換回路部は、縦続
接続された第１及び第２のスイッチＳ□。As shown in FIG. 2, the conventional D/A conversion circuit section includes first and second switches S□ connected in cascade.
Ｓ Ｒ，、、（ｍ ＝ １〜ｎの整数）と一端が接地さ
れ且つ他端が第一及び第二のスイッチＳ□＋ＳＢｍの接
続点に接続された第一の容量素子Ｃイとからなるｎ組の
スイッチト・キャパシタ回路Ｓ０１〜ＳＣｏを有してい
る。これらｎ組のスイッチト・キャパシタ回路Ｓ０１〜
ＳＣｏの第一のスイッチＳＡ、、ｌの入力は共通に基準
電圧ｖ８オに接続され、また第二のスイッチＳＢイの出
力は共通に演算増幅器ｌの反転入力に接続される。一方
、この演算増幅器ｌの正転入力は接地され、しかも前述
した反転入力と出力との間に第二の容量素子Ｃ８及び第
三のスイッチＳ０が接続されている。SR, , (m = integer from 1 to n) and a first capacitive element C whose one end is grounded and whose other end is connected to the connection point of the first and second switches S + SBm. It has n sets of switched capacitor circuits S01 to SCo. These n sets of switched capacitor circuits S01~
The inputs of the first switches SA,,l of the SCo are commonly connected to the reference voltage v8o, and the outputs of the second switches SBi are commonly connected to the inverting input of the operational amplifier l. On the other hand, the non-inverting input of the operational amplifier l is grounded, and the second capacitive element C8 and the third switch S0 are connected between the above-mentioned inverting input and the output.
まず、Ｄ／Ａ変換サイクルの前半において、ｎ組のスイ
ッチト・キャパシタ回路ＳＣ３〜ＳＣｏの第一のスイッ
チＳＡＩ〜Ｓ□及び第三のスイッチＳ。First, in the first half of the D/A conversion cycle, the first switches SAI to S□ and the third switch S of the n sets of switched capacitor circuits SC3 to SCo.
がＯＮ状態、第二のスイッチＳＲＩ〜ＳＢｎがＯＦＦ状
態となる。次に、Ｄ／Ａ変換サイクルの後半において、
ディジタルデータが００ビツトに対応するスイッチト・
キャパシタ回路Ｓ Ｃ１〜Ｓ０１は前半の状態を保持し
、ディジタルデータが１のビットに対応するスイッチト
・キャパシタ回路Ｓ０１〜Ｓ０７の第一のスイッチＳ□
はＯＦＦ、第二のスイッチＳＢｍはＯＮ状態となり、ス
イッチＳ０はデータに関係なくＯＦＦ状態となる。is in the ON state, and the second switches SRI to SBn are in the OFF state. Next, in the second half of the D/A conversion cycle,
Switched digital data corresponds to 00 bits
The capacitor circuits S C1 to S01 hold the states of the first half, and the first switch S□ of the switched capacitor circuits S01 to S07 corresponding to the bit whose digital data is 1
is off, the second switch SBm is on, and the switch S0 is off regardless of the data.
上述したＤ／Ａ変換サイクルの前半において、スイッチ
ト・キャパシタ回路ＳＣ１〜５Ｃ１１の容量素子Ｃイに
は、Ｑイ＝Ｃ，、ＸＶゆ、の電荷が蓄積され、ディジタ
ルデータが１のビットに対応する電荷が変換サイクルの
後半に演算増幅器１の反転入力（−）に加えられること
になる。この時の電荷の総和Ｑはｍビット目のデータを
ａ□とすると、Ｑ＝Σ ａｍ ’ Ｃ，ｆｉ’ ＶＲ，
：。In the first half of the above-mentioned D/A conversion cycle, the capacitive elements C of the switched capacitor circuits SC1 to SC5C11 accumulate charge of Qi=C,, will be added to the inverting input (-) of operational amplifier 1 during the second half of the conversion cycle. The total charge Q at this time is Q=Σ am' C, fi' VR, where the m-th bit data is a□.
:.
（１）
で表わされる。また、容量素子Ｃ０には、上式で表わさ
れる電荷と等しい電荷Ｑ。が蓄積され、Ｑｏ＝−Ｃｏ・
Ｖｏ＝ Ｘ ａ、・Ｃ，・Ｖ＊ｚｖ（２）
の関係で示される。従って、演算増幅器１の出力には、
の電圧が得られることになる。(1) It is expressed as: Further, the capacitive element C0 has a charge Q equal to the charge expressed by the above equation. is accumulated, and Qo=-Co・
It is expressed by the relationship Vo=X a, ・C, ・V*zv (2). Therefore, at the output of the operational amplifier 1, the following voltage is obtained.
ここで、容量素子０１〜ｃｏの容量値を第１番目の容量
Ｃ１を基準として第ｍ番目の容量Ｃ□をＣ０＝＝２ｍ−
１・Ｃ２となるように設定すると、上述したとなり、ｎ
ビットのＤ／Ａ変換出力が得られる。Here, the capacitance values of the capacitive elements 01 to co are the m-th capacitance C□ with the first capacitance C1 as a reference, and C0==2m-
If it is set to be 1・C2, it will become as described above, and n
A bit D/A conversion output is obtained.
第３図は第２図に示すＤ／Ａ変換回路部を制御するため
の制御回路図である。FIG. 3 is a control circuit diagram for controlling the D/A conversion circuit section shown in FIG. 2.
第３図に示すように、かかる制御回路はｎ個のトレーリ
ングエツジトリガータイプのデータ・フリップ・フロッ
プＦ１〜Ｆｎと、ｎ個のＮＡＮＤ回路ＮＡ １〜Ｎ瓜と
、ｎ個のインバータ回路１１〜工、とを有している。ク
ロック信号ＣＬＫはｎ個のデータ・フリップ・フロップ
Ｆ１〜Ｆｎの各クロック入力Ｔに接続される。また、ｍ
番目のデータ・フリップ・フロップＦ、１１の入力りに
は、ディジタルデータＤ１〜Ｄ７のｍビット目のデータ
が供給され、ｍ番目のＮＡＮＤ回路ＮＡ、の入力にはク
ロック信号ＣＬＫとデータ・フリップ・フロップＦ、の
Ｑ出力が供給される。更に、インバータ回路工。の入力
には、ＮＡＮＤ回路ＮＡｍの出力が接続されている。As shown in FIG. 3, this control circuit includes n trailing edge trigger type data flip-flops F1 to Fn, n NAND circuits NA1 to NAND, and n inverter circuits 11 to Fn. It has engineering, and. Clock signal CLK is connected to each clock input T of n data flip-flops F1-Fn. Also, m
The m-th bit of digital data D1 to D7 is supplied to the input of the data flip-flop F, 11, and the clock signal CLK and the data flip-flop are supplied to the input of the m-th NAND circuit NA. The Q output of flop F is provided. Furthermore, inverter circuit engineer. The output of the NAND circuit NAm is connected to the input of the NAND circuit NAm.
かかる制御回路において、クロック信号ＣＬＫのローレ
ベル期間がＤ／Ａ変換サイクルの前半になり、しかもク
ロック信号ＣＬＫのハイレベル期間がＤ／Ａ変換サイク
ルの後半になる。また、ＮＡＮＤ回路Ｎ回路Ｎ比の出力
φｍＡが第一のスイッチＳイの制御信号になり且つイン
バータ回路工。の出力φ１が第二のスイッチＳｅｗの制
御信号になり、スイッチＳ０の制御信号はクロック信号
ＣＬＫの反転信号ＣＬＫが入力される。このクロック信
号ＣＬＫがハイレベルからローレベルに変化スると同時
に、ディジタルデータＤ、〜Ｄ０がデータ・フリップ・
フロップＦ１〜Ｆｎに取り込まれ、しかもこのデータ・
フリップ・フロップＦ１〜Ｆ、の出力Ｑはディジタルデ
ータＤ１〜Ｄ、、が保持される。このクロック信号ＣＬ
Ｋがローレベルのときは、ＮＡＮＤ回路Ｎ Ａ ＋〜Ｎ
Ａ、、の出力はハイレベルとなり、第一のスイッチＳＡ
Ｉ〜Ｓ 、Ａｎの制御信号φ１６．〜φ、、Ａがハイレ
ベルとなるので、第一のスイッチＳＡユ〜ＳＡ、、はＯ
Ｎ状態になる。一方、このとき第二のスイッチ８８１〜
５ｌｉｎの制御信号φ１Ｂ〜φ、はローレベルとなるの
で、第二のスイッチＳＢｔ〜Ｓ□はＯＦＦ状態となる。In such a control circuit, the low level period of the clock signal CLK is the first half of the D/A conversion cycle, and the high level period of the clock signal CLK is the second half of the D/A conversion cycle. In addition, the output φmA of the NAND circuit N circuit N ratio becomes the control signal for the first switch S and the inverter circuit. The output φ1 becomes the control signal for the second switch Sew, and the inverted signal CLK of the clock signal CLK is input as the control signal for the switch S0. At the same time as this clock signal CLK changes from high level to low level, digital data D, ~D0 is changed to data flip.
This data is taken into flops F1 to Fn, and
Outputs Q of flip-flops F1-F hold digital data D1-D, . This clock signal CL
When K is low level, NAND circuit N A + ~ N
The output of A, becomes high level, and the first switch SA
I~S, An control signal φ16. ~φ,,A becomes high level, so the first switch SA~SA,, becomes O.
It becomes N state. On the other hand, at this time, the second switches 881~
Since the control signals φ1B to φ of 5lin are at a low level, the second switches SBt to S□ are in an OFF state.
また、スイッチＳ。の制御信号はハイレベルであり、ス
イッチＳ０はＯＮとなるので、容量Ｃ８の電荷は放電さ
れ、演算増幅器１の出力は接地電位となる。逆に、クロ
ック信号ＣＬＫがハイレベルになると、データ“１ ｎ
を出力しているデータ・フリップ・フロップＦ。Also, switch S. Since the control signal is at a high level and the switch S0 is turned on, the charge in the capacitor C8 is discharged and the output of the operational amplifier 1 becomes the ground potential. Conversely, when the clock signal CLK becomes high level, the data “1 n
Data flip-flop F outputting.
の出力が接続されているＮＡＮＤ回路Ｎ回路Ｎ比がロー
レベルとなる。従って、このＮＡＮＤ回路Ｎ回路Ｎ比力
を制御信号とする第一のスイッチはＯＦＦ状態となり、
またＮＡＮＤ回路の出力が接続されるインバータ回路工
□の出力を制御信号とする第二のスイッチがＯＮ状態と
なる。それ故、スィッチＳ００制御信号はローレベルと
なり、ＯＦＦ状態となる。The NAND circuit N ratio to which the output of NAND circuit N is connected becomes low level. Therefore, the first switch which uses this NAND circuit N circuit N specific power as a control signal is in the OFF state,
Further, a second switch that uses the output of the inverter circuit □ to which the output of the NAND circuit is connected as a control signal is turned on. Therefore, the switch S00 control signal becomes low level and becomes OFF state.
上述した従来のスイッチト・キャパシタ回路を用いたＤ
／Ａ変換装置は、容量素子とスイッチで構成されている
ため、ＭＯ８集積回路において容易に実現し得る利点を
有している反面、集積化した場合に容量素子のチップ上
に占める面積は最小の容量素子の面積をＳＣＩとすると
、
Ｓ＝２・Σ２ｎ−’ ・Ｓｃ＋＝２・（２° １）Ｓｃ
＋。D using the conventional switched capacitor circuit described above.
Since the /A converter is composed of a capacitive element and a switch, it has the advantage of being easily realized in an MO8 integrated circuit. However, when integrated, the area occupied by the capacitive element on the chip is minimal. If the area of the capacitive element is SCI, then S=2・Σ2n−' ・Sc+=2・(2° 1)Sc
+.
（Ｃｏ＝ΣＣ□とする）
で表わされ、変換ビット数ｎが大きくなると、その面積
が急激に増大し且つコストアップを引き起こすという欠
点がある。(Co=ΣC□) When the number of conversion bits n increases, the area rapidly increases and the cost increases.
本発明の目的は、かかる変換ビット数を大きくしても、
チップ上に占める容量素子の面積をそれ程大きくするこ
となく、低コスト化を実現できるＤ／Ａ変換装置を提供
することにある。The object of the present invention is that even if the number of conversion bits is increased,
An object of the present invention is to provide a D/A converter that can realize cost reduction without significantly increasing the area occupied by a capacitive element on a chip.
本発明のＤ／Ａ変換装置は、ディジタル入力により制御
される複数のスイッチト・キャパシタ回路ト前記複数の
スイッチト・キャパシタの出力ヲ一方の入力とする演算
増幅器を有するＤ／Ａ変換装置において、基準電圧を分
圧してｎ本の分圧出力を形成する分圧回路と、縦続接続
された第一及び第二のスイッチおよび前記二つのスイッ
チの接続点に一端が接続され且つ他端が接地された第一
の容量素子からなるｎ組のスイッチト・キャパシタ回路
と、前記ｎ組のスイッチト・キャパシタ回路の第二のス
イッチの出力が共通に反転入力に接続され且つ正転入力
が接地された演算増幅器と、前記演算増幅器の反転入力
と出力との間に接続された第二の容量素子および第三の
スイッチとを有し、前記分圧回路の各分圧出力がそれぞ
れ前記ｎ組のスイッチト・キャパシタ回路の第一のスイ
ッチの入力に接続して構成される。A D/A converter according to the present invention includes a plurality of switched capacitor circuits controlled by digital inputs and an operational amplifier whose one input is the output of the plurality of switched capacitors. A voltage dividing circuit that divides a reference voltage to form n divided voltage outputs, first and second switches connected in cascade, and one end connected to the connection point of the two switches and the other end grounded. The outputs of the n sets of switched capacitor circuits each consisting of the first capacitive element and the second switch of the n sets of switched capacitor circuits are commonly connected to the inverting input, and the normal input is grounded. an operational amplifier; a second capacitive element and a third switch connected between an inverting input and an output of the operational amplifier; each divided voltage output of the voltage dividing circuit is connected to one of the n sets of switches; the input of the first switch of the second capacitor circuit.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示すｎピッ）Ｄ／Ａ変換回
路部の構成図である。FIG. 1 is a block diagram of an n-pin D/A conversion circuit section showing an embodiment of the present invention.
第１図に示すように、本実施例は基準電圧ＶＲＥＦを分
圧したｎ本の分圧出力を有する分圧回路２と、第一のス
イッチＳＡＩ〜ＳＡｅ及び第二のスイッチＳＢＩ〜Ｓ□
と容量素子０１〜Ｃ，とで構成されるｎ組のスイッチト
・キャパシタ回路Ｓ０１〜ＳＣ１と、これらスイッチト
・キャパシタ回路Ｓ０１〜ＳＣ１の出力側が共通にして
反転入力に接続された演算増幅器１と、スイッチＳ。お
よび容量素子Ｃ０とを有している。As shown in FIG. 1, this embodiment includes a voltage dividing circuit 2 having n divided voltage outputs obtained by dividing a reference voltage VREF, first switches SAI to SAe and second switches SBI to S□
and capacitive elements 01 to C, and an operational amplifier 1 in which the output sides of these switched capacitor circuits S01 to SC1 are commonly connected to an inverting input. , switch S. and a capacitive element C0.
すなわち、ｍ段目のスイッチト・キャパシタ回路ＳＣ，
Ａは、第一及び第二のスイッチＳ□＋ＳＲ＋ｎが縦続接
続され、しかもこれらスイッチの接続点に、一端を接地
した容量素子Ｃ，，、が接続されて構成される。また、
分圧回路２は、第一番目の抵抗素子の抵抗値をＲとする
一方、第ｍ番目（ｍ＝１、・・・、ｎ）の抵抗素子の抵
抗値が２°−１×Ｒとなるｎ個の抵抗素子を直列接続し
て構成される。この最後の抵抗素子の一端に基準電圧ｖ
Ｒオを入力し、第１番目の抵抗素子（２°ＸＲ）の一端
は、端を接地された抵抗値Ｒの抵抗素子に接続され、各
抵抗素子の接続点をｎ本の分圧出力としている。That is, the m-th stage switched capacitor circuit SC,
A has a structure in which first and second switches S□+SR+n are connected in cascade, and a capacitive element C, . . . whose one end is grounded is connected to the connection point of these switches. Also,
In the voltage divider circuit 2, the resistance value of the first resistance element is R, while the resistance value of the m-th (m=1,...,n) resistance element is 2°-1×R. It is constructed by connecting n resistance elements in series. A reference voltage v is applied to one end of this last resistive element.
One end of the first resistance element (2° There is.
従って、ｍ ｍ ｌ”ｌのスイッチト・キャパシタ回路
ＳＣｏの第１のスイッチＳＡ、、、の入力は分圧回路２
のｍ番目の出力（接続点）に接続され且つこのスイッチ
ト・キャパシタ回路ＳＣいの第２のスイッチＳゎの出力
は他のスイッチト・キャパシタ回路の第２のスイッチの
出力と共通に演算増幅器１の反転入力（−）に接続され
る。この演算増幅器１の反転入力（−）と出力との間に
は、クロックＣＬＫで駆動されるスイッチＳ０と容量ｃ
。とが並列接続され、また演算増幅器１の正転入力（＋
）は接地して構成される。尚、容量Ｃ３−ｃｎは全て等
しい値に設定している。Therefore, the input of the first switch SA, , of the m m l"l switched capacitor circuit SCo is the voltage divider circuit 2
The output of the second switch S of this switched capacitor circuit SC is connected to the m-th output (connection point) of the switched capacitor circuit SC, and the output of the second switch S of this switched capacitor circuit SC is connected to the operational amplifier Connected to the inverting input (-) of 1. A switch S0 driven by the clock CLK and a capacitor c are connected between the inverting input (-) and the output of the operational amplifier 1.
. are connected in parallel, and the normal input (+
) is configured by grounding. Note that the capacitances C3-cn are all set to the same value.
次に、かかるｎピッ）Ｄ／Ａ変換回路部の動作について
説明する。Next, the operation of the n-pi) D/A conversion circuit section will be explained.
まず、スイッチト・キャパシタｓｃ、〜ｓｃｎを構成す
る第１のスイッチＳＡＩ〜ｓＡ、、と第２のスイッチＳ
ＲＩ〜ＳＩ］、、の動作及びスイッチｓ０の動作は、前
述した従来例と同様である。すなわち、Ｄ／Ａ変換サイ
クルの前半では、第１のスイッチＳＡ□〜ＳＡ、、及び
スイッチＳ０がＯＮ状態、第２のスイッチＳＲＩ〜ＳＢ
ｎがＯＦＦ状態となる。一方、Ｄ／Ａ変換サイクルの後
半では、ディジタルデータが０のビットに対応するスイ
ッチト・キャパシタ回路は前半の状態を保持し、ディジ
タルデータが１のビットに対応するスイッチト・キャパ
シタ回路ＳＣイの第１のスイッチＳ□はＯＦＦ状態、第
２のスイッチＳＢｍはＯＮ状態となり、スイッチＳｏは
データに関係なくＯＦＦ状態となる。First, the first switches SAI~sA, , and the second switch S constitute the switched capacitors sc, ~scn.
RI to SI], and the operation of the switch s0 are the same as in the conventional example described above. That is, in the first half of the D/A conversion cycle, the first switches SA□ to SA and the switch S0 are in the ON state, and the second switches SRI to SB are in the ON state.
n becomes OFF. On the other hand, in the second half of the D/A conversion cycle, the switched capacitor circuit corresponding to the bit with digital data 0 retains the state of the first half, and the switched capacitor circuit SCi corresponding to the bit with digital data 1 retains the state of the first half. The first switch S□ is in the OFF state, the second switch SBm is in the ON state, and the switch So is in the OFF state regardless of the data.
次に、分圧回路２のｍ番目の分圧出力はゞ゛゛′２″
×２′″−１で表わされ、Ｄ／Ａ変換サイクルの前半で
ｍ番目のスイッチト・キャパシタ回路ＳＣイの容量素子
Ｃ，，に蓄積される電荷Ｑ、は、となる。また、変換ザ
イクルの後半に、演算増幅器ｌの反転入力に加えられる
ディジタルデータが■のビットに対応する電荷の総和は
、ｍビット目のデータをａ。とすると、
で表わされる。更に、容量素子Ｃ８にも、かかる（６）
式と等しい電荷Ｑ０が蓄積され、
の関係で示される。従って、演算増幅器ｌの出力には、
Ｃ，＝Ｃであるので、
の電圧が得られ、ｎビットのＤ／Ａ変換出力が得られる
。Next, the m-th divided voltage output of the voltage dividing circuit 2 is expressed as ゛゛'2'' × 2'''-1, and in the first half of the D/A conversion cycle, the m-th divided voltage output of the m-th switched capacitor circuit SCi is The charge Q accumulated in the capacitive element C, , is as follows. Also, in the latter half of the conversion cycle, the sum of charges corresponding to the bit of digital data added to the inverting input of the operational amplifier l is the m-th bit of data a. Then, it is expressed as . Furthermore, it also applies to capacitive element C8 (6)
A charge Q0 equal to the equation is accumulated, and is expressed by the relationship: Therefore, the output of operational amplifier l is
Since C,=C, a voltage of is obtained, and an n-bit D/A conversion output is obtained.
尚、本実施例におけるＤ／Ａ変換の制御回路は、前述し
た従来例（第３図）と同一であり、その動作も従来例で
説明した動作と同一であるので、説明を省略する。The D/A conversion control circuit in this embodiment is the same as that in the conventional example (FIG. 3) described above, and its operation is also the same as that described in the conventional example, so a description thereof will be omitted.
従って、本実施例を集積化した場合、全ての容量値は等
しく設定されているので、チップ上に占める容量素子の
面積Ｓは、最小の容量をＳ。、とすると、
Ｓ ＝ Ｘ ＳＣｍ ＋ ５ｃｏ＝（ｎ ＋ １ ）
Ｓｃ＋””” （９）で表わされることになる。Therefore, when this embodiment is integrated, all capacitance values are set equal, so that the area S occupied by the capacitive element on the chip is equal to the minimum capacitance S. , then S = X SCm + 5co = (n + 1)
It will be expressed as Sc+""" (9).
以上説明したように、本発明のＤ／Ａ変換装置は、スイ
ッチト・キャパシタ回路に蓄積される電荷の重み付けを
、容量値の重み付げによって行なう代わりに、容量に印
加する電圧の重み付けによって行なうことにより、変換
ビット数の増加に伴い指数関数的に増大する容量を、ビ
ット数の増加に比例した増加分に挿えることができると
いう効果がある。例えば、ｎ＝８のときに集積化した場
合、チップ上に占める容量素子の面積は、最小の容量素
子の面積をＳＣＩとすると、従来に比べ、（８＋１）Ｓ
ｃｌ／２Ｘ（２ｎ−１）・Ｓｏ、＝９１５１０となり、
非常に低コストで集積化することができる。As explained above, the D/A converter of the present invention weights the charges accumulated in the switched capacitor circuit by weighting the voltage applied to the capacitor instead of weighting the capacitance value. This has the effect that the capacity, which increases exponentially as the number of conversion bits increases, can be inserted into an increase proportional to the increase in the number of bits. For example, when integrated when n = 8, the area occupied by the capacitive element on the chip is (8+1)S
cl/2X(2n-1)・So,=91510,
It can be integrated at very low cost.
・・・クロック信号、Ｄ１〜Ｄｎ・・・・・・ディジタ
ルテーク、Ｆ１〜Ｆ、・・・・・・テーク・フリップ・
フロップ、φ１Ａ〜φｎＡ・・・・・・第一のスイッチ
制御信号、φ１Ｂ〜φ。８・・・・・・第二のスイッチ
制御信号。... Clock signal, D1-Dn ... Digital take, F1-F, ... Take flip.
Flops, φ1A to φnA...First switch control signals, φ1B to φ. 8...Second switch control signal.
Claims (3)
ト・キャパシタ回路と前記複数のスイッチト・キャパシ
タの出力を一方の入力とする演算増幅器を有するＤ／Ａ
変換装置において、基準電圧を分圧してｎ本の分圧出力
を形成する分圧回路と、縦続接続された第一及び第二の
スイッチおよび前記二つのスイッチの接続点に一端が接
続され且つ他端が接地された第一の容量素子からなるｎ
組のスイッチト・キャパシタ回路と、前記ｎ組のスイッ
チト・キャパシタ回路の第二のスイッチの出力が共通に
反転入力に接続され且つ正転入力が接地された演算増幅
器と、前記演算増幅器の反転入力と出力との間に接続さ
れた第二の容量素子および第三のスイッチとを有し、前
記分圧回路の各分圧出力がそれぞれ前記ｎ組のスイッチ
ト・キャパシタ回路の第一のスイッチの入力に接続され
ることを特徴とするＤ／Ａ変換装置。(1) A D/A having a plurality of switched capacitor circuits controlled by digital inputs and an operational amplifier whose one input is the output of the plurality of switched capacitors.
The converter includes a voltage dividing circuit that divides a reference voltage to form n divided voltage outputs, first and second switches connected in cascade, one end of which is connected to the connection point of the two switches, and the other end of which is connected to the connection point of the two switches. n consisting of a first capacitive element whose end is grounded
a set of switched capacitor circuits, an operational amplifier in which the outputs of the second switches of the n sets of switched capacitor circuits are commonly connected to an inverting input and a non-inverting input is grounded; and an inverting operational amplifier. a second capacitive element and a third switch connected between the input and the output, each voltage dividing output of the voltage dividing circuit being connected to the first switch of the n sets of switched capacitor circuits; A D/A conversion device characterized in that it is connected to an input of.
の抵抗素子とｎ番目の抵抗値が２＾ｎ＾−＾１×Ｒにな
る直列接続されたｎ個の第二の抵抗素子とを直列接続す
る一方、前記第二の抵抗素子のｎ番目の抵抗の一端に基
準電圧を入力し且つ前記第一の抵抗素子の一端を接地し
て各抵抗素子の接続点を分圧出力とすることを特徴とす
るＤ／Ａ変換装置。(2) The voltage divider circuit according to claim (1) includes a first resistive element having a resistance value of R and n-th resistive elements connected in series such that the resistance value of the n-th element is 2^n^-^1×R. While connecting the two resistive elements in series, a reference voltage is input to one end of the n-th resistor of the second resistive element, and one end of the first resistive element is grounded to connect the connecting points of the respective resistive elements. A D/A conversion device characterized by outputting a divided voltage.
タにおいて、ｎ組の第一の容量素子と、演算増幅器の反
転入力および出力間に接続した第二の容量素子との容量
を同一にしたことを特徴とするＤ／Ａ変換装置。(3) In the n sets of switched capacitors according to claim (1), the first capacitive element of the n sets and the second capacitive element connected between the inverting input and the output of the operational amplifier have the same capacitance. A D/A conversion device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33207589A JPH03190429A (en) | 1989-12-20 | 1989-12-20 | D/a converter |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33207589A JPH03190429A (en) | 1989-12-20 | 1989-12-20 | D/a converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997029548A1 (en) * | 1996-02-09 | 1997-08-14 | Seiko Epson Corporation | Potential generating device |
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-
1989
- 1989-12-20 JP JP33207589A patent/JPH03190429A/en active Pending
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| USRE41216E1 (en) | 1996-02-28 | 2010-04-13 | Seiko Epson Corporation | Method and apparatus for driving the display device, display system, and data processing device |
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| US6674420B2 (en) | 1997-04-18 | 2004-01-06 | Seiko Epson Corporation | Driving circuit of electro-optical device, driving method for electro-optical device, and electro-optical device and electronic equipment employing the electro-optical device |
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