JPH03184109A - データ処理装置における目標指定リセット法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置のリセットに関連し、特にデ
ータ処理装置における異なった種類のリセットの管理の
分野に関連する。

〔従来の技術〕

データ処理システムにおいては、電源を入れる際或いは
特定の種類のエラーが発生した場合等に、特定の状況下
におけるリセットの機能が必要とされる。リセットなし
には、データ処理システムを初期化ルーチン或いはエラ
ー回復ルーチンを開始する所定の状態に設定する方法は
ない。

〔発明が解決しようとする課題〕

リセットについての問題点は、それが広範な影響を及ぼ
すことにある。一般に、リセットは、命令実行の通常の
フローを壊し、データや情報の損失を招くことがある。

場合によっては、より深刻な問題を防ぐためにこのよう
な非常手段が必要となるが、リセットの影響がリセット
を起こさせた状態よりもひどいものであることがしばし
ばである。

従来の機器におけるリセットの別の問題はそれを局所化
できないことにある。すなわち一部分だけをリセットす
る必要がある場合にデータ処理システム全体をリセット
することになる。このことは、多重プロセッサを例えば
故障許容業務のため等に用いるシステムにおいて特に問
題となる。このようなシステムにおいては各プロセッサ
の一つにおけるエラーが他のプロセッサに伝播し、シス
テム全体を止めてしまうことが有り得る。

もし発信側のプロセッサがリセット信号を生成するに際
して誤りを犯すと、この影響によって実行中に不必要な
停止を引き起すことになる。

したがって、リセットがリセットを生じた状態と一致す
るシステムを設計すれば有効である。

また、このようなシステムが効果の異なる数種類のリセ
ットを備えていれば効果的である。

さらに、多重プロセッサデータ処理システムにおいて各
プロセッサの一つでのリセットが自動的には他のプロセ
ッサに伝播しなければ効果的である。

この発明のその他の効果は、以下の説明によってその一
部が明示され、その他はその説明から明らかとなるか或
いはこの発明を実施することによって知ることができる
。これらの効果は、添付の特許請求の範囲において特に
示す方法および装置によって理解され得るものである。

〔発明を解決するための手段〕

本発明は、命令の通常の実行をなすハードリセットと命
令操作に対して一般に透明なソフトリセットとを区別す
ることによって、従来技術における問題点を解決して上
述した目的を達成する。加えて、リセットはシステム全
体に及ぶものおよび局部的なものの両方で有り得る。そ
して、多重ゾーン処理システムにおける各ゾーンはそれ
のみのためのリセットを生成し、ｌっのゾーンで起こさ
れたリセットが他のゾーンに自動的には伝播されないよ
うにしている。

この発明の目的にしたがって実施され本明細書において
詳細に説明される命令実行のシーケンスを変更すること
なしにデータ処理装置をリセットする方法は、データ処
理システムによって実行される幾つかの段階によって構
成されている。このデータ処理システムはデータ通路を
介して複数の構成要素に接続する中央処理装置を有して
いる。

これらの構成要素は、リセット可能な要素を含み、中央
処理装置は、データ通路に沿って送られる一連のトラン
ザクションを起こす命令シーケンスを実行する。

これらの段階には、データ通路上を現在送られているト
ランザクションを格納する段階と、リセットが指示され
ているデータ処理システムの状態を探知する段階と、リ
セットの状態が探知された場合に、複数の構成要素のう
ちの選択されたものにデータ通路に沿ってリセット信号
を送信してこのリセット信号によってこれらの選択され
た構成要素にそれらの要素の部分をリセットさせる段階
と、データ通路に沿って格納した現行のトランザクショ
ンを再送する段階とを含む。

（実施例） 本発明の好適な実施例を詳細に参照するが、この実施例
の具体例は添付図に示されている。

Ａ、システムの説明 第１図は本発明による故障許容コンピュータ・システム
１０のブロック図である。この故障許容コンピュータ・
システム１０はゾーンと呼ぶ重複システムを有している
。通常のモードの場合、２つのゾーン１１と１１′が同
時に動作している。

この重複によって、１つのポイントで故障が発生するこ
とがなく、ゾーン１１または１１′の１つにエラーまた
は故障が発生しても、これによってコンピュータ・シス
テム１０が動作不能にならないことが保証される。さら
に、こうした故障は、これを発生させた装置または構成
要素を動作不能にするまたは無視することによって取り
除くことができる。第１図に示すゾーン１１と１１′は
、それぞれ重複処理システム２０と２０′を有している
。しかし、これらが重複して設けられていることによっ
て、処理システム以上のことを行うことができる。

第２図は、故障許容コンピュータ・システム１０の物理
的ハードウェアを示し、システムが重複して設けられて
いることを図によって示す。各ゾーン１１と１１’は、
別のキャビネット１１と１２′にそれぞれ内蔵されてい
る。キャビネット１２は、バッテリ１３、電源調整装置
１４、冷却ファン１６およびＡＣ人力１７を有する。キ
ャビネット１２′はキャビネット１２の構成要素１３．
１４．１６および１７に対応する別の構成要素を有する
。

以下で詳細に説明するように、処理システム２０および
２０’は背面板によって相互に接続された幾つかのモジ
ュールを有する。もし１つのモジュールに故障またはエ
ラーがあれば、このモジュールは、コンピュータ・シス
テム１０を動作不能にすることなく、取り外して取り替
えることができる。これは、処理システム２０と２０’
が物理的に分離され、モジュールがプラグによって挿入
されている別の背面板を有し、相互に独立して動作する
ことができるためである。従って、これらのモジュール
は、一方の処理システムが動作を継続している間に、他
方の処理システムの背面板から取り外しまたはその背面
板にプラグによって挿入することができる。

好適な実施例の場合、重複処理システム２０および２０
′は同一のものであり、同一のモジュールを内蔵してい
る。したがって、処理システム２０’は同じ動作をする
と理解して、処理システム２０のみを完全に説明する。

処理システム２０は第３図および第４図に詳細に示すＣ
ＰＵモジュール３０を有している。ＣＰＵモジュール３
０は、以下で詳細に説明するクロスリンク経路２５によ
って処理システム２０′のＣＰＵモジュール３０’　と
相互に接続されている。

クロスリンク経路２５によって、処理システム２０と２
０’との間にデータ転送経路が設けられ、処理システム
２０と２０′が同期して動作することを保証するために
タイミング信号が搬送される。

処理システム２０はまた■／○モジュール１００、１１
０、および１２０を有する。Ｉ１０モジュール１００．
１１０．１２０．１００’　　１１０’および１２０′
は独立した装置である。第１図、第４図および第１７図
はＩ１０モジュール１００を詳細に示す。複数のＩ１０
モジュールを図示するが、これらの重複したモジュール
はこのシステムによって要求されるものではない。しか
し、このような重複がなければ、ある程度の補償許容度
が失われる。

Ｉ１０モジュール１００．１１０．１２０の各々は、デ
ュアル・レール・モジュール相互接続部１３０および１
３２によってＣＰＵモジュール３０に接続される。モジ
ュール相互接続部１３０と１３２はＩ１０相互接続部と
して機能し、背面板を介して処理システム２０に接続さ
れている。

この用途に使用するため、ＣＰＵ４０．メモリ制御装置
７０、クロスリック９０およびモジュール相互接続部１
３０を有するデータ経路が一方のレールと考えられ、Ｃ
ＰＵ５０、メモリ制御装置７５、クロスリンク９５、お
よびモジュール相互接続部１３２を有するデータ経路が
他方のレールと考えられる。動作が正しく行われている
間は、両方のレールのデータは同じである。

Ｂ、故障許容システムの原理 故障許容コンピュータ・システム１０では、１つのポイ
ントで故障の発生することがないが、その理由は、各構
成要素が重複して設けられているためである。処理シス
テム２０と２０′は、それぞれ故障停止処理システムで
あり、このことは、これらのシステムがサブシステム内
の故障またはエラーを検出し、これらの故障またはエラ
ーが他のサブシステムに制御されない状態で広がること
を防止することができる。しかし、これらの処理システ
ムではＶは、各処理システム内の構成要素が重複して設
けられていないため、１つの点で故障が発生する。

２つの故障停止処理システム２０と２０’は、所定の方
法で動作するある種の構成要素によって相互に接続され
、フェール・セーフ・システムを形成する。故障許容コ
ンピュータ・システム１０として具体化されているフェ
ール・セーフ・システムの場合、たとえ故障停止処理シ
ステム２０および２０’の一方が故障しても、コンピュ
ータ・システムは全体として処理を継続することができ
る。

２つの故障停止処理システム２０と２０′はロックステ
ップ同期で動作すると考えられるが、その理由は、ＣＰ
Ｕ４０．５０．４０′および５０′がこのような同期で
動作するからである。この場合、３つの重要な例外が存
在する。第１の例外は、ブートストラップ法によって両
方の処理装置を同期させる初期化の時に発生する。第２
の例外は、処理システム２０と２０’が２つの異なった
作業負荷で独立して（非同期の状態で）動作する場合に
発生する。第３の例外は、ある種のエラーが処理システ
ム２０と２０′に発生する場合に起こる。

この最後の例外の場合、これらの処理システムの内の一
方のＣＰＵとメモリ素子を動作不能し、これによって同
期動作を終了する。

システムがロックステップＩ１０で動作している場合、
いずれの１つの時間にも、１つのＩ１０装置のみしかア
クセスすることができない。しかし、４つのＣＰＵ４０
．５０．４０′および５０′は全て実質的に同じ時間に
同じデータをこのＩ１０装置から受は取る。以下の議論
では、これらの処理システムのロックステップ同期とは
、１つのＩ１０モジュールのみがアクセスされているこ
とを意味すると理解できる。

重複して設けられた処理システム２０および２０′の同
期は、各システムを決定性を有する機械として取り扱う
ことによって実行され、この場合、これらのシステムは
、同じ入力を受けて同じ既知の状態でスタートし、常に
同じ機械状態に入り、エラーのない場合には、同じ結果
を発生する。

処理システム２０と２０’は同じ構成を有し、同じ入力
を受取、従って、同じ状態を通過する。従って、両方の
処理装置が同期して動作する限り、これらは同じ結果を
発生すると共に同じ状態に入る。もしこれらの処理シス
テムが同し状態でなく、または異なった結果を発生すれ
ば、これらの処理システム２０と２０′の一方が故障し
ていると考えられる。そこで修正動作を行うためには、
故障しているモジュールを動作不能にする等して故障の
原因を取り除かなければならない。

エラーの検出は、−船釣に別の処理時間または論理の形
でのオーバヘッドを含む。このようなオーバヘッドを最
小にするため、システムは故障許容動作と調和しながら
、エラー・チエツクをできるだけ少ない回数行わなけれ
ばならない。少なくとも、エラーのチエツクはデータが
ＣＰＵ３０と３０’から出力される前に行われなければ
ならない。そうでなければ、内部処理のエラーによって
、原子炉のような外部システムに正しくない動作が発生
するが、これは故障許容システムの設計によって防止し
ようとしている状態である。

これ以外にエラーのチエツクを行う理由が存在する。例
えば、故障またはエラーを除去するためには、記憶また
は使用する前に、ＣＰＵモジュール３０および３０’の
受は取ったデータをチエツクすることが望ましい。そう
でなければ、記憶されているエラーのあるデータが後が
アクセスされ、その結果、別のエラーが発生すると、特
にこのエラーのあるデータが一定期間記憶された場合に
は、これらのエラーの最初の原因を見出だすことが困難
または不可能になる。時間が経過することとこれらのエ
ラーのあるデータがその後処理されることによって、エ
ラーの原因を追跡することができなくなる可能性がある
。

検出される前にエラーが記憶されていた時間を指す「エ
ラーの潜伏時間」によって、同様に後で問題が発生する
可能性がある。例えば、コンピュータシステムが以前に
発生したエラーによって小さくなったキャパシティで既
に動作している場合に、滅多に使わないルーチンによっ
て潜在するエラーの見付かる場合がある。コンピュータ
のキャパシティが減少している場合、潜在するエラーに
よってシステムが破壊される場合がある。

更に、処理システム２０および２０’がデュアル・レー
ル・システムになっている場合、データをメモリのよう
な共有の資源である１つのレール・システムに転送する
のに先立って、エラーをチエツクすることが望ましい。

この理由は、このような転送を行った後には最早２つの
独立するデータのソースが存在しないためであり、もし
シングル・レール・システムで後になって何らかのエラ
ーが検出された場合、このエラーを追跡することは、不
可能でないにしても困難になる。

エラー処理の好適な方法が、これと同じ日に出願された
弁理士ドケットＮ［ＬＰＤ８９−２８９／ＤＥＣ−３４
４の発明の名称「ソフトウェアによるエラーの処理」と
いう出願で説明され、これは参考としてここに引用され
ている。

Ｃ，モジュールの説明 １、ＣＰＵモジュール 第１図に示すＣＰＵモジュール３ｏの構成要素を第３図
および第４図により詳細に示す。第３図はＣＰＵモジュ
ールのブロック図であり、第４図はＣＰＵモジュール３
ｏおよびＩ１０モジュール１００並びにこれらの相互接
続部のブロック図である。ＣＰＵモジュール３０および
３０’の動作およびこれらに含まれる構成要素は一般的
に同じであるため、ＣＰＵ３０のみを説明する。

ＣＰＵモジュールは、デュアルＣＰＵ４０と５０を内蔵
する。ＣＰＵ４０と５０は当業者に周知の標準的な中央
処理装置である。好適な実施例の場合、ＣＰＵ４０と５
０は本出願の譲受人であるディジタル・エクィップメン
ト会社によって製造されたＶＡＸマイコロプロセッサで
ある。

ＣＰＵ４０と５０に関連するのはそれぞれキャッシュ・
メモリ４２と５２であり、これらはＣＰＵに対して十分
なメモリのサイズを有する標準のキャッシュＲＡＭであ
る。好適な実施例の場合、キャッシュＲＡＭは４Ｋｘ６
４ビツトである。しかし、本発明がキャッシュＲＡＭを
有する必要はない ２、　メモリ・モジュール ＣＰＵ４０と５０は、最高４つのメモリ・モジュール６
０を共有できることが望ましい。第５図はＣＰＵモジュ
ール３ｏに接続して示した１つのメモリ・モジュール６
ｏのブロック図である。

メモリ転送サイクル、ステータス・レジスタ転送サイク
ルおよびＥＥＰＲＯＭ転送サイクルの期間中、各メモリ
・モジュール６０は双方向データ・バス８５を介してプ
ライマリ・メモリ制御装置７０にデータを転送すると共
にこれからデータの転送を受ける。各メモリモジュール
６０は、またそれぞれバス８０および８２を介してメモ
リ制御装置７０と７５からアドレス信号、制御信号、タ
イミング信号およびＥＣＣ信号を受は取る。バス８０お
よび８２のアドレス信号は、ボード信号、バンク信号、
および行アドレス信号と列アドレス信号を含み、これら
によってデータ転送に含まれるメモリ・ボード・アドレ
ス、バンク・アドレス、および行および列アドレスが識
別される。

第５図に示すように、各メモリ・モジュール６０はメモ
リ・アレイ６００を有する。各メモリ・アレイ６００は
ＤＲＡＭが８バンクのメモリに組織されている標準ＲＡ
Ｍである。好適な実施例の場合、高速ページ・モード型
のＤＲＡＭが使用される。

メモリ・モジュール６０には、また制御ロジック６１０
、データ・トランシーバ／レジスタ６２０、メモリ・ド
ライバ６３０１およびＥＥＰＲＯＭ６４０が含まれる。

データ・トランシーバ／レジスタ６２０によってメモリ
・アレイ６００とデータ・バス８５の双方向データ線と
の間でデータを転送するためのデータ・バスとデータ・
インターフェースが設けられる。メモリ・ドライバ６３
０は、制御ロジック６１０からメモリ・アレイ６００の
各バンクに対して行および列アドレス信号と制御信号を
分配し、ロングワードのデータとその対応するＥＣＣ信
号をメモリ・ボード信号とバンク・アドレス信号によっ
て選択されたメモリ・バンクに対して転送すると共にこ
れらがそこから転送されることを可能にする。

いずれのタイプのＮＶＲＡＭ　（非揮発性ＲＡＭ）であ
ってもよいＥＥＰＲＯＭ６４０によって、オフ・ライン
修理用のメモリ・エラー・データとモジュールのサイズ
のような構成データが記憶される。故障の発生後メモリ
・モジュールが取り外された場合、故障の原因を判定す
るため、記憶されているデータがＥＥＰＲＯＭ６４０か
ら取り出される。ＥＥＰＲＯＭ６４０は、ドライバ６３
０からの行アドレス線を介して、制御ロジック６１０か
らのＥＥＰＲＯＭ制御信号によってアドレスされる。Ｅ
ＥＰＲＯＭ６４０は、３２ピントの内部メモリ・データ
・バス６４５に対して８ビツトのデータを転送し、ここ
からこのデータを受は取る。

制御ロジック６１０は、メモリ・モジュール６０の素子
に対してアドレス信号を転送すると共に内部タイミング
と制御信号を発生する。第６図に詳細に示すように、制
御ロジック６１２はプライマリ／ミラー指示回路６１２
を有する。

プライマリ／ミラー指示回路６１２は、バス８０と８２
でメモリ制御装置７０と７５から２組のメモリ・ボード
・アドレス・バンク・アドレス、行および列アドレス、
サイクル・タイプ・サイクル・タイミング信号を受は取
り、またバス８０と８２でメモリ制御装置に対して２組
のＥＣＣ信号を転送すると共にここからこれを受は取る
。指示装置６１２のトランシーバ／レジスタによって、
これらの信号をバス８０と８２との間で授受するバッフ
ァとインターフェースが設けられる。ステータス・レジ
スタ６１８に記憶されているプライマリ／ミラー・マル
チプレクサのビットによって、メモリ制御装置７０と７
５のいずれがプライマリ・メモリ制御装置として指定さ
れ、いずれがミラー・メモリ制御装置として指定されか
が指示され、プライマリ／ミラー・マルチプレクサ信号
がステータス・レジスタ６１８から指示装置６１２に加
えられる。

プライマリ１５ラー指示装置６１２よって、制御ロジッ
ク６１０に分配する２組の信号が与えられる。１組の信
号は指定されたプライマリ−・メモリ・ボード・アドレ
ス、バンク・アドレス、行および列アドレス、サイクル
・タイプ、サイクル・タイミングおよびＥＥＣ信号を含
む。他方の組の信号は、指定されたミラー・メモリ・ボ
ード・アドレス信号、バンク・アドレス信号、列および
行アドレス信号、サイクル・タイプ信号、サイクル・タ
イミング信号、およびＥＥＣ信号を含む。

プライマリ／ミラー・マルチプレクサ信号は、バス８０
と８２の信号がそれぞれ指定されたプライマリ信号を搬
送する線および指定されたミラー信号を搬送する線に向
けられるか、またはその逆であるかを選択するために指
示装置６１２によって使用される。

バス８０と８２には多数の時間分周多重化双方向線が含
まれている。メモリ転送サイクル、ステータス・レジス
タ転送サイクル、およびＥＥＦＲＯＭ転送サイクルの開
始後一定の時間に、データ・バス７５のデータに対応す
るＥＣＣ信号がこれらの時間分周多重化双方向線に載置
される。もしこの転送サイクルが書き込みサイクルであ
れば、メモリモジュール６０はメモリ制御装置からデー
タとＥＣＣ信号を受は取る。もしこの転送サイクルが読
み出しサイクルであれば、メモリ・モジュール６０はデ
ータとＥＣＣ信号をメモリ・モジュールに転送する。転
送サイクルの他の時間に、アドレス信号、制御信号およ
びタイミング信号は時間分周多重化双方向線でメモリ・
モジュール６０によって受は取られる。メモリ転送サイ
クル、ステータス・レジスタ転送サイクル、およびＥＥ
ＦＲＯＭ転送サイクルの始めに、メモリ制御装置７０と
７５がメモリ・ボード・アドレス、バンク・アドレス、
およびサイクル・タイプ信号をこれらの時間共有線で各
メモリ・モジュール６０に転送することが望ましい。

行アドレス信号と列アドレス信号は同じ転送サイクル中
に同じ行および列アドレス線で多重化されることが望ま
しい。先ず、行アドレスがメモリ制御装置によってメモ
リ・モジュール６０に加えられ、約６０ナノ秒後に列ア
ドレスが加えられる。

シーケンサ−６１６は、システム・クロック信号とリセ
ット信号をＣＰ［Ｊモジュール３０から人力として受は
取り、指定されたプライマリ−・サイクル・タイミング
信号、指定されたプライマリ−・サイクル・タイプ信号
、指定されたごラー・サイクル・タイミング信号、およ
び指定された業う−・サイクル・タイプ信号を指定装置
６１２のトランシーバ／レジスタから受は取る。

シーケンサ６１６は、種々のタイプのサイクルを実行す
るために必要な多数の制御およびシーケンス・タイミン
グ信号を発生し、これらをメモリ・モジュールに対して
分配する関連したステアリング（ｓｔｅｅｒｉｎｇ）　
ｉｗ理を有するリング・カウンタである。制御およびシ
ーケンス・タイミング信号は、システム・クロック信号
、指定されたプライマリ−・サイクル・タイミング信号
、および指定されたプライマリ−・サイクル・タイプ信
号から発生される。

シーケンサ６１６は、またシステム・クロック信号、指
定されたミラー・サイクル・タイミング信号、および指
定されたミラー・サイクル・タイプ信号から重複した組
のシーケンス・タイミング信号を発生する。これらの重
複したシーケンス・タイミング信号は、エラーのチック
のために使用される。高速ページモードで多重のロング
ワードのデータをメモリ・モジュール６０との間で授受
するためには、各組の列アドレスは第１の組でスタート
し、１２７秒遅れて次の列アドレス１２０がこれに続き
、各々のロングワードのデータは前のロングワードのデ
ータの後で１２０ナノ秒遅れてバス８５を横切って移動
される。

シーケンサ６１６は、またｔ　ｘ　／　ｒ　ｘレジスタ
制御信号を発生する。ｔχ／　ｒ　ｘレジスタ制御信号
は、トランシーバ／レジスタ６２０の動作と指定装置６
１２のトランシーバ／レジスタを制御するために発生さ
れる。データの流れの方向は、シーケンサ６１６のステ
アリングロジックによって決定され、このシーケンサ６
１６はｔ　ｘ　／　ｒ　ｘ　制御信号とシーケンス・タ
イミング信号を発生することによって、指定されたプラ
イマリ−・サイクル・タイプ信号に応答し、データとＥ
ＣＣ信号がメモリ・モジュール６０のトランシーバ／レ
ジスタに対して書き込まれるべきであるかまたはここか
ら読み出されるべきであるか、およびそれらが何時行わ
れるべきであるかを示す。メモリ書き込みサイクル中、
ステータス・レジスタ書き込みサイクル中、および書き
込みサイクル中、データおよびＥＣＣ信号はバス８０．
８２、および８５からトランシーバ／レジスタにラッチ
され、一方メモリ読み出しサイクル中、ステータス・レ
ジスタ読み出しサイクル中、およびＥＥＰＲＯＭ読み出
しサイクル中、データおよびＥＣＣ信号は、メモリ・ア
レイ６００、ステータス・レジスタ６１Ｂ、またはＥＥ
ＦＲＯＭ６４０からトランシーバ／レジスタにランチさ
れて、ＣＰＵモジュール３０に出力される。

シーケンサ６１６は、またＥＥＦＲＯＭ制御信号を発生
して、ＥＥＦＲＯＭ６４０の動作を制御する。

メモリ・モジュール６０に存在するタイ旦ング関係はシ
ステム・クロック信号の立ち上がり時間を参考にして決
められるが、このシステム・クロック信号は３０ナノ秒
の間隔を有している。全てのステータス・レジスタ読み
出しおよび書き込みサイクルと１つのロングワードの全
てのメモリ読み出しおよび書き込みサイクルは、１０シ
ステム・クロックの時間内、すなわち３００ナノ秒内に
実行される。メモリ読み出しおよび書き込み転送サイク
ルは、多重化されたロングワードの転送によって構成さ
れることができる。別のロングワードが転送される毎に
、メモリ転送サイクルは４システム・クロックの期間だ
けさらに延長される。

メモリ・リフレッシュ・サイクルとＥＥＰＲＯＭ書き込
みサイクルを実行するには少なくとも１２システム・ク
ロックの間隔が必要であり、ＥＥＦＲＯＭ読み出しサイ
クルは、少なくとも２０システム・クロックの間隔を必
要とする。

指定されたプライマリ・サイクル、タイミング信号によ
って、シーケンサ６１６はシーケンス・タイミング信号
と制御信号との発生を開始し、これらの信号によって、
メモリ・ボート・アドレス信号によって選択されたメモ
リ・モジュールが要求されたサイクルを実行することが
可能になる。

指定されたプライマリ・サイクル・タイミング信号が活
性状態に遷移すると、サイクルが開始される。指定され
たプライマリ・サイクル・タイミング信号が不活性状態
に戻ると、サイクルは終了する。

ＣＰＵモジュール３０によって要求されたサイクルが実
行されるに従って、シーケンサ６１６によって発生され
たシーケンス・タイミング信号はシーケンサの入力した
異なった状態と関連する。

これらの異なった状態の間のタイミング関係（およびこ
れらの状態の各々に対応するシーケンス・タイミング信
号の間のタイミング関係）を決めるため、シーケンサ６
１６によって人力することのできるディスクリートな状
態がＳＥＱ　　ＩＤＬＥおよび５ＥＱＩないし５ＥＱ１
９と識別される。

各状態は、ｌシステム・クロックの間隔（３０ナノ秒）
の間持続する。シーケンサ６１６の行う各々の異なった
状態に対する入力は、システム・クロック信号の立ち上
がり区間によってトリガされる。シーケンサ６１６に状
態ＳＥＱ　　ＩＤＬＥおよび５ＥＱＩないし５ＥＱＩ　
９を入力させるシステム・クロック信号の立ち上がり区
間は、これらをシーケンサ６１６の状態と関連させるた
めに遷移ＴＩＤＬＥおよびＴＩないしＴ１９として表さ
れる。すなわち、ＴＮはシーケンサ６１６に状態ＳＥＱ
　　Ｎを入力させるシステム・クロック信号の立ち上が
り区間である。

ＣＰＵモジュール３０がメモリ・モジュール６０に１つ
のサイクルを実行させていない場合、指定されたプライ
マリ−・サイクル・タイミング信号は表明されず（ｎｏ
ｔ　ａｓｓｅｒｔｅｄ）　、シーケンサはＳＥＱ　　Ｉ
ＤＬＥの状態のままである。もし制御ロジック６１０と
シーケンサ６１６がこれもまたバス８０でメモリ制御装
置７０から転送されたメモリ・ボード・アドレスによっ
て選択されたメモリ・モジュールに位置しているならば
、シーケンサはメモリ制御装置７０によるバス８０のサ
イクル・タイミング信号の表明に応答してスタートされ
る（状態５ＥＱＩを入力する）。指定されたプライマリ
−・サイクルの活性信号の表明に続く第１システム・ク
ロック信号の立ち上がり区間は、遷移Ｔ１に対応する。

前に述べたように、メモリ・アレイ６００に対して１つ
のロングワードを授受する場合、そのすイクルは１０シ
ステム・クロックの間隔で実行される。シーケンサはＳ
ＥＱ　　ＩＤＬＥから状態５ＥＱＩないし５ＥＱ９に進
み、Ｓ　Ｅ　Ｑ　　ＩＤＬＨに戻る。

しかし、別のロングワードを転送するためにメモリ読み
出しおよび書き込みサイクルを延長することができる。

メモリ・アレイ６００は、「高速ページ・モードＪ　Ｄ
ＲＡＭを使用することが望ましい。多重化されたロング
ワードの読み出しおよび書き込みを行う期間中、最初の
ロングワードの転送の後に行われるメモリ・プレイとの
データの授受は、列アドレスを繰り返して更新し、ＣＡ
Ｓ（列アドレス・ストローブ）信号を再び発生すること
によって行われる。

多重化されたロングワードの転送サイクルの期間中、こ
れらの列アドレスのこれらの更新を実行することが可能
であるが、その理由は、全てのロングワードが転送され
るまでシステム６１６は、５ＥＱ４から５ＥＱ７を繰り
返して循環するからである。例えば、もし３つのロング
ワードがメモリ・アレイ６００から読み出され、または
これに書き込まれているならば、シーケンサは状ｆｉｓ
ＥＱＩＤＬＥ、５ＥＱＩ、５ＥＱ２．５ＥＱ３．５ＥＱ
４．５ＥＱ５．５ＥＱ６．５ＥＱ７．５ＥＱ４．５ＥＱ
５．５ＥＱ６．５ＥＱ７．５ＥＱ４．５ＥＱ５．５ＨＱ
６．５ＥＱ７．５ＥＱ８．５ＥＱ９、および５ＥＱＩＤ
ＬＥを入力する。

メモリ転送サイクルの期間中、指定されたプライマリ・
サイクル・タイミング信号は、遷移Ｔ６の間のシーケン
サ６１６によって監視され、少なくとも１つの別のロン
グワードを転送するため、メモリ読み出しまたは書き込
みサイクルを延長するべきかどうかを決定する。指定さ
れたプライマリ・サイクル・タイミング信号が遷移Ｔ６
中に表明された場合、状態５ＥＱ７にあるシケンサは状
態５ＥＱ８を入力する代わりに状１！５ＥＱ４を人力す
ることによって、次のシステム・クロック信号に応答す
る。

多重ロングワードの転送の場合、指定されたプライマリ
−・サイクル・タイミング信号は、少なくとも第１Ｔ６
の遷移の１５ナノ秒前に表明され、最後のロングワード
が転送される迄、表明されたままである。最後のロング
ワードが転送されてしまった後でメモリ転送サイクルを
終了するため、指定されたプライマリ・サイクル・タイ
ミング信号が最後のＴ６の遷移の少なくとも１５ナノ秒
前に表明を解かれ、最後のＴ６の伝送の後、少なくとも
ｌＯナノ秒間表明を解かれたままになる。

メモリ転送サイクルの期間中、指定されたプライマリ行
アドレス信号と指定されたプライマリ列アドレス信号は
、制御ロジック６１０内の指定装置６１２によって別の
時間に１組の時間分周多重化線上でメモリ・ドライバ６
３０に与えられる。

ドライバ６３０の出力はメモリ・アレイ６００のＤＲＡ
Ｍのアドレス入力に加えられ、また指定されたミラー行
および列アドレス信号と比較するため制御ロジック６１
０に戻されてエラーをチックする。状態レジスタ転送サ
イクルとＥＥＰＲＯＭ転送サイクルの期間中、列アドレ
ス信号は指定の記憶場所を選択するために必要ではない
。

メモリ転送サイクルの期間中、行アドレス信号はバス８
０と８２の時間を共有する行および列アドレスに与えら
れた最初の信号である。状態５ＥＱＩＤＬＥの期間中、
行アドレス信号は、メモリ制御装置によって行および列
アドレス線で転送され、列アドレスはＴ１の遷移の少な
くとも１５ナノ秒前からＴ１の遷移後の１０ナノ秒まで
安定した状態にある。次に、列アドレス信号はメモリ制
御装置によって行およびコラムアドレス線で転送され、
列アドレスは、Ｔ３の遷移の１０ナノ秒前からＴ４の遷
移の後１５ナノ秒まで安定した状態にある。メモリ転送
サイクルの期間中に多重ロングワードの転送を行う場合
、続いて発生する列アドレス信号は、次に行およびコラ
ムアドレス線で転送され、これらの続いて発生する列ア
ドレスはＴ６の遷移の１０ナノ秒前からＴ７の遷移の後
１５ナノ秒まで安定した状態にある。

ジェネレータ／チエッカ６１７はシーケンサ６１６によ
って発生された２組のシーケンス・タイミング信号を受
は取る。更に、指定されたプライマリ・サイクル・タイ
プ信号とバンク・アドレス信号および指定されたミラー
・サイクル・タイプ信号とバンク・アドレス信号が指定
装置６１２によってジェネレータ／チエッカ６１７に転
送される。ジェネレータ／チエッカでは、多数のプライ
マリ制御信号、すなわちＲＡＳ　（行アドレス信号）、
ＣＡＳ　（列アドレス・ストローブ）およびＷＥ（書き
込みイネーブル）が発生され、プライマリ・シーケンス
・タイミング信号と指定されたプライマリ・サイクル・
タイプ信号およびバンク・アドレス信号を使用してドラ
イバ６３０に分配される。これらの制御信号の重複した
組がジェネレータ／チエッカ６１７によって重複（ミラ
ー）シーケンス・タイミング信号と指定されたミラー・
サイクル・タイプ信号およびバンク・アドレス信号から
発生される。これらのミラーＲＡＳ、ＣＡＳ、および書
き込みイネーブル信号はエラーのチエツクのために使用
される。

プライマリ・サイクル・タンプ信号がメモリ転送サイク
ルが実行中であることを示す場合、プライマリ・バンク
・アドレス信号はメモリ・アレイ６００内のＤＲＡＭの
１つの選択されたバンクを識別する。メモリ・ドライバ
６３０はメモリ・アレイ６００内のＤＲＡＭの各バンク
に対して別々のＲＡＳドライバを有している。ジェネレ
ータ／チエッカ６１７においてプライマリＲＡＳ信号は
、メモリ転送サイクル中に発生され、ジェネレータ／チ
エッカをＲＡＳドライバに接続する線の１つに非多重化
される。その結果、選択されたＤＲＡＭバンクに対応す
るＲＡＳドライバのみがメモリ転送サイクル中に表明さ
れたＲＡＳ信号を受は取る。

リフレッシュ・サイクルの期間中、プライマリＲＡＳ信
号は非多重化されず、表明されたＲＡＳ信号が各ＲＡＳ
ドライバによって受は取られる。

ステータス・レジスタ転送サイクルとＥＥＦＲＯＭ転送
サイクルの期間中、バンク・アドレス信号は不必要であ
る。

メモリ・ドライバ６３０はまたＣＡＳドライバを有する
。ジェネレータ／チエッカ６１７において、プライマリ
ＣＡＳ信号はメモリ転送サイクルとリフレッシュ・サイ
クルの期間中に発生される。

プライマリＣＡＳ信号は、非多重化されず、表明された
ＣＡＳ信号は各ＣＡＳドライバによって受は取られる。

メモリ書き込みサイクルの期間中、プライマリＷＥ信号
はジェネレータ／チエッカ６１７によって発生される。

表明されたＷＥ倍信号、ドライバ６３０によってメモリ
・アレイ６００内の各ＤＲＡＭバンクに加えられる。し
かし、書き込みは選択ささたＤＲＡＭバンクによっての
み実行することが可能でり、このＤＲＡＭバンクはまた
表面されたＲＡＳおよびＣＡＳ信号を受は取る。

本発明の好適な実施例の場合、メモリ転送サイクルの期
間中、プライマリＲＡＳ信号はＴ２の遷移の期間中表明
され、Ｔ３の遷移の少なくとも１０ナノ秒前から安定し
、最後のＴ７の遷移の期間中表面を解かれる。プライマ
リＣＡＳ信号は、各Ｔ４の遷移の前１５ナノ秒間表明さ
れ、各Ｔ７の遷移の期間中表明を解かれる。メモリ書き
込みサイクルの期間中、プライマリＷＥ信号は、Ｔ３の
遷移の期間中表明され、最初のＴ４の遷移の少なくとも
１０ナノ秒前から安定し、最後のＴ７の遷移に期間中表
面を解かれる。

プライマリ・サイクル・タイプ信号がメモリ・リフレッ
シュ・サイクルが実行中であることを示す場合、メモリ
・アレイ６００はシーケンサ６１６によって与えられる
プライマリ・シーケンス・タイミング信号に応答して、
ジェネレータ／チエフカ６１７によってメモリ・リフレ
ッシュ動作を実行さされる。これらのリフレッシュ動作
の期間中、ＲＡＳ信号およびＣＡＳ信号が逆の順序でジ
ェネレータ／チエッカによって発生されて分配される。

このリフレッシュ・モードはバンク１、行または列に対
する外部アドレスを必要としない。

転送サイクルの期間中、データがバス８５い転送されて
いる時間に、ＥＣＣ信号はバス８０と８２の時間分周多
重化双方向線で転送される。しかし、これらの同じ線は
転送サイクル中の他の時間に制御信号（例えば、サイク
ル・タイプ）およびアドレス信号（例えば、メモリ・ボ
ード・アドレスおよびバンク・アドレス）信号を転送す
るために使用される。

プライマリ／ミラー指定装置６１２内のトランシーバ／
レジスタはシーケンサ６１６によって加えられるシーケ
ンス・タイミング信号ともＬｘ／ｒｘレジスタ制御信号
に応答する受信機と発信機を有する。シーケンス・タイ
ごング信号とｔｘ／ｒｘレジスタ制御信号は、バス８０
と８２の時間分周多重化双方向線でＥＣＣ信号とアドレ
ス信号および制御信号を多重化することを可能にする。

サイクル・タイプ信号、メモリ・ボード・アドレス信号
およびバンク・アドレス信号のような制御信号とアドレ
ス信号はメモリ制御装置７０と７５によって転送され、
単一の転送サイクルまたは多重ロングワード転送サイク
ルのいずれかの開始時にバス８０と８２の時間を共有し
た線に与えられることが望ましい。これらの信号はサイ
クル・タイミング信号の活性化と同時に遷移を開始しく
シーケンサはＳＥＱ　　ＩＤＬＥ状態にあるが）、Ｔ２
の間安定状態にある。従って、指定装置６１２のトラン
シーバ／レジスタにおいて、受信機は起動され、送信機
は少なくとも状態５ＥＱ２の終わり迄そのトリステート
・モードにセットされる。

サイクル・タイプ信号は、下記にリストアツブした機能
、すなわちメモリの読み出し、メモリの書き込み、ステ
ータス・レジスタの読み出し、ステータス・レジスタの
書き込み、ＥＥＰＲＯＭの読み出し、ＥＥＰＲＯＭの書
き込み、およびリフレッシュのいずれがサイクル期間中
にメモリ・アサイ６０によって実行されるかを識別する
。指定装置６１２によって受は取られた指定されたプラ
イマリ・サイクル・タイプ信号は、シーケンサ６１６に
加えられ、ｔ　ｘ　／　ｒ　ｘ制御信号とシーケンス・
タイミング信号を発生する場合に使用される。例えば、
データ・トランシーバ／レジスタ６２０および指定装置
６１２のトランシーバ／レジスタにおいて、受信機は起
動され、送信機は書き込みサイクル全体を通してシーケ
ンサ６１６によってトリステート・モードにセットされ
る。しかし、読み出し期間中のデータ・トランシーバ／
レジスタ６２０および指定装置６１２のトランシーバ／
レジスタの場合、受信機はトリステート・モードにセッ
トされ、送信機はサイクル・タイプ信号、メモリ・ボー
ド・アドレス信号およびバンク・アドレス信号がこのサ
イクルの開始時点で受は取られた後シーケンサ６１６に
よって起動される。

適切な実施例の場合、メモリ・アレイ６００に対して授
受されたデータはエラー検出コード（ＥＤＣ）を使用し
て各メモリ・モジュール６０内でチエツクされることが
望ましく、このエラー検出コードはメモリ制御装置７０
と７５によって必要とされるコードと同じであることが
望ましい。

好適なコードは１ビツト修正、２ビツト検出のエラー修
正コード（ＥＣＣ）であることが望ましい。

メモリ書き込みサイクルの期間中、メモリ制御装置７０
は少なくとも１つのロングワードのデータをデータ・バ
ス８５で転送し、同時に対応する組のＥＣＣ信号をバス
８０で転送する。一方、メモリ制御装置７５は第２組の
ＥＣＣ信号を転送し、これらの信号はバス８２のデータ
・バス８５のロングワードとまた対応する。

ここで実施されているように、メモリ書き込みサイクル
の期間中、各ロングワードに対するデータとＥＣＣ信号
がデータ・トランシーバ／レジスタ６２０の受信機に与
えられると共に指定装置６１２のトランシーバ／レジス
タの受信機に与えられる。データおよびＥＣＣ信号はＴ
４の遷移の少なくとも１０ナノ秒前に安定しており、Ｔ
６の遷移後１５ナノ秒後迄安定した状態にあり、これら
のトランシーバ／レジスタにラッチされる。この時間の
間、メモリ制御装置７０と７５はバス８０と８２の時間
を共有した線にアドレス信号と制御信号を加えない。

メモリ書き込みサイクルの期間中に指定装置６１２によ
って受は取られた指定されたプライマリＦＣＣ信号とト
ランシーバ／レジスタ６２０によって受は取られたロン
グワードのデータは、メモリ・アレイ６００の８つのバ
ンクの各々に於けるＤＲＡＭのデータ人力とＥＣＣ発生
装置６２３に加えられる。発生されたＥＣＣは比較器６
２５によって指定されたプライマリ・ＥＣＣと比較され
る。指定されたプライマリ・ＥＣＣ信号は、また指定さ
れたミラー・ＥＣＣ信号と共にＥＣＣ比較器６２５に加
えられる。

ここで実施例されているように、メモリ読み出しサイク
ルの期間中、少なくとも１つのロングワードのデータと
対応する組のＥＣＣ信号がメモリ・アレイ６００から読
み出され、データ・トランシーバ／レジスタ６２０と指
定装置６１２のトランシーバ／レジスタにそれぞれ向け
られる。メモリ読み出しサイクルの遷移Ｔ７の期間中、
各ロングワードに対するデータとＥＣＣ信号はメモリ・
アレイ６００から人手可能であり、これらのトランシー
バ／レジスタにランチされる。このデータはＥＣＣ発生
装置６２３に与えられ、その出力はメモリから読み出さ
れたＥＣＣと比較される。

ラッチの後、データおよびＥＣＣ信号は、データ・トラ
ンシーバ／レジスタ６２０の送信機と指定装置６１２の
トランシーバ／レジスタの送信機によってデータ・バス
８５とバス８０および８２に与えられる。同じＥＣＣ信
号は、指定装置６１２のトランシーバ／レジスタからメ
モリ制御装置７０とメモリ制御装置７５に転送される。

データバス８５とバス８０および８２で転送されたデー
タとＥＣＣ信号は、Ｔ７の遷移の１５秒後からこれに続
＜７６の遷移の５ナノ秒前迄（多重ロングワード転送の
場合）またはこれに続＜、Ｔ　　ＩＤＬＥ遷移の５ナノ
秒前迄（単一のロングワードの転送または多重ロングワ
ード転送の最後のロングワードの場合）安定した状態に
ある。この時間間隔の間、メモリ制御装置７０と７５は
、バス８０と８２の時間を共有したアドレス信号と制御
信号を加えない。データ・トランシーバ／レジスタ６２
０の送信機と指定装置６１２のトランシーバ／レジスタ
の送信機は、これに続＜Ｔ　　ＩＤＬＥ遷移の期間中、
トリステート・モードにセットされる。

比較器６１４は、制御装置７０から発生するアドレス信
号制御装置およびタイミング信号を制御袋Ｗ７５から発
生するこれらに対応するアドレス信号、制御信号および
タイミング信号と比較するために設けられる。指定され
たプライマリ・サイクル・タイミング信号、サイクル・
タイプ信号、メモリ・ボード・アドレス信号、およびバ
ンク・アドレス信号は、指定されたミラー・サイクル・
タイミング信号、サイクル・タイプ信号、メモリ・ボー
ドアドレス信号、バンク・アドレス信号、行アドレス信
号、および列アドレス信号と共に指定装置６１２から比
較器６１４に加えられる。指定されたプライマワ行アド
レス信号および列アドレス信号はドライバ６３０の出力
から比較器６１４に加えられる。そこで両方の組の信号
が比較される。

もし、メモリ制御装置から発生するアドレス信号、制御
信号、およびタイミング信号の間で比較のミスがあれば
、比較器６１４は適当なエラー信号を発生する。第６図
に示すように、ボード・アドレス・エラー信号、バンク
・アドレス・エラー信号、行アドレス・エラー信号、列
アドレス・エラー信号、サイクル・タイプ・アドレス・
エラー信号、およびサイクル・タイミング・エラー信号
は比較器から発生することができる。

ジェネレータ／チエッカ６１７は、指定されたプライマ
リ・バンク・アドレス信号、サイクル・タイプ信号およ
びサイクル・タイミング信号を使用してシーケンサ６１
６およびジェネレータ／チエッカ６１７によって発生さ
れたプライマリ制御信号およびタイミング信号を、指定
されたミラー・バンク・アドレス信号、サイクル・タイ
プ信号およびサイクル・タイミング信号を使用して、発
生されたミラー制御信号およびタイミング信号と比較す
る。２組のシーケンス・タイミング信号は、シーケンサ
６１６によってジェネレータ／チエッカ６１７に加えら
れる。プライマリＲＡＳ信号、ＣＡＳ信号、およびＷＥ
倍信号、ドライバ６３０の出力からジェネレータ／チエ
ッカ６１７に加えられる。前に説明したように、ミラー
制御信号、ＣＡＳ信号およびＷＥ倍信号ジェネレータ／
チエッカによって内部的に発生される。ジェネレータ／
チエッカ６１７は、プライマリＲＡＳ信号、ＣＡＳ信号
、ＷＥ信号およびシーケンス・タイミング信号をミラー
ＥＣＣ信号、ＣＡＳ信号、ＷＥ信号、およびシーケンス
・タイミング信号と比較する。

もし、シーケンサ６１６またジェネレータ／チエッカ６
１７から発生する制御信号およびタイミング信号のいず
れかの間に比較のミあれば、ジェネレータ／チエッカは
適当なエラー信号を発生する。第６図に示すように、シ
ーケンサ・エラー信号、ＲＡＳエラー信号、ＣＡＳエラ
ー信号、およびＷＥエラー信号はジェネレータ／チエッ
カ６１７によって発生することかできる。

エラー信号は、比較器６１４およびジェネレータ／チエ
ッカ６１７からアドレス／制御エラー・ロジック６２１
に加えられる。比較器６１４またはジェネレータ／チエ
ッカ６１７から受は取ったエラー信号に応答して、アド
レス／制御エラー・ロジック６２１はアドレス／制御エ
ラー信号をＣＰＵモジュール３０に転送し、アドレス信
号・制御信号、またはタイミング信号のいずれかの間で
比較のミスが発生したことによる故障を検出したことを
示す。アドレス／制御エラー信号は、エラーを処理する
ためにメモリ制御装置７０と７５のエラー・ロジックに
送られる。アドレス／制御エラー信号をＣＰＵモジュー
ル３０にすることによって、ＣＰＵ／ＭＥＭ故障が発生
するが、これは他のセクションで詳細に論じる。

比較器６１４およびジェネレータ／チエッカ６１７から
のエラー信号は、またステータス・レジスタ６１８に加
えられる。エラー信号および故障に関連するアドレス信
号、制御信号、タイミング信号、データ信号およびＥＣ
Ｃ信号の全ては、−時的にステータス・レジスタに記憶
され、エラーの診断と修復を可能にする。

本発明の１つの特徴によれば、３２ビツトのデータ・バ
ス８５が１本だけＣＰＵモジュール３０とメモリ・モジ
ュール６０との間に設けられる。

従って、メモリ・モジュール６０はメモリ制御装置７０
と７５からの２組のデータを比較することができない。

しかし、メモリ制御装置７０と７５によってメモリ・モ
ジュール６０に転送された２つの独立した組のＥＣＣ信
号をチックすることによって、ビットのデータ線の重複
した組を使用することなく、データの健全性がメモリ・
モジュール６０によって検証される。

第６図に示すように、制御ロジック６１０はＥＣＣ発生
装Ｗ６２３とＥＣＣ比較器６２５を有する。指定された
プライマリおよびミラーＥＣＣ信号は、指定装置７１２
によってＥＣＣ，比較器に加えられる。メモリー書き込
みサイクルの期間中、指定されたプライマリＥＣＣ信号
は、指定されたミラーＥＣＣ信号と比較される。その結
果、メモリ・モジュール６０は、メモリ制御装置７０と
７５が一致しているかどうかを検証すると共にメモリー
書き込みサイクルの期間中にメモリ・アレイ６００のＤ
ＲＡＭに記憶されている指定されたプライマリＥＣＣ信
号が正しいかどうかを検証する。更に、メモリー書き込
みサイクルの期間中にＤＲＡＭのデータ人力に与えられ
たデータは、ＥＣＣ発生装置６２３に加えられる。ＥＣ
Ｃ発生装置６２３は、このデータ応する■組の発生され
たＥＣＣ信号を発生し、この発生されたＥＣＣ信号をＥ
ＣＣ比較器６２５に加える。指定されたプライマリＥＣ
Ｃ信号は発生されたＥＣＣ信号と比較され、メモリ制御
装置７０によってデータ・バス８５に転送されたデータ
がメモリ・アレイ６００のＤＲＡＭに記憶されているデ
ータと同じであるかどうかを検証する。

メモリ読み出しサイクルの期間中、ＤＲＡＭの選択され
たバンクから読み出されたデータはＥＣＣ発生器に与え
られる。発生されたＥＣＣ信号はそこでＥＣＣ比較器に
加えられ、このＥＣＣ比較器は、またＤＲＡＭの選択さ
れたバンクから読み出されて記憶されているＥＣＣ信号
を受は取る。発生され記憶されているＥＣＣ信号は、Ｅ
ＣＣ比較器６２５によって比較される。

もしＥＣＣ比較器６２５によって監視されているＥＣＣ
信号のいずれかの対の間に比較のミスがあれば、ＥＣＣ
比較器は適当なエラー信号を発生する。第６図に示すよ
うに、プライマリ／ξラーＥＣＣエラー信号、プライマ
リ／発生されたＥＣＣ信号エラーおよびメモリ／発生さ
れたＥＣＣエラー信号はＥＣＣ比較器によって発生する
ことができる。

ＥＣＣ比較器６２５からのこれらのＥＣＣエラー信号は
ステータス・レジスタ６１８に加えられる。ＥＣＣエラ
ー信号の各々およびＥＣＣ故障に関連するアドレス信号
、制御信号、タイミング信号、データ信号、およびＥＣ
Ｃ信号の全ては一時的にステータス・レジスタに記憶さ
れ、エラーの診断と修復を可能にする。

ＥＣＣエラー信号はＥＣＣエラー線上でＥＣＣ比較器６
２５によって表明され、ＣＰＵモジュール３０に転送さ
れ、比較のミスによって発生したＥＣＣの故障を検出し
たことを示す。この比較のミスはメモリ書き込みサイク
ルの期間中に行われる２つのＥＣＣのチエツクの期間中
またはメモリ読み出しサイクル行われる１つのＥＣＣの
チエツクの期間中のいずれかで発生する可能性がある。

第６図に示すように、ボード選択ロジック６２７はメモ
リの背面板からスロット信号を受は取る。

これらのスロット信号によって、各メモリモジュール６
０に対してユニークなスロット・ロケーションが指定さ
れる。ボード選択ロジッチ６２７は、そこでこれらのス
ロット信号を指定回路６１２を介してメモリ制御装置の
ｌから転送された指定されたプライマリ・ボード・アド
レス信号と比較する。もしこのスロット信号が指定され
たプライマリ・ボード・アドレス信号と同じであれば、
ボード選択信号がボード選択ロジック６２７によって発
生され、これによって制御ロジック６１０内の他の回路
を動作させる。

３、　メモリ制御装置 メモリ制御装置７０と７５は、ＣＰＵ４０と５０のメモ
リ・モジュール６０および補助メモリ素子に対するアク
セスをそれぞれ制御好適な実施例の場合、ある種のエラ
ー処理動作を実行する。

メモリ制御装置７２に接続された補助メモリ素子はシス
テムＲＯＭ４３、ＥＥＰＲＯＭ４４、およびスクラッチ
・パッドＲＡＭ４５を有する。ＲＯＭ４３　ハ、を断コ
ード、コンソール・ドライバ・コード、およびブートス
トラップ・コードの一部のようなある種の標準コードを
保持している。

ＥＥＰＲＯＭ４４は、ＣＰＵ４０の動作中に検出された
エラー情報のような情報を保持するのに使用されるが、
この情報は変更を行う必要があるが、電源を切った場合
に失われるべきではない、スクラッチ・パッドＲＡＭ４
５は、ＣＰＵ４０によって実行されるある種の動作のた
めに使用されると共に、レール・ユニーク情報（例えば
、ただ１つのＣＰＵ４０または５０に使用することので
きる１つのレールの条件に特有の情報）をゾーン情報（
ＣＰＵ４０と５０の両方がアクセスすることのできる情
報）に変換するために使用される。

等価な構成要素５３．５４および５５がメモリ制御装置
７５に接続される。システムＲＯＭ５３、ＥＥＰＲＯＭ
５４およびスクラッチ・パッドＲＡＭ５５は、システム
ＲＯＭ４３、ＥＥＰＲＯＭ４４、およびスクラッチ・パ
ッドＲＡＭ４５とそれぞれ同じであり、同じ機能を実行
する。

第７図ないし第９図は、プライマリ・メモリ制御装置７
０の好適な実施例の詳細を示す。ミラー・メモリ制御装
置７５は、第７図ないし第９図に示す構成要素と同じ構
成要素を有しているが、動作は若干具なっている。従っ
て、メモリ制御装置７５の動作と異なっている部分を除
いて、プライマリ・メモリ制御装置７０の動作のみを説
明する。

処理システム２０′内のメモリ制御装置７０′と７５′
は同じ構成要素を有し、それぞれメモリ制御装置７０と
７５と同じように動作する。

第７図に示す構成要素は、プライマリ・メモリ制御装置
７０を介してデータの流れ、アスおよび信号を制御する
。制御ロジック７００は、メモリ制御装置７０の受は取
った信号および制御ロジック７００に記憶されているそ
のメモリ制御装置のステート・エンジンに従って第７図
の種々の構成要素の状態を制御する。マルチプレクサ７
０２は、これらのソースの１つからアドレスを選択する
。

これらのアドレスは、受信機７０５を介してＣＰＵ３０
から得ることもできるし、第８図を参照して以下で説明
するＤＭＡエンジン８００から得ることもできるし、ま
た再同期化動作の期間中に１つのゾーンから他のゾーン
にある種のバンク・メモリを転送する間に人工的リフレ
ッシュを発生するのに使用されるリフレッシュ再同期化
アドレスから得ることもできる。

ＣＰＵ３０からのデータは、受信機７０５を介して受は
取られＤＭＡからのデータはエンジン８００を介して受
は取られるので、マルチプレクサ７０２の出力はマルチ
プレクサＯの人力である。

マルチプレクサ７１０の出力は、メモリ相互接続部８５
とドライバ７１５を介してメモリ・モジュール６０にデ
ータを与える。ドライバ７１５はミラー・メモリ制御モ
ジュール７５と７５′に対して不能にされるが、その理
由は、メモリ・データの１つの紐のみが、それぞれメモ
リ・モジュール６０と６０’に送られるからである。

メモリ相互接続部８５に送られるデータは、ＣＰＵ３０
からメモリ・モジュール６ｏに記憶されるべきデータま
たはＤＭＡエンジン８００からメモリ・モジュール６０
に記憶されるべきデータのいずれかを含んでいる。ＣＰ
Ｕ３０からのデータとマルチプレクサ７０２からのデー
タはまたこの経路また受信機７４５とＥＣＣ修正装置７
５０を介してＤＭＡエンジン８００に送られる。

マルチプレクサ７０２からのアドレスは、デマルチプレ
クサ７２０の入力にまた加えられ、このデマルチプレク
サ７２０はこれらのアドレスを行／列アドレス部、ボー
ド／バンク・アドレス部分およびシングル・ボード・ビ
ットに分割する。６７列アドレスの２２ビツトが１１本
の線に多重化される。好適な実施例の場合、２２ビツト
の６７列アドレスがドライバ２１を介してメモリ・モジ
ュール６０に送られる。シングル・ボード・ビットはド
ライバ７２２を介してメモリ・モジュール６０に送られ
ることが望ましく、他のボード／バンク・アドレスビッ
トはＥＣＣ信号と多重化される。

マルチプレクサ７２５は、メモリ制御装置７０に対する
通常のリフレッシュ命令とＣＰＵ３０からのサイクル・
タイプ情報（すなわち読み出し、書き込み等）およびＤ
ＭＡサイクル・タイプ情報とを結合する。通常のリフレ
ッシュ命令とリフレッシュ再同期アドレスの両方によっ
て、メモリ・モジュール６０がメモリ・リフレッシュ動
作を開始する。

マルチプレクサ７２５の出力は、デマルチプレクサ７２
０からのボード／バンク・アドレスと共にマルチプレク
サ７３０に対する入力である。マルチプレクサ７３０に
対する他の入力は、ＥＣＣジェネレータ／チエッカ７３
５の出力である。マルチプレクサ７３０は、入力の１つ
を選択し、これをメモリ・モジュール６０に対する時間
分割多重化ＥＣＣ／アドレス線に載置する。マルチプレ
クサ７３０は、これらの時間分割多重化線がボード／バ
ンク・アドレスと別の制御情報ならびにＥＣＣ情報を、
異なった時間に、搬送するこを可能にする。

ＥＣＣ情報は、受信機７３４を介してメモリ・モジュー
ル６０から受は取られ、入力としてＥＣＣジェネレータ
／チエッカ７３５に加えられ、メモリ・モジュール６０
によって発生されたＥＣＣをメモリ制御装置７０によっ
て発生されたＥＣＣと比較する。

ＥＣＣジェネレータ／チエッカ７３５に対する他の人力
は、マルチプレクサ７４０からの出力である。メモリ・
トランザクションが書き込みトランザクションであるか
読み出しトランザクションであるかによって、マルチプ
レクサ７４０はマルチプレクサ７１０からメモリ・モジ
ュール６０に送られたメモリ・データを入力として受は
取るか、または受信機７４５を介してメモリ・モジュー
ル６０から受は取られたメモリ・データを人力として受
は取る。マルチプレクサ７４０は、ＥＣＣジェネレータ
／チエッカ７３５に対する入力であるこれらのメモリ・
データの組の１つを選択する。

ジェネレータ／チエッカ７３５は、次に適当なＥＣＣコ
ードを発生し、このコードは、マルチプレクサ７３０に
送られる以外に、またＥＣＣ修正装置７５０にも送られ
る。好適な実施例の場合、ＥＣＣ修正装置７５０はメモ
リ・モジュール６０から受は取られたメモリ・データ内
の全てのシングル・ビットエラーを修正する。

ＥＣＣチエッカ７５０からの修正されたメモリ・データ
は、次に第８図に示すＤＭＡエンジンに送られると共に
マルチプレクサ７５２に送られる。

マルチプレクサ７５２に対する他の入力は、第９図と関
連して以下で説明するエラー処理ロジックからのエラー
情報である。マルチプレクサ７５２の出力は、ドライバ
７５３を介してＣＰＵ３０に送られる。

比較器７５５は、マルチプレクサ７１０からメモリ・モ
ジュール６０に送られたデータをこのデータがドライバ
７１５と受信機７４５を通過した後、このデータのコピ
ーと比較する。チエツクによって、ドライバ７１５と受
信機７４５が正しく動作しているかどうかを判定する。

比較器７５５からの出力はＣＭＰエラー信号であり、こ
の信号はこのような比較エラーがあるか無いかを示す。

第９図においてＣＭＰエラー・ロジックに供給される。

第７図の他の２つの構成要素によって、異なった種類の
エラー検出が行われる。構成要素７６０はパリティ−発
生装置である。メモリ制御装置７０によってメモリ・モ
ジュール６ｏに記憶されるべきデータに発生されたかま
たはメモリ・モジュール６０によってメモリ・モジュー
ル６ｏから読み出されたデータに発生されたＥＣＣデー
タは、パリティ−発生装置７０に送られる。発生装置７
６０からのパリティ−信号は、ドライバ７６２を介して
、比較器７６５に送られる。比較器７６５は、発生装置
７６０からＥＣＣパリティ−信号を制御装置７５′によ
って発生された等価のＥＣＣパリティ−信号と比較する
。

パリティ−発生袋２７７０は、デマルチプレクサ７２０
から受は取られた行／列アドレス信号とシングル・ビッ
ト・ボード・アドレス信号とについて同じ種類のチエツ
クを実行する。パリティ−発生装置７７０からのアドレ
ス・パリティ−信号はドライバ７７２によって比較器７
７５に送られ、この比較器７７５は制御装置７５からま
たアドレス・パリティ−信号を受は取る。比較器７６５
と７７５の出力はパリティ−・エラー信号であり、これ
らの信号は第９図のエラー・ロジックに供給される。

第８図はＤＭＡエンジン８００の基礎を示す。

好適な実施例の場合、ＤＭＡエンジン８００はメモリ制
御装置７０内に位置するが、この場所にある必要はない
、第８図に示すように、ＤＭＡエンジン８００はデータ
・ルータ（ｒｏｕｔｅｒ）　８１０、ＤＭＡ制御装置８
２０１およびＤＭＡレジスタ８３０を有する。ドライバ
８１５と受信機８１６によって、メモリ制御装置７０と
クロスリンク９０との間にインターフェースが設けられ
る。

ＤＭＡ制御装置８２０は、制御ロジック７００から内部
制御信号を受は取り、これに応答して、制御信号を送っ
てデータ・ルータ８１０を適当に構成する。制御装置８
２０によって、データ・ルータ８１０が第７図に示すク
ロスリンク９０からのデータと制御信号をメモリ制御７
０回路に送るように、その構成がまた設定される。デー
タ・ルータは、その状態信号をＤＭＡ制御装置８２０に
送り、このＤＭＡ制御装置はこの信号を他のＤＭＡ情報
と共に第９図のエラー・ロジックに伝える。

レジスタ８３０はＤＭＡバイト・カウンタ・レジスタ８
３２とＤＭＡアドレス・レジスタ８３６を有する。これ
らのレジスタは、ルータ８１０を介してＣＰＵ４０によ
って初期値にセットされる。

次に、ＤＭＡサイクルの期間中、制御装置８２０はルー
タ８１０を介してカウンタ・レジスタ８３２をインクリ
メントさせアドレス・レジスタ８３６をデクリメントさ
せる。制御装置８２０によって、アドレス・サイクル８
３６の内容がＤＭＡ動作の期間中ルータ８１０と第７図
の回路を介してまたメモリ・モジュール６０に送られる
。

上に説明したように、本発明の好適な実施例の場合、メ
モリ制御装置７０．７５．７０′、および７５′は、ま
たある種の基本的なエラー動作を実行する。第９図は、
このようなエラー動作を実行するハードウェアの好適な
実施例の１例を示す。

第９図に示すように、タイムアウト信号、ＥＣＣエラー
信号およびバスのミス比較信号のようなある種のメモリ
制御装置内部信号は、レール（ｒａｉｌ）・エラー信号
、ファイヤーウオール（ｆｉｒｅｗａｌｌ）のミス比較
信号およびアドレス／制御エラー信号のようなある種の
外部信号と同様に、診断エラー・ロジック８７０に対す
る入力である。好適な実施例の場合、診断エラー・ロジ
ック８７０はクロスリンク９０と９５を介してシステム
１０の他の構成要素からエラー信号を受は取る。

診断エラーロジック８７０は、エラー信号とメモリ制御
装置７０のベーシック・タイごングから発生された制御
パルス信号からエラー・パルスを形成する。診断エラー
・ロジック８７０によって発生されたエラー・パルスは
、ある種のタイミング信号に従って診断エラー・レジス
タ８８０の適当なロケーションに記憶されているある種
のエラー情報を含む。システム故障エラー・アドレス・
レジスタ６５は、エラーが発生した場合、ＣＰＵ４０と
５０が通信を行っていたメモリ・モジュール６０内にア
ドレスを記憶する。

診断エラー・ロジック８７０からのエラー・パルスはま
たエラー・カテゴリー化ロジック８５０に送られ、この
エラー・カテゴリー化ロジック８５０はまたサイクル・
タイプ（例えば読み出し、書き込み等）を示す情報をＣ
ＰＵ３０から受は取る。。この情報およびエラー・パル
スから、エラー・カテゴリー化ロジック８５０はＣＰ　
Ｕ／　Ｉ○エラー、ＤＭＡエラー、またはＣＰＵ／ＭＥ
Ｍ故障の存在を判定する。

ＣＰ　Ｕ／　Ｉ　Ｏエラーは、バス４６のＣＰＵ／Ｉ○
サイクルに直接帰するべき動作上のエラーであり、リセ
ットに関して以下で説明するように、ハードウェアーに
よって修復することが可能である。ＤＭＡエラーは、Ｄ
ＭＡサイクルの期間中に発生するエラーであり、好適な
実施例の場合、主としてソフトウェアによって処理され
る。ＣＰＵ／ＭＥＭ故障は、ＣＰＵの正しい動作または
メモリの内容を保障することのできないエラーである。

エラー・カテゴリー化ロジック８５０からの出力は、エ
ンコーダ８５５に送られ、このエンコーダ８５５は特定
のエラー・コードを形成する。このエラー・コードは、
エラー・ディスエーブル信号が存在する場合、次にＡＮ
Ｄゲート８５６を介してクロスリンク９０と９５に送ら
れる。

エラー・コードを受は取った後、クロスリンク９０．９
５．９０’、９５’　はメモリ制御装置にリトライ要求
信号を送る。第９図に示すように、メモリ制御装置７０
のエンコーダ８９５はサイクル・タイプ情報とエラー信
号〔サイクル・クオリファイヤ（ｑｕａｌｉｆｉｅｒｓ
）　として纏めてに示される〕と共にリトライ要求信号
を受は取る。エンコーダ８９５は、次にシステム故障エ
ラー・レジスタ８９８に記憶するための適当なエラー・
コードを発生する。

システム故障エラー・レジスタ８９８は、診断エラー・
レジスタ８８０と同じ情報を記憶しない。

システム故障エラー・レジスタ８９８とは違って、診断
エラー・レジスタ８８０はクロスリンク・レールからの
１つの入力のエラーのようなレール・ユニーク情報およ
びメモリ・モジュール６０内の修正不可能なＥＣＣエラ
ーのようなゾーン・ユニーク・データのみを含んでいる
。

診断エラー・レジスタ８９８は、またエラーの処理に使
用される幾つかのビットを含んでいる。

これらのビットは、所望のメモリ・ロケーションが見当
たらないことを示すＮＸＮビット、所望にＩ１０ロケー
ションが見当たらないことを示すＮＸｌ０ビツト、ソリ
ッド故障ビットおよび過渡的ビットを含んでいる。過渡
的ビットソリッド・ビットはいずれも故障のレベルを示
す。過渡的ビットによって、またシステム故障エラー・
アドレス・レジスタ８６５が凍結される。

第９図は、メモリ・コントローラ・ステータス・レジス
タ８７５を示すが、これは技術的にはエラー・ロジック
の一部ではない。レジスタ８７５は、ＤＭＡ比率比率部
子７７ＭＡ比率コード・エラー・ディスエーブル部８７
８のエラー・デスエーブル・コード、およびミラー・バ
ス・ドライバ・イネーブル部８７６のミラー・バス・ド
ライバ・イネーブルコードのようなある種の状態情報を
記憶する。ＤＭＡ比率コードは、ＤＭＡに割り当てるこ
とのできるメモリ帯域幅の部分を特定する。

エラー・デスエーテル・コードによって、ＡＮＤゲート
８５６および従ってエラー・コードを不能にする信号が
与えられる。ミラー・バス・ドライバ・イネーブル・コ
ードによって、ある種のトランザクションに対してミラ
ー・バス・ドライバを動作させる信号を与えられる。

４、　クロスリンク メモリ再同期、ＤＭＡおよびｌ／○動作用のデータは、
クロスリンク９０と９５を通過する。

船釣に、クロスリンク９０および９５によって、ＣＰＵ
モジュール３０、ＣＰＵモジュール３０’Ｉ１０モジユ
ール１００，１１０．１２０１およびＩ１０モジュール
１１０’、１１０’、１２０’との間の通信が行われる
。（第１図参照）クロスリンク９０と９５は、第１０図
に示すように、並列レジスタ９１０と直列レジスタ９２
０の両方を含む。両方のタイプのレジスタは、本発明の
好適な実施例でプロセッサ間の通信を行うために使用さ
れる。通常の動作の期間中、処理システム２０と２０’
は同期され、データはそれぞれクロスリンク９０／９５
と９０’／９５’の並列レジスタ９１０を使用して、処
理システム２０と２０’　との間で交換され、処理シス
テム２０と２０′が同期されていない場合、ブートスト
ラッピングの期間中に最も顕著に現れるように、データ
は直列レジスタ９０２によってクロスリンクの間で交換
される。

並列レジスタのアドレスは、メモリ・スペースと違って
Ｉ１０スペースである。メモリ・スペースとはメモリモ
ジュール６０内のロケーションのことである。Ｉ１０ス
ペースとは、Ｉｌｏおよび内部システム・レジスタのよ
うなロケーションのことであり、こらばメモリ・モジュ
ール６０内には存在しない。

Ｉ１０スペース内では、アドレスはシステム・アドレス
・スペース内に存在するか、ゾーン・アドレス・スペー
ス内に存在するかのいずれかである。「システム・アド
レス・スペース」という用語は、システム１０全体を通
してアクセスすることのできるアドレス、すなわち処理
システム２０と２０′の両方によってアクセスすること
のできるアドレスのことである。「ゾーン・アドレス・
スペース」という用語は、特定のクロスリンクを含むゾ
ーンによってのみアクセス可能であるアドレスのことで
ある。

第１０図に示す並列レジスタは、通信レジスタ９０６と
Ｉ１０リセット・レジスタ９０８を有する。通信レジス
タ９０６は、ゾーン間で交換される独特のデータを含む
、このようなデータは、メモリ・ソフト・エラーのよう
な通常ゾーンに特有のデータである（メモリモジュール
６０と６０′が同じエラーを同時に独立して経験すると
いうことは確率の領域外の出来事である） レジスタ９０６に記憶されるべきデータはユニークなも
のであるため、書き込みの目的のための通信レジスタ９
０６のアドレスは、ゾーン・アドレス・スペースになけ
ればならない。もしそうでなければ、処理システム２０
と２０’は、ロックステップ同期状態にあり同じ一連の
命令を審問時に実行しているため、ゾーン・ユニーク・
データをゾーン１１内の通信レジスタ９０６のみに記憶
することはできず、これらはこの同じデータをゾーン１
１′内の通信レジスタ９０６’　　（図示せず）にも記
憶しなければならない。

しかし、読み出しのための通信レジスタ９０６のアドレ
スは、システム・アドレス・スペース内に存在する。し
たがって、同期動作の期間中、両方のゾーンは同時に１
つのゾーンから通信レジスタを読み出すことができ、次
に他のゾーンから通信レジスタを同時に読み出すことが
できる。

Ｉ１０リセット・レジスタ９０Ｂは、システム・アドレ
ス・スペース内に存在する。このＩ１０リセット・レジ
スタは、対応するモジュールがリセット状態にあるかど
うかを示すため、１つのＩ１０モジュールに対して１ビ
ツトを有する。■１０モジュールがリセット状態にある
場合、これは効果的にディスエーブルされる。

並列レジスタ９１もまた他のレジスタを有するが、これ
らの他のレジスタの理解は本発明を理解するために必要
ではない。

並列クロスリンク・レジスタ９２０は全てゾーンの固有
のスペース内に存在するが、その理由は、これらが非同
期通信に使用されるが、ゾーンに固有の情報のみを有し
ているかのいずれかであるからである。並列クロスリン
ク・レジスタと並列クロスリンクの目的は、プロセッサ
２０と２０′が例えロック・ステップ同期状態（例えば
、位相ロック状態およびこれと同じ状態）で動作してい
なくても、これらのプロセッサ２０と２０′に通信を行
なわせることである。好適な実施例の場合、幾つかの並
列レジスタがあるが、本発明を理解するためにこれらを
説明する必要はない。

制御および状態レジスタ９１２は、状態および制御フラ
グを含む直列レジスタである。これらのフラグの１つは
Ｏ３Ｒビット９１３であり、これはブートストラビング
のために使用され、対応するゾーンの処理システムがブ
ートストラブ・プロセスが既に終了しているかまたはこ
のシステムが再同期を行ったかのいずれかの理由のため
に、この処理システムが既にそのブートストラブ・プロ
セスを開始したかどうか、またはそのゾーンに対する動
作システムが現在勤作中であるかとうかを示す。

制御および状態レジスタ９１２は、またクロスリンク９
０の現在のモードおよび従って処理システム２０の現在
のモードを識別するためのモード・ビット９１４を有す
る。モード・ビットは、再同期モード・ビット９１５と
クロスリンク・モード・ビット９１６を含むことが望ま
しい。再同期モード・ビット９１５は、クロスリンク９
０を再同期スレーブ・モードまたは再同期マスター・モ
ードのいずれかにあるものとして識別する。クロスリン
ク・モード・ビット９１６は、クロスリンク９０をクロ
スリンク・オフ・モード、デュプレックス・モード、ク
ロスリンク・マスター・モード、またはクロスリンク・
スレーブ・モードのいずれかにあるものとして識別する
。

直列レジスタの用途の１つは、状態読み出し動作であり
、この動作によって、１つのゾーンのクロスリンクが他
のゾーンのクロスリンクの状態を読み出すことができる
。状態読み出し要求フラグ９１Ｂを直列制御状態レジス
タ９１２に立てることによって、状態情報に対する要求
がクロスリンク９０′に送られる。このメツセージを受
は取ると、クロスリンク９０’は、その直列制御および
状態レジスタ９１２′の内容をクロスリンク９０に送り
返す。

第１１図は、プライマリ・クロスリンク９０およびミラ
ー・クロスリンク９５内のルート制御および状態信号（
「制御コード」と呼ぶ）用の構成要素の幾つかを示す。

対応するクロスリンクの構成要素は、好適な実施例では
、クロスリンク９０′および９５′内に存在する。これ
らのコードは、メモリ制御装置７０と７５およびモジュ
ール相互接続部１３０．１３２．１３０’および１３２
′との間に送られる。

第１２図は、ルート・データおよびアドレス信号を送る
のに使用される好適な実施例のプライマリ・クロスリン
ク９０の構成要素を示す。対応するクロスリンクの構成
要素は、クロスリンク９５．９０′および９５′内に存
在する。

第１１図は、プライマリ・クロスリンク９０とミラー・
クロスリンク９５の両方に対する構成要素を示すが、こ
れらの構成要素の間には重要な相互接続部があるため、
ハードウェアは同じである。

プライマリ・クロスリンク９０の構成要素と同じミラー
・クロスリンク９５の回路の構成要素は同じ番号で示す
が、ミラー制御装置の場合には番号の次に「ｍ」の文字
を付ける。

第１１図および第１２図を参照して、これらの構成要素
はラッチ、マルチプレクサ、ドライバおよび受信機を含
む。ラッチ９３３および９３３ｍのような一部のラッチ
は遅延要素として動作し、クロスリンクの正しいタイご
ングを保証し、これによって同期を維持する。第１１図
に示すように、メモリ制御装置７０からの制御コードは
、バス８８を介してラッチ９３１に送られ、次にラッチ
９３２に送られる。このよらなラッチを行う理由は、適
当な遅れを与えてメモリ制御装置７０からのデータがメ
モリ制御装置　７０　’からのデータと同時にクロスリ
ンク９０を通過することを保証することである。

もしメモリ制御装置７０からのコードがクロスリンク９
０′を介して処理システム２０’に送られるべきであれ
ば、ドライバ９３７が起動される。

メモリ制御装置７０からの制御コードは、またラッチ９
３３を通過してマルチプレクサＣ５ＭＵＸＡ９３５に入
る。もし制御コードがクロスリンク９０’からプライマ
リ・クロスリンク９０に受は取られれば、これらの経路
は受信装置９３６を通ってラッチ９３８およびまたマル
チプレクサ９３５に至る。

マルチプレクサ９３５に対する制御コードによって、デ
ータのソースが決定される、すなわちこれがメモリ制御
装置７０からきたものであるかまたはメモリ制御装置７
０′からきたものであるかが決定され、これらのコード
はマルチプレクサ９３５の出力に加えられる。この出力
は、再び正しい遅延目的のため、ラッチ９３９の記憶さ
れ、もしこれらのコードがモジュール相互接続部１３０
に送られるべきであれば、ドライバ９４０が起動される
。

データおよびアドレス信号の経路は、第１２図に示すよ
うに、第１１図に示す制御信号の経路と若干類似してい
る。これらの相違点は、いずれの１つのトランザクショ
ンの期間中においてもデータおよびアドレスはクロスリ
ンク９０と９５を介して１つの方向のみに流れるが、制
御信号はそのトランザクションの期間中に双方向に流れ
るという事実を反映している。これと同じ理由のため、
バス８８と８９のデータ線は双方向であるが、制御方向
は双方向ではない。

バス８８を介してメモリ制御装置７０から供給されるデ
ータとアドレスはラッチ９６１に入り、次いでラッチ９
６２に入り、次いでラッチ９６４に入る。第１１図の場
合と同様に、第１２図のラヨチによって同期を維持する
ための正しいタイミングが与えられる。メモリ制御装置
７０′から出力されるデータは受信装置９８６によって
バッファされ、ラッチ９８８に記憶され、次にマルチプ
レクサＭＵＸＡ９６６の入力に向かう。マルチプレクサ
９６６の出力は、ランチ９８６に記憶され、もしドライ
バ９６９が起動されれば、モジュール相互接続部１３０
に送られる。

第１１図はメモリ制御装置７２送られるべき制御コード
の経路を示す。モジュール相互接続部１３０からのコー
ドは、先ずラッチ９４１に記憶され、次にマルチプレク
サＣ３ＭＵＸＣ９４２に与えられる。マルチプレクサ９
４２は、また並列クロスリンク・レジスタ９１０から制
御コードを受は取り、ラッチ９４３に転送するため並列
レジスタ・コードまたはラッチ９４１からのコードのい
ずれかを選択する。もしこれらの制御コードがクロスリ
ンク９０′に転送されるべきであれば、ドライバ９４６
が起動される。クロスリンク９０′からのコード（およ
び従ってメモリ制御装置７０′からの制御コード）は受
信機９４７いよってバッファされ、ラッチ９４８に記憶
され、入力としてマルチプレクサＣ３ＭＵＸＤ９４５に
加えられる。

マルチプレクサＣ３ＭＵＸＤ９４５は、またラッチ９４
３の内容を記憶しているラッチ９４４の出力を入力とし
て受は取る。

マルチプレクサ９４５は、モジュール相互接続部１３０
からのコードまたはクロスリンク９０′からのコードの
いずれかを選択し、これらの信号を入力としてマルチプ
レクサＣ３ＭＵＸＥ９４９に加える。マルチプレクサ９
４９は、またデコード・ロジック９７０からのコード（
再同期の期間中に発生するバルク・メモリの転送のため
に）、直列クロスリンク・レジスタ９２０からのコード
、または所定のエラーコードＥＲＲを入力として受は取
る。マルチプレクサ９４９は、次に適当に制限されてこ
れらの入力の幾つかを選択してラッチ９５０に記憶する
。もしこれらのコードがメモリ制御装置７０に送られる
べきであれば、次にドライバ９５１が起動される。

マルチプレクサ９４９に対する人力であるエラー・コー
ドＥＲＲの目的は、レールの１つのエラ−によって、レ
ールとしての同しゾーン内のＣＰＵが異なった情報を処
理しないことを保証することである。もしこのようなこ
とが発生すれば、ＣＰＵモジュール３０は故障を検出し
、これ゛によってトラスチックだが恐らく必要のないア
クションが発生する。このことを回避するため、クロス
リンク９０はＥＸＣＬＵＳＩＶＥ　　ＯＲゲート９６０
を有し、このゲートによってマルチプレクサ９４５と９
４５ｍの出力が比較される。もしこれらの出力が異なっ
ていれば、ゲート９６０によってマルチプレクサ９４９
はＥＲＲコードを選択する。

ＥＸＣＬＵＳＩＶＥ　　ＯＲゲート９６０ｍは、同様に
マルチプレクサ９４９ｍにまたＥＲＲコードを選択させ
る。このコードは、エラーが発生しているがＣＰＵモジ
ュールにエラーの発生することは回避されていることを
メモリ制御装置７０と７５に示す。メモリ・モジュール
６０に対するシングル・レール・インターフェースはデ
ータとアドレスに対して同じ結果を達成する。

第１２図に示すデータとアドレスの流れは第１１図の制
御信号の流れと同じである。モジュール相互接続部１３
０からのデータとアドレスは、ラッチ９７２に記憶され
、次に入力としてマルチプレクサＭＵＸＢ９７４に入力
として加えられる。

並列レジスタ９１０からのデータによって別の入力がマ
ルチプレクサ９７４に加えられる。マルチプレクサ９７
４の出力は、マルチプレクサＭＩＩＸＣ９７６に対する
入力であり、このマルチプレクサＭＵＸＣ９７６は、ま
たもともとメモリ制御装置７０から送られてラッチ９６
１に記憶されているデータとアドレスを受は取る。マル
チプレクサ９７６は、次にこれらの入力の１つを選択し
てラッチ７９８に記憶する。もしモジュール相互接続部
１３０から入力されたものであれ、メモリ制御装置７０
から入力されたものであれ、もしデータとアドレスがク
ロスリンク９０′に送られるべきであれば、ドライバ９
８４が起動される。

クロスリンク９０’から入力されたデータは受信装置９
８６によってバッファされラッチ９８８に記憶されるが
、このラッチ９８８によってまたマルチプレクサＭＵＸ
Ｄ９Ｂ２に対する人力が与えられる。マルチプレクサＭ
ＵＸＤ９８２の他方の人力はラッチ９８０の出力であり
、このラッチ９８８はラッチ９７８から入力されたデー
タとアドレスを有している。マルチプレクサ９８２は次
にその人力の１つを選択し、こらば次にラッチ９００に
記憶される。もしデータまたはアドレスがメモリ制御装
置７０に送られるべきであれば、ドライバ９２２が起動
される。シリアル・レジスタ９２０からのデータはドラ
イバ９４４を介してメモリ制御装置７０に送られる。

クロスリンク９０を通るデータ、特に第１１図および第
１２図の両方のエクソンレオール（ｘｏｎｒｅｏｌ）素
子を通るデータは、デコード・ロジック９７０、デコー
ド・ロジック９７１、デコードロジック９９６、および
デコード・ロジック９９８によって発生される幾つかの
信号によって制御される。

適当な人力ソースを選択するため、このロジックによっ
て、適当な人力ソースを選択するために、マルチプレク
サ９３５．９４２．９４５．９４９．９６６．９７４．
９７６、および９８２を制御する信号が与えられる。更
に、このデコード・ロジックは、またドライバ９４０．
９４６．９５１．９６９．９８４．９９２、および９９
４を制御する。

制御信号の大部分は、デコード・ロジック９９８によっ
て発生されるが、これらの一部はデコード・ロジック９
７０．９７１．９７０ｍ、９７１ｍ、および９９６によ
って発生される。デコード・ロジック９９８．９７０お
よび９７０ｍは、データとコードがそれ自身のゾーンか
ら受は取られるか他のゾーンから受は取られるかを制御
するのに必要なデータとコードをこのロジックが受は取
ることを保証する位置に持続される。

デコード・ロジック９７１．９７１ｍおよび９６６の目
的は、ドライバ９３７．９３７ｍおよび９８４が適切な
状態にセットされることを保証することである。この「
初期デコード」によって、データ・アドレスとコードが
全てのケースで適切なりロスリンクに送られることを確
認する。このような初期デコード・ロジックがなければ
、クロスリンクは全てそれらのドライバが不能にされた
状態におかれる可能性がある。メモリ制御装置のドライ
バがまた不能にされれば、そのクロスリンクは決してア
ドレス、データおよび制御コードを受は取らず、そのク
ロスリンクに接続されているＩ１０モジュールの全てを
効率的に不能にする。

デコード・ロジック９７０．９７１．９７０ｍ、。

９７１ｍ、および９９８によって発生されたドライバ制
御信号を説明する前に、これらのゾーン、従ってクロス
リンク９０と９５がとることのできる異なったモードを
理解する必要がある。第１３図は、異なった状態Ａない
しＦおよび各モードに対応するこれらの状態を説明する
表である。

開拍時およびその他の場合、両方のゾーンは状態Ａにあ
り、この状ＭＡはこれら両方のゾーンに対するＯＦＦモ
ードとして知られる。このモードの場合、両方のゾーン
のコンピュータ・システムは独立して動作している。こ
れらのゾーンの１つの動作システムが他方のゾーンのＩ
ｌｏと通信を行う能力を要求し、その要求が受は入れら
れた後、これらのゾーンは状態ＢとＣとして示されるマ
スター／スレーブ・モードに入る。このようなモードの
場合、マスターであるゾーンは動作しているＣＰＵを有
し、そのゾーンおよび他方のゾーンのＩ１０モジュール
を制御する。

再同期を開始すると、コンピュータ・システムは状態Ｂ
またはＣのいずれかのマスター／スレーブモードを離脱
し、状態ＥおよびＦとして示される再同期スレーブ／再
同期マスター・モードに入る。これらのモードの場合、
マスター・ゾーンであったゾーンが他方のゾーンのＣＰ
Ｕをオン・ラインにする役割を果たす。もし再同期に失
敗すれば、これらのゾーンは前に再同期しようとしたの
と同じマスター／スレーブモードに戻る。

しかし、もし再同期が成功すれば、これらのゾーンは状
態りに入り、この状態りは完全デュプレックス・モード
である。このモードの場合、両方のモードはロックステ
ップ同期状態で共に動作する。動作は、ＣＰＭ／ＭＥＭ
の故障が発生する迄、このモードで継続され、この場合
、システムは２つのマスター・スレーブ・モードの１つ
に入る。

スレーブはそのプロセッサーがＣＰＭ／ＭＥＭ故障を経
験したゾーンである。

状態Ｄ、すなわち完全デュプレックス・モードで作動し
ている場合、最も顕著なのはクロック位相エラーである
が、ある種のエラーが発生すると、システムを２つの独
立した処理システムに分割する必要が生ずる。これによ
ってシステムは状態Ａに戻る。

第１１図および第１２図に示すデコード・ロジック９７
０．９７０ｍ、９７１．９７１ｍ、９９８（まとめてク
ロスリンク・制御ロジックと称する）は、クロスリンク
・ドライバとマルチプレクサをどのようにして適切な状
態にセットするかを決定するため、第１Ｏ図に示す再同
期モード・ビット９１５とクロスリンク・モード・ビッ
ト９１６にアクセスする、更に、このクロスリンク・デ
コード・ロジックは、またデータ・トランザクションの
期間中にメモリ制御装置７０と７５から送られたアドレ
スの一部を受は取って分析し、クロスリンク・マルチプ
レクサとドライバの状態をどのようにして設定するかを
クロスリンク・デコード・ロジックに対して更に指示す
アドレス情報を取り出す。

マルチプレクサの状態を設定するのに必要な情報は、−
変異なったモードとトランザクションを理解すると、か
なりはっきりする。行うべき唯一の判断はデータのソー
スである。従って、クロスリンク９０と９５がスレーブ
・モードにある場合、マルチプレクサ９３５．９３５ｍ
、および９６６はゾーン１１からデータ・アドレスとコ
ードを選択する。もしクロスリンク９０と９５が完全に
デュプレックス・モードにあり、Ｉｌｏの命令のアドレ
スがゾーン１１のＩｌｏに接続された装置に対するもの
であり、影響を受けたマルチプレクサとのクロスリンク
がクロスオーバー・モードにあれば、これらのマルチプ
レクサはまた他方のゾーンからデータ、アドレスおよび
コードを選択する。

クロスオーバー・モードの場合、モジュール相互接続部
に送られるべきデータはチエツクのため他方のゾーンか
ら受は取られるべきである。好適な実施例の場合、モジ
ュール相互接続部１３０はゾーン１１のプライマリ・レ
ールからデータ、アドレスおよびコードを受は取り、モ
ジュール接続部は、ゾーン１１’のミラー・レールから
データ、アドレスおよびコードを受は取る。または、モ
ジュール相互接続部１３２はゾーン１１′のプライマリ
・レールからデータ、アドレスおよびコードを受は取る
ことができ、これによって、一方のゾーンのプライマリ
・レールを他方のゾーンのミラー・レールと比較するこ
とが可能になる。

マルチプレクサ９４５．９４５ｍ、９８２は、データの
ソースであるいずれかのゾーンからデータ、アドレスお
よびコードを受は入れるようにセットされる。このこと
は、全てのクロスリンクが完全にデュブレックッス・モ
ードにあり、データ、アドレスおよびコードがＩ１０モ
ジュールから受は取られる場合と、クロスリンクが再同
期スレーブ・モードであり、データ、アドレスおよびコ
ードが他方のゾーンのメモリ制御装置から受は取られる
場合の両方について、真実である。

もしメモリ制御袋２７０および７５からのアドレス情報
が、応答データとコードのソースがクロスリンク自身の
並列レジスタ９１０であることを示せば、マルチプレク
サ９４２．９４２ｍ、および９７４はこれらのレジスタ
からデータとコードを選択するようにセットされる。同
様に、もしメモリ制御装置７０および７５からのアドレ
ス情報が応答データのソースはクロスリンク自身のシリ
アル・レジスタ９２０であることを示せば、マルチプレ
クサ９４９と９４９ｍはデータとコードをこれらのレジ
スタから選択するようにセットされる。

もしこの情報がメモリ再同期動作期間中の制御コードで
あれば、マルチプレクサ９４９と９４９ｍはデコード・
ロジック９７０と９７０ｍからデータを選択するように
またセットされ、もしＥＸＣＬＵＳＩＶＥ　　ＯＲゲー
ト９６０と９６０ｍがクロスリンク９０と９５を介して
転送されたデータの間で比較のミスを識別すれば、ＥＲ
Ｒコードを選択するようにセットされる。この後者の場
合、マルチプレクサ９４９と９４９ｍの制御は、クロス
リンクロジックからではなくてＥＸＣＬＵＳＩＶＥＯＲ
ゲート９６０と９６０ｍから行われる。マルチプレクサ
９４９と９４９ｍは、クロスリンク・レジスタ９１０が
要求された場合には、これらのレジスタからコードをま
た選択し、これらのコードが要求された場合には、マル
チプレクサ９４５と９４５ｍの出力をまた選択する。マ
ルチプレクサ９４５と９４５ｍは、それぞれマルチプレ
クサ９４２と９４２ｍからの出力かまたはそれぞれクロ
スリンク９０’　と９５′からのＩ１０コードかのいず
れかを選択する。

マルチプレクサ９７６は、Ｉ１０モジュールとのトラン
ザクションの場合には、モジュール相互接続部１３９か
らデータとアドレスを選択するか、またはデータとアド
レスがＩｌｏに対してかまたはメモリの再同期の期間中
かのいずれかにクロスリンク９０’に送られるべきであ
る場合、メモリ制御装置９０からのデータとアドレスを
選択するかのいずれかである。

ドライバ９３７と９３７ｍは、クロスリンク９０と９５
がデュプレックス・モード、マスター・モードまたは再
同期マスター・モードにある場合、動作される。ドライ
バ９４０と９４０ｍは、ゾーン１１のＩ１０トランザク
ションの場合に動作される。ドライバ９４６と９４６ｍ
は、クロスリンク９０と９５がデュプレックス・モード
またはスレーブ・モードの場合に動作される。ドライバ
９５１と９５１ｍは常に動作されている。

ドライバ９６９はゾーン１１に対するＩ１０書き込み期
間中に動作される。ドライバ９８４は、クロスリンク９
０がデータとアドレスをゾーン１１’（７）Ｉｌｏに送
っている場合、またはクロスリンク９０が再同期マスタ
ー・モードにある場合に動作される。受信機９８６はク
ロスリンク９０’からデータを受は取る。ドライバ９９
２と９９４は、データがメモリ制御装置７０に送られて
いる場合に動作される。ドライバ９９４は、シリアル・
クロスリンク・レジスタ９１０の内容が読み出されてい
る場合に動作され、ドライバ９９２は全ての他の読み出
し期間中に動作される。

５、発振器 両方の処理システム２０と２０’が各々同じ機能を完全
デユーブレックス・モードで実行している場合、ＣＰＵ
モジュール３０と３０′が同し速度で動作を実行するこ
とが避けられない、もしそうでなければ、処理時間の大
部分は、Ｉ’０およびインタープロセッサのエラーのチ
エツクのために処理システムの２０と２０’を再同期さ
せることに消費されてしまう。処理システム２０と２０
′の好適な実施例の場合、これらのシステムの基本的な
りロック信号は相互に同期されて位相ロックされている
。故障許容コンピュータ・システムｌＯは、処理システ
ム２０と２０′に対するクロック信号の周波数を制御し
、各処理システムに対するクロック信号の間の位相差を
最小にするために、タイミング・システムを有している
。

第１４図は、処理システム２０と２０′で実施される本
発明のタイミング・システムのブロック図を示す。この
タイミング・システムは、処理システム２０のＣＰＵモ
ジュール３０の発信器システム２００と処理システム２
０′のＣＰＵモジュール３０′の発振器システム２００
’によって構成される。発振器２００′の構成要素は発
振器２００の構成要素と同じであり、両方の発振器シス
テムの動作は同じである。従って、発振器システム２０
０と２００′の動作が異なっている場合を除いて、発振
器システム２００の構成要素と動作のみを説明する。

第１４図に示すように、発振器システム２００の大部分
、特にディジタル・ロジックはクロスリンク９５内部に
位置しているが、この位置は本発明にとって必要なもの
ではない。発振器システム２００は電圧制御水晶発振器
（ＶＣＸ）２０５を有し、これは好ましくは、６６．６
６Ｍｈｚの基本発振器信号を発生する。ＶＣＸＯ２０５
の周波数は入力の電圧レベルによって調整することがで
きる。

クロック分配チップ２１０は基本発振器信号を分周し、
全て同じ周波数を有する４つの一次りロンクを発生する
ことが望ましい。プライマリＣＰＵ４０の場合、これら
のクロックはＰＣＬＫ　　ＬおよびＰＣＬＫ　　Ｈであ
り、これらは相互に論理が反転しているものである。ミ
ラーＣＰＵ５０の場合、クロック分配チップ２１０はク
ロック信号ＭＣＬＫ　　ＬとＭＣＬＫ　　Ｈを発生し、
これらはまた相互に論理が反転しているものである。第
１５図は、これらのクロック信号のタイミングと位相の
関係を示す。クロック信号ＰＣＬＫ　　Ｌ、ＰＣＬＫ　
　Ｈ，ＭＣＬＫ　　Ｍ、およびＭＣＬＫＨは約３３．３
３　Ｍｈｚであることが望ましい。クロック・チップ２
１０は、また第１５図に示す１６．６６Ｍｈｚの位相ロ
ック・ループ信号ＣＬＫＣＨをまた発生する。この位相
ロック・ループ信号は、この信号をバッファするクロッ
ク・ロジック２２０に送られる。

クロック・ロジック・バッファ２２０は、同期に使用す
るため、ＣＬＫＣＨ信号を発振器２００′に送る。発振
器２００′のクロック・ロジック・バッファ２２０′は
、それ自身のバッファされた位相ロック・ループ信号Ｃ
ＬＫＣ’　　Ｈを発振器２００の位相検出器２３０に送
る。位相検出器２３０は、遅延素子２２５を介してクロ
ック・ロジック２２０から位相ロック・ループ信号ＣＬ
ＫＣＨをまた受は取る。遅延素子２２５は、クロック・
ロジック・バッファ２２０′からのケーブル・ラン（ｃ
ａｂｌｅ　ｒｕｎ）による遅延を概算する。

位相検出器２３０は、その入力位相ロック・ループ信号
を比較して２つの出力を発生する。これらの信号の１つ
は位相差異信号２３５であり、これはループ増幅器２４
０を介してｖＣＸ０２０５の電圧入力に送られる。位相
差異信号２３５によって、増幅器２４０は信号を発生し
、この位相差異を補償するためにｖＣＸ０２０５の周波
数を変換する。

位相検出器２３０の他方の出力は、位相エラー信号２３
６であり、これは可能性のある同期の故障を示す。

第１６図は、位相検出器２３０の詳細図である。

位相検出器２３０は位相比較器２３２と電圧比較器２３
４を有する。位相比較器２３２は、遅延素子２２５から
クロック信号（ＣＬＫＣＨ）を受は取ると共に検出器２
００’から位相ロック・ループ・クロック信号（ＣＬＫ
Ｃ’　　Ｈ）を受は取り、これらの信号の位相差を表す
電圧差として位相差信号２３５を発生する。

もしクロックを同期させる目的のために処理システム２
０が「スレーブ」であれば、スイッチ２４５はｒＳＬＡ
ＶＥＪの位置（すなわち閉）にあり、電圧水準２３５は
、ループ増幅器２４０によって増幅された後、ＶＣＸＯ
２０５の周波数を制御する。もし両方のスイッチ２４５
と２４５′が「マスター」の位置にあれば、処理システ
ム２０と２０′は位相ロックされず、非同期の状態で（
独立して）動作する。

位相差信号２３５の電圧水準は、また電圧比較器２３４
に対する入力であり、これらの位相差は位相の進みと遅
れの許容範囲を表す電圧Ｖ　ｒ＊ｆｌおよびＶ　ｒａｔ
□である。もしこの位相差が許容範囲であれば、ＰＨＡ
ＳＥ　　ＥＲＲＯＲ信号は活性化されない。もしこの位
相差が許容範囲以外であれば、ＰＨＡＳＥ　　ＥＲＲＯ
Ｒ信号２３６は活性化され、クロック・デコーダ２２０
を介してクロスリンク９５に送られる。

６、　　Ｉ１０モジュール 第１７図はＩ１０モジュール１００の好適な実施例を示
す。このＩ１０モジュールｌＯＯの動作の原理は、他の
Ｉ１０モジュールにも同様に適応することがてきる。

第１８図はファイヤウオール（ｆｉｒｅｗａｌｌ）　１
０００の好適な実施例の構成要素を示す。ファイヤウオ
ール１０００は、第１７図に示すモジュール相互接続部
１３０に対する１６ビツトのバス・インターフェース１
８１Ｏとバス１０２０に接続するための３２ビツトのバ
ス・インターフェース１８２０を有する。インターフェ
ース１８１０と１８２０は内部ファイヤウオール・バス
１８１５によって接続され、このファイヤウオール・バ
ス１８１５はまたファイヤウオール１０００の他の構成
要素とも相互に接続される。バス１８１５は１６または
３５ビツト幅の並列バスであることが望ましい。

Ｉ１０モジュール１００はデュアル・レール・モジュー
ル相互接続部１３０と１３２によってＣＰＵモジュール
３０に接続される。モジュール相互接続部の各々は、そ
れぞれファイヤウオール１０００と１０１０に接続され
る。通常はファイヤウオール１０００であるが必ずしも
これではない一方のファイヤウオールは、モジュール相
互接続部１３０からバス１０２０にデータを書き込む。

この場合にはファイヤウオール１０１０である他方のフ
ァイヤウオールは、第１８図に示すファイヤウオール比
較回路１８４０を使用して、そのデータをモジュール相
互接続部１３２から受は取った自分自身のコピーとチエ
ツクする。このチエツクは有効であるが、その理由は、
ＣＰＵモジュール３０と３０′からＩ１０モジュールに
対して書き込まれたデータを実質的に同時にファイヤウ
オール１０００と１０１０で入手可能にしているこれら
のＣＰＵモジュール３０と３０′がロックスチップ同期
の状態にあるからである。

ファイヤウオール比較回路１８４０は、ＣＰＵモジュー
ル３０と３０’から受取ったデータのみをチエツクする
だけである。Ｉ１０装置からＣＰＵモジュール３０と３
０′送られたデータは、共通の供給元を有し、従ってチ
エツクを必要としない。

その代わり、Ｉ１０装置から受取られＣＰＵモジュール
３０と３０′に送られるデータは、ＥＤＣ／ＣＲＣ発生
装？１ｆ１８５０によって実行される周期的冗長性チエ
ツク（ＣＲＣ）コードのようなエラー検出コード（ＥＤ
Ｃ）によってチエツクされる。ＥＤＣ／ＣＲＣ発生装置
１８５０は、また内部ファイヤウオール・バス１８１５
に接続される。

Ｅ　Ｄ　Ｃ／ＣＲＣ発生装置１８５０は、Ｉ１０装置に
よって使用されるのと同じＥ　Ｄ　Ｃ／ＣＲＣコードを
発生してチエツクを行う。Ｉ１０モジュール１００は２
つのＥＤＣを発生することが望ましい。一方のＥＤＣは
またＥＤＣ／ＣＲＣでもよく、これはモジュール１００
が接続されているアサ−ネット（Ｅｔｈｅｒｎｅｔ）パ
ケット・ネットワークのようなネットワークに対するイ
ンターフェースに使用される（第１７図の構成要素１０
８に参照）。

他方のＥＤＣは第１７図のディスク・インターフェース
１０７２のようなディスク・インターフェースに使用さ
れる。

ＣＰＵモジュール３０とＩ１０モジュール１００との間
でＥ　Ｄ　Ｃ／ＣＲＣを適応することは必要でないが、
その理由は、モジュールゆ相互接続部が２重になってい
るからである。例えばＣＰＵモジュール３０の場合、ク
ロスリンク９０はモジュール相互接続部３０を介してフ
ァイヤウオール１０００と通信を行い、クロスリンク９
５はモジュール相互接続部１３２を介してファイヤウオ
ール１０００と通信を行う。

アサ−ネット・ネットワーク１０８２から受は取られた
メツセージは、第１７図に示すネットワーク制御装置１
０８０によってＥ　Ｄ　Ｃ／ＣＲＣの有効性をチエツク
される。Ｅ　Ｄ　Ｃ／ＣＲＣが完全であるデータは、こ
れもまた第１７図に示すローカルＲＡＭ１０６０に書き
込まれる。ローカルＲＡＭ１０６０内の全てのデータは
、ＤＭＡを使用してメモリ・モジュール６０に転送され
る。

ＤＭＡ制御装置１８９０は転送の調整を行い、Ｅ　Ｄ　
Ｃ／ＣＲＣ発生装置に転送中のＥ　Ｄ　Ｃ／ＣＲＣによ
って符号化されたデータの有効性をチエ、ツクさせる。

■／○装置との大部分のデータの転送はＤＭＡによって
行われる。データはメイン・メモリとＩ１０バッファ・
メモリとの間を移動する。データがメイン・メモリから
Ｉ１０バッファメモリに移動する場合、Ｅ　Ｄ　Ｃ／Ｃ
ＲＣを付加してもよい。

データがＩ１０バッファメモリからメイン・メモリに移
動する場合、Ｅ　Ｄ　Ｃ／ＣＲＣはチエ、ツクを受けて
メイン・メモリに移動してもよく、または取り除かれて
もよい。データがＩ１０パフファメモリからディスクま
たはアサ−ネット・アダプタのような外部装置を介して
移動される場合、ＥＤＣ／ＣＲＣは局部的または離れた
位置にある受信ノードでチエツクされてもよく、または
その両方でチエツクされてもよい。メモリ・データ・バ
ケットは遠くの位置にあるノードまたはＩ１０モジュー
ルのローカル・インターフェースによって発生されたそ
れらのＥ　Ｄ　Ｃ／ＣＲＣを有してもよい。

この動作によって、Ｉ１０モジュール１００のようなシ
ングル・レール・システムに存在する、またはこれを介
して転送中のデータがエラー検出コードによってカバー
されることが保証され、このエラー検出コードはこのデ
ータが最終的に通過する通信メディアと少なくとも同じ
くらい信頼性のあることが望ましい。例えば、同期プロ
トコールを処理するような異なったＩ１０モジュールは
、適当なプロトコールのＥ　Ｄ　Ｃ／ＣＲＣコードを発
生してチエツクするＥ　Ｄ　Ｃ／ＣＲＣ発生装置を有す
ることが望ましい。

一般的に、ＤＭＡ制御装置１８９０はアドレスされてい
る共有のメモリ制御装置１０５とローカルＲＡＭ　１０
６０に特有のＤＭＡの動作の部分を取扱う、３２ビツト
・バス１０２０は２つの異なったモードで駆動される。

ＤＭＡのセットアツプの期間中、ＤＭＡ制御装置１８９
０は標準非同期マイクロプロセッサ・バスとしてバス１
０２０を使用する。ＤＭＡの動作が発生するローカルＲ
ＡＭ１０６０のアドレスは共有のメモリ制御袋２１０５
０とＤＭＡ制御装置１８９０に供給される。実際のＤＭ
Ａの転送の期間中、ＤＭＡ制御装置１８９０はＤＭＡ制
御線１８９５に非同期の状態でバス１０２０を駆動させ
る。共有のメモリ制御装置１０５０はバス・サイクル毎
に３２ビツトのデータ・ワードをバス１０２０に転送し
、ＤＭＡ制御装置１０９０はどれくらいの数のワードの
転送が残っているかについての情報を得る。共有のメモ
リ制御装置１０５０は、またローカルＲＡ　Ｍ１０６０
を制御して次のＤＭＡアドレスを発生する。

Ｉ１０モジュール（１００，１１０，１２０）はそれら
自身のローカルＲＡＭ１０６０に対する読み出し／書込
み動作を制御する責任を負う。

ＣＰＵモジュール３０はメモリ・アレイ６０との転送動
作を制御する責任を負う。メモリ制御装置７０と７５の
ＤＭＡエンジン８００（第８図に示す）は、ＣＰＵモジ
ュール３０に対するＤＭＡの動作を管理する。このよう
な作業の分割によって、いずれかのモジュールのＤＭＡ
ロジックの故障カゾーン１１または１１′のいずれかの
他のモジュールのデータの健在性を低下させることを防
止する。

トレースＲＡＭ　１８７２はトレースＲＡＭ制御装置１
８７０の機能を以下で詳細に説明する。簡単に言えば、
故障が検出され、ＣＰＵ４０．４０’５０および５０′
とＣＰＵモジュール３０および３０′がそのことを通知
されると、コンピュータ・システム１０全体の種々のト
レースＲＡＭが以下で説明するある種の機能を実行する
。トレースＲＡＭとの通信はトレース・バス１０９５で
行われる。トレースＲＡＭ制御装置１８７０は、トレー
ス・バス１０９５からの信号に応答して、トレースＲＡ
Ｍ１８７２に記憶を停止させるかその内容をソレース・
バス１０９５放出させる。

３２ビツトの並列バスであることが望ましいＩ１０モジ
ュール・バス１０２０は、ファイヤウオール１０００お
よび１０１０に接続されると共にＩ１０モジュール１０
０の他の構成要素にも接続される。共有のメモリ制御装
置１０５０は、Ｉ１０モジュール１００のＩ１０モジュ
ール・バス１０２０にもまた接続される。共有のメモリ
制御装置１０５０は共有のメモリ・バス１０６５によっ
てローカル・メモリ１０６０に接続され、この共有のメ
モリ・バス１０６５は３２ビツトのデータを搬送するこ
とが望ましい。ローカル・メモリ１０６０は２５６キロ
バイトのメモリを有するＲＡＭであることが望ましいが
、このＲＡ　Ｍ　１０６０は任意のサイズでよい。共有
のメモリ制御装置１０５０とローカルＲＡＭ１０６０に
よって、Ｉ１０モジュール１００に対する記憶能力が与
えられる。

ディスク制御装置１０７０によって、第１図のディスク
１０７５および１０７５’のようなディスクに対して標
準のインターフェースが設けられる。ディスク制御装置
１０７０は、ローカルＲＡＭ１０６０に使用するためま
たはＩ１０モジュール・バス１０２０との通信を行うた
めに共有のメモリ制御装置１０５０にまた接続される。

ネットワーク制御装置１０８０はネットワーク・インタ
ーフェース１０８２によってＥＴＩ（ＥＲＮＥＴネット
ワークのような標準ネットワークに対してインターフェ
ースを与える。ネットワーク制御装置１０８０は、ロー
カルＲＡＭ１０６０と■／○モジュール・バス１０２０
の両方に対してインターフェースとして機能する共有の
メモリ制御装置１０５０にまた接続される。しかし、■
／○モジュール・バス１０２０の特定の組織または構造
については何等の要求も存在しない。

ＰＣＩＭ（電源および冷却用インターフェース・モジュ
ール）サポート・エレメント１０３０は、Ｉ１０モジュ
ール・バス１０２０に接続されると共にＡＳＣＩＩイン
ターフェース１０３に接続される。ＰＣＩＭサポート・
エレメント１０３０によって、処理システム２０は電源
システムの状態（すなわちバッテリ・レギュレータ等）
と冷却システム（すなわちファン）を監視してこれらの
適切な動作を保証することが可能になる。ＰＣＩＭサポ
ート・エレメント１０３０は、バッテリの電圧が許容で
きない程度に低い等のある種の故障または潜在的な故障
の徴候が存在する場合のみ、メツセージを受は取ること
が望ましい。全ての電源および冷却サブシステムを周期
的に監視するために、ＣＰ　ＩＭサポート・ニレメン）
１０３０を使用することもまた可能である。または、Ｐ
ＣＩＭサポート・エレメント１０３０は、直接ファイヤ
ウオール１０００と１０１０に接続されてもよい。

診断マイクロプロセッサ１１００が、またＩ１０モジュ
ール・バス１０２０に接続される。−船釣に、診断マイ
クロプロセッサ１１００は、故障が検出された場合、ト
レースＲＡＭ１８７２のようなトレースＲＡＭからエラ
ー・チエツク情報を集めるために使用される。このデー
タは、それぞれファイヤウオール１０００と１０１０を
介してトレース・バス１０９５と１０９６に集められる
と共にモジュール・バス１０２０を介してマイクロプロ
セッサ１１００に集められる。

Ｄ、インタープロセッサとインターモジュールの通信 １．　データ経路 コンピユー夕・システムｌＯの構成要素は、それら自身
によって故障許容システムを構成するものではない。正
常な動作の期間中および故障の検出と修正の動作の期間
中に通信を可能にする通信経路とプロトコールが必要で
ある。このような通信前に対するキーは、クロスリンク
経路２５である。クロスリンク経路２５は、並列リンク
、直列リンク、および既に説明したクロック信号によっ
て構成される。これらは１９図に示される。並列リンク
は、２＆１１の同じデータおよびアドレス線、制御線、
割り込み線、符号化エラー線、および１本のソフト・リ
セット・リクエスト線を有する。

データおよびアドレス線と制御線は、モジュール相互接
続部１３０と１３２（または１３０′と１３２１または
メモリ・モジュール６０（６０’からＣＰＵモジュール
の間で交換される情報を有している。

割り込み線は、Ｉ１０サブシステム（モジュー） ル１００．１１０，１２０．１００’　　１１０’およ
び１２０’）で使用可能な割り込み水準の各々に対し１
本の線を有することが望ましい。これらの線はクロスリ
ンク９０．９５．９０′、および９５′によって共有さ
れる。

符号化エラー線は、両方のゾーンに対するコンソールｒ
ＨＡＬＴＪ要求を同期させる複数のコードを有すること
が望ましく、これらの複数のコードの１つは両方のゾー
ンに対してＣＰＵエラーを同期させるコード、１つは他
方のゾーンに対してＣＰ　Ｕ／メモリの故障の発生を示
すコード、１つは両方のゾーンに対してＤＭＡエラーを
同期させるコード、および１つはクロック位相エラーを
示すコードである。各ゾーン１１または１１’からのエ
ラー線は、ゾーン１１に対するＯＲゲート１９９０また
はゾーン１１′に対するＯＲゲート１９９０’のような
ＯＲゲートに対する入力である。各ＯＲゲート２の出力
によって、他方のゾーンのクロスリンクに対する入力が
与えられる。

欠陥許容処理システム１０は、過渡的な故障に関係なく
デュアル・レール・システムとして動作を継続するよう
に設計されている。Ｉ１０サブシステム（モジュール１
００，１１０．１２０．１００’　　　１１０’、１２
０’）は、また過渡的なエラーまたは故障を経験しても
動作を継続することができる。好適な実施例の場合、フ
ァイヤウオール比較回路１８４０の検出したエラーによ
って、同期化されたエラー・レポートがＣＰＵの管理す
る動作に関して経路２５を介して行われる。

ＣＰＵ３０と３０’のハードウェアは経路２５を介して
同期化されたソフト・リセットを行い、故障のある動作
をもう一度行う。ＤＭＡの管理する動作の場合、同じエ
ラーの検出によって、同期割り込みが経路２３５を介し
て行われ、ＣＰＵ４０．５０．４０′、および５０′の
ソフトウェアはＤＭＡの動作を再び開始する。

ある種の過渡的なエラーは、動作を完全デュプレックス
の同期形態で継続するように直ちに修復されるものでは
ない、例えば、メモリ・モジュール６０に制御エラーが
発生すると、その結果メモリ・モジュール６０に未知の
データが生じる。この場合、ＣＰＵとメモリ・エレメン
トは最早フェール・セーフ・システムの一部として信頼
性のある機能は果たすことはできず、従ってこれらを取
り外さなければならない。メモリ・アレー６０はそこで
、ＣＰＵとメモリ・エレメントが再びメモリに取り付け
られる前に、メモリの再同期を行わなければならない。

経路２５の符号化エラー線のｃｐｕメモリ故障コードは
、ＣＰＵ３０のＣＰＵとメモリ・エレメントが故障して
いることをＣＰＵ３０′に知らせる。

サイクル・タイプ、エラー・タイプおよび準備完了状態
の組み合わせを示す制御線によって、ＣＰＵモジュール
（３０および３０′）とＩ１０モジュールとの間にハン
ドシェーキングが行われる。上で説明したように、実行
されているバス動作のタイプがサイクル・タイプによっ
て決められる。すなわち、これらは、ＣＰＵ　　Ｉｌｏ
の読み出し、ＤＭＡの転送、ＤＭＡのセットアツプまた
は割り込みベクトルの要求である。エラー・タイプによ
ってファイヤウオールの比較ミスまたはＣＲＣのエラー
が決められる。「準備完了」のメツセージはＣＰＵとＩ
１０モジュールとの間に送られて要求された動作の完了
を示す。

シリアル・クロスリンクは状態読み出しのためのシリア
ル・データの転送、ループバック、およびデータの転送
を行うために２本の線を２組有している。

交換されるクロック信号は、位相ロック・クロック信号
ＣＬＫＣＨとＣＬＣＫ’　　Ｈ（遅延した）。である。

第２０Ａ図乃至第２０Ｄ図は、異なった動作期間中にデ
ータが通過するＣＰＵモジュール３０および３０′とＩ
１０モジュール１００および１００’の構成要素のブロ
ックを示す。これらの構成要素の各々は前に説明したも
のである。

第２０Ａ図は、共有のメモリ制御装置１０５０（１０５
０’）からのレジスタ・データのＣＰＵのｒ１０レジス
タによる読み出し動作のようなＩ１０モジュールｌＯＯ
からのデータの一般的なＣＰＵ　　Ｉｌｏによるデータ
読み出し動作のためのデータ経路を示す。このような動
作はローカル・データの読み出しと呼び、これをローカ
ル・メモリ１０６０からのＤＭＡによるデータの読み出
しと区別し、このローカル・メモリ１０６０は通常内部
装置の制御装置からのデータを有している。

ローカル・データは共有のメモリ制御装置１０５０（１
０５０’）を介して転送されるようにローカルＲＡＭ１
０６０　（１０６０’　）に記憶されているものと仮定
する。経路が１つの場合、データはファイアウオール１
０００、モジュール相互接続部１３０を介してクロスリ
ンク９０に流れる。第１２図から分かるように、クロス
リンク９０はファイアウオール　１０００からメモリ制
御装置９０に流れるデータを遅延させ、その結果、クロ
スリンク９０′に対するデータは、データがメモリ制御
装置７０に加えられるのと同時に、このメモリ制御装置
７０に加えられ、従って、処理システム２０と２０′が
同期状態のままであることが可能になる。このデータは
、次に内部バス４６と４０′によってメモリ制御袋Ｗ７
０および７０′からＣＰＵ４０および４０’に進む。

同じ経路を使用してＣＰＵ５０と５０’にデータを読み
込む。共有のメモリ制御装置１０５０からのデータはフ
ァイヤウオール１０１０を介してクロスリンク９５に進
む。この時、データはクロスリンク９５′と遅延装置を
介してクロスリンク９５の内部の両方に流れる。

ＣＰＵｌ０読み出し動作は、また共有のメモリ制御装置
１０５０’とＩ１０装置１００′のローカルＲＡＭを介
して処理システム２０′のＩ１０処置から受は取られた
データに対してもまた実行されることができる。

Ｉ１０モジュール１００，１１０．および１２０は同じ
ものであり、それぞれＩ１０モジュール１００’、１１
０’　　　１２０’に対応するが、対応するＩ１０モジ
ュールはロックステップ同期状態にはない。ＣＰＵ　　
Ｉ１０読み出しのためメモリ制御装置１０５０’　とロ
ーカルＲＡＭ１０６０’行う使用して、データは先ずク
ロスリンク９０′と９５′に進む。残りのデータ経路は
メモリ制御装置１０５０からの経路と同じである。デー
タはクロスリンク９０′と９５′からメモリ制御装置７
０′と７５′を経由して最終的にそれぞれＣＰＯ４０′
と５０′に進む。同時に、データはそれぞれクロスリン
ク９０と９５を横切って進み、次に遅延エレメントを経
由しないでそれぞれＣＰＵ４０と５０に進み続ける。

第２０Ｂ図は、ローカル・データのＣＰＵ　　１１０書
き込み動作を示す。このようなローカル・データはＣＰ
Ｕ４０．５０．４０’および５０′からＩ１０モジュー
ル１００のようなＩ１０モジュールに転送される。この
ような動作の１つの例は、共有のメモリ制御装置１０５
０におけるレジスタＡに対する書き込みである。ＣＰＵ
４０によって転送されるデータは同じ経路に沿って進む
が、その方向はＣＰＵ　　Ｉｌｏの読み出し期間中のデ
ータの方向と逆の方向である。特に、このようなデータ
はバス４６、メモリ制御装置７０、種々のラッチ（同期
を行うため）、ファイヤウォール１０００、およびメモ
リ制御装置１０５０を通過する。ＣＰＵ５０’からのデ
ータは、またＣＰＵ１１０の読み出しの経路を逆の方向
に流れる。特に、このようなデータは、バス５６′、メ
モリ制御装置７５′クロスリンク９５′クロスリンク９
５を経由しくファイヤウオール１０１０に行く。

上で述べたように、ファイヤウオール１０００と１０１
０はＩｌｏの書き込み動作の期間中にデータをチエツク
して記憶する前にエラーを調べる。

書き込みが他方のゾーンのＩ１０モジュールに対して行
われる場合、同じ動作が行われる。しかし、ＣＰＵ５０
と４０′からのデータがＣＰＵ５０′と４０からのデー
タの代わりに使用される。

ＣＰＵ５０と４０′からのデータは対称の経路を介して
共有のメモリ制御装置１０５０’に転送される。ＣＰＵ
５０と４０′からのデータはファイヤウオール１ｏｏｏ
’と１０１０’によって比較される。Ｔ１０書き込みデ
ータに対してサービスを行うために異なったＣＰＵの対
が使用される理由は、完全デュプレックス・システムで
正常に使用している期間中に全てのデータ経路をチエツ
クするためである。各ゾーンに対するインターレール・
チエツクはメモリ制御装置７０．７５．７０′および７
５′で前に実行された。

第２０Ｃ図は、ＤＭＡ読取り動作に対するデータ経路を
示す。メモリ・アレイ６００からのデータは、同時にメ
モリ制御装置７０と７５に入り、次いでクロスリンク９
０と９５に入る。クロスリンク９０はファイヤウオール
１０００に転送されたデータを遅延させ、その結果、ク
ロスリンク９０と９５′からのデータは実質的に同じ時
間にファイヤウオール１０００と１０１０に到着する。

ＣＰＵ　　Ｔ１０書き込み動作と同様に、種々のクロス
リンクに対するデータの４つのデータ／コピーが存在す
る。ファイヤウオールでは２つのコピーのみが受は取ら
れる。ゾーン１１に対する読み出しを実行する場合には
、異なった対のデータが使用される。ＤＭＡの書き込み
動作に対するデータ経路は第２０Ｄ図に示され、これら
はＣＰＵＴ１０の読み出しに対するデータと同じである
。

特に、共有のメモリ制御装置１０５０’からのデータは
、ファイアウオール１０００′、クロスリンク９０′　
（遅延を伴う）、メモリ制御装置７０′を経由してメモ
リ・アレイ６００′に進む。同時に、このデータは、フ
ァイヤウオール１０１０’クロスリンク９５′　（遅延
を伴う）およびメモリ制御装置７５′を通過し、この時
これはインターレール・エラー・チエツクの期間中にメ
モリ制御装置７０′からのデータと比較される。ＣＰＵ
１１０の読み出しの場合のように、ＤＭＡ書き込み動作
中のデータは、共有のメモリ制御装置１０５０を介して
交互に同じ動作に入ってもよい。

クロスリンク９０′からのデータは、またクロスリンク
９０とメモリ制御装置７０を通過してメモリ・アレイ６
００に行く、クロスリンク９５′からのデータは、クロ
スリンク９５とメモリ制御装置７５を通過し、この時こ
れは同時に行われるインターレール・チエツクの期間中
にメモリ制御装置７０′からのデータと比較される。

第２０Ｅ図は、メモリ再同期（ｒｅｓｙｎｃ）動作のた
めのデータ経路を示す。この動作の場合、メモリ・アレ
イ６０と６０′の両方の内容は、相互に同じように設定
されなければならない。メモリの再同期の場合、メモリ
・アレイ６００′からのデータは、ＤＭＡに制御されて
メモリ制御装置７０′と７５′を通過し、次にそれぞれ
クロスリンク９０′と９５′を通過する。このデータは
、次にメモリ６００アレイに記憶される前に、それぞれ
メモリ制御装置７０と７５に入る。

２、　リセット システム１０に関する上記の議論は、リセットに関する
多くの異なった必要性を考慮して行われた。議論しなか
ったある種の場合には、リセットは、電源が最初にシス
テム１０に印加される場合等の標準的な機能のために行
われる。多くのシステムは１つのリセットを有し、この
リセットは常にプロセッサをある所定の状態または最初
の状態にセットし、従ってプロセッサの命令の流れを中
断する。しかし、大部分の他のシステムと異なって、シ
ステム１０のリセットは、もし絶対的に必要でなければ
、ＣＰＵ４０，４０’　、５０および５０’による命令
の実行の流れに影響を及ぼさない。更に、システム１０
のリセットは、正常な動作を回復するためにリセットさ
れる必要のある部分のみに影響を及ぼす。

システム１０のリセットの他の特徴は、これらのリセッ
トの抑制である。故障許容システムの最も重要な考慮す
べき事項の１つは、もしある機能が故障しても、その機
能はシステムの動作を停止してはならないことである。

この理由のため、システムのいかなる１つのリセットも
、ゾーン１１と１１′が直接に協力しないなら、ゾーン
１１と１１’の両方の構成要素を制御することはできな
い。従って、完全デュプレックス・モードで動作してい
るの場合、ゾーン１１内の全てのリセットはゾーン１１
’内のリセットとは独立している。

しかし、システム１０がマスター／スレーブ・モードに
ある場合、スレーブゾーンはマスターゾーンのリセット
を使用する。更に、システム１０内のいかなるリセット
もメモリ・チップの内容に影響を及ぼさない。従って、
キャッシュ・メモリ４２及び５２、スクラッチ・パッド
・メモリ４５および５５またはメモリ・モジュール６０
のいずれもリセットによっていかなるデータも失うこと
はない。

システム１２は３つのクラスのリセット、すなわち、「
クロック・リセット」　「ハード・リセット」、および
「ソフト・リセット」があることが望ましい。クロック
・リセットはゾーン内の全てのクロック位相発生器を再
編成する。ゾーンｌｌ内のクロック・リッセトはまたＣ
ＰＵ４０と５０、およびメモリ・モジュール６０をイニ
シアライズする。クロック・リセットは、これらのモジ
ュールのクロック位相発生器を再編成する以外にモジュ
ール相互接続部１３０と１３２に影響を及ぼさない。シ
ステム１０がマスター／スレーブモードにある場合でさ
え、スレーブ・ゾーンでクロック・リセットを行っても
、これはマスターゾーンのモジュール相互接続部からス
レーブ・ゾーンのモジュール相互接続部に対するデータ
の転送を妨げない。しかし、ゾーン１１’でクロック・
リセットを行うと、ゾーン１１’内の対応する構成要素
がイニシアライズされる。

一般的に、ハード・リセットを行うと、全ての状態デバ
イスとレジスタはある所定の状態または最初の状態に戻
る。ソフト・リセットを行うと、状態エンジンと一時的
に記憶を行うレジスタのみがそれらの所定の状態または
最初の状態に戻るだけである。１つのモジュール内の状
態エンジンはそのモジュールの状態を決める回路である
。エラー情報と構成データを有するレジスタはソフト・
リセットによって影響を与えられない。更に、システム
１０は、処理を継続するために、再びイニシアライズさ
れる必要のある構成要素のみをリセットするために同時
にハード・リセットとソフト・リセットの両方を選択的
に行う。

ハード・リセットはシステムＩＯをクリアし、従来のシ
ステムと同様に、システムＩＯを既知の構成に戻す。ハ
ード・リセッ、トは、ゾーンが同期されるべき場合また
はＩ１０モジュールをイニシァライズまたは不能にする
べき場合に、電源を印加した後、使用される。システム
１ｏの場合、４つのハード・リセット、すなわち、「パ
ワーアップ・リセット」、ｒＣＰＵハード・リセット」
、「モジュール・リセット」、及び「デバイス・リセッ
ト」があることが望ましい。ハード・リセットは更にロ
ーカル・ハード・リセットとシステム・ハード・リセッ
トに分けることができる。ローカル・ハード・リセット
は、ＣＰＵがスレーブ・モードにある場合に応答するロ
ジックのみにに影響を及ぼす。システム・ハード・リセ
ットは、クロスリンク・ケーブル２５とモジュール相互
接続部１３０及び１３２に接続されているロジックのみ
に限定される。

パワーアップ・リセットは、電源が印加された直後に、
ゾーン１１と１１′をイニシアライズするために使用さ
れる。パワーアップ・リセットによって、ゾーンの全て
の部分に対して強制的にリセットが行われる。パワーア
ップ・リセットはシステム１１のゾーンの間では決して
接続されないが、その理由は、各ゾーンがそれ自身の電
源を有し、従って異なった長さの「電源投入ｊイベント
を経験するからである。パワーアップ・リセットは全て
のハード・リセットとクロック・リセットをゾーン１１
または１１′に行うことによって実行される。

ＣＰＵハード・リセットは、ＣＰＵモジュールを既知の
状態に戻すため診断目的に使用される。

ＣＰＵハード・リセットは影響の与えられたゾーン内に
あるＣＰＵ、メモリ制御装置、およびメモリ・モジュー
ル、状態レジスタの全ての情報をクリアする。キャッシ
ュ・メモリとメモリ・モジュールは不能にされるが、ス
クラッチ・パッドＲＡＭ４５および５５の内容とメモリ
・モジュール６０の内容は変化されない。更に、パワー
アップ・リセットと違って、ＣＰＵハード・リセットは
クロスリンクのゾーン識別またはクロック・マスターシ
ップを変更しない。ＣＰＵハード・リセットは、ＣＰＵ
モジュールとクロック・リセットに加えることのできる
全てのローカル・ハード・リセットの合計である。

・モジュール・ハード・リセットは、ルートストラッピ
ングの期間中のような既知の状態にＩ１０モジュールを
セットするために使用され、また故障したＩ１０モジュ
ールをシステムから取り外すためにも使用される。Ｉ１
０モジュール・ハイド・リセットはモジュール上の全て
のものをクリアし、診断モードでファイヤウオールを離
れ、ドライバを不能にする。

デバイス・リセットは、Ｉ１０モジュールに接続された
Ｉ１０デバイスをリセットするために使用される。これ
らのリセットは装置に依存し、装置が接続されているＩ
１０モジュールによって与えられる。

他のクラスのリセットはソフト・リセットである。上で
説明したように、ソフト・リセットは、システム１０内
の状態エンジンと一時的レジスタをクリアするが、これ
らはクロスリンク内のモード・ビットのような構成情報
を変化させない。更に、ソフト・リセットは、またモジ
ュール内のエラー処理機構をクリアするが、これらはシ
ステム・エラー・レジスタ８９８およびシステム故障ア
ドレス・レジスタ８６５のようなエラー・レジスタを変
化させない。

ソフト・リセットには目標が定まっているので、その結
果、システムの必要な部分のみがリセットされる。例え
ば、モジュール相互接続部１３０がリセットされる必要
があれば、ＣＰＵ４０はリセットされず、またＩ１０モ
ジュール１１０に接続されている装置もリセットされな
い。

ソフト・リセットには３つのユニークな特徴がある。１
つは各ゾーンがそれ自身のリセットの発生に対して責任
を負っていることである。１つのゾーン内の故障エラー
またはリセット・ロジックは、従って故障の発生してい
ないゾーンでリセットを行うことを防止される。

第２の特徴は、ソフト・リセットが命令実行のシーケン
スを乱さないことである。ＣＰＵ４０．４０′、５０、
および５０′はクロックとハード・リセットの組み合わ
せのみによってリセットされる。更に、メモリ制御装置
７０．７５．７０′および７５′はハード・リセットに
取り付けたＣＰＵ命令にサービスを行うのに必要なそれ
らの状態エンジンとレジスタを有している。従って、ソ
フト・リセットはソフトウェアの実行にとって透明であ
る。

第３の特徴は、ソフト・リセットの範囲、すなわちソフ
ト・リセットによって影響を与えられるシステム１０内
の構成要素の数がシステム１０のモードと最初のリセッ
トに対する要求によって決まるということである。完全
デュプレックス・モードの場合、ＣＰＵモジュール３０
で開始されるソフト・リセットに対する要求によって、
ソフト・リセットがＣＰＵモジュールの全ての構成要素
およびモジュール相互接続部１３０と１３２に取り付け
られた全てのファイヤウオール１０００と１０１０に対
して行われる。従って、モジュール相互接続部１３０と
１３２によってサービスを受ける全てのモジュールはそ
れらの状態エンジンと一時的レジスタのリセットを有し
ている。これによって、過渡的なエラーによって発生さ
れる全ての問題のシステム・パイプラインがクリアされ
る。

システム１０は、デュプレックス・モードにあるので、
ゾーン１１’はゾーン１１の行っている全ての事柄を行
う。従って、ＣＰＵモジュール３０′は、ＣＰＵモジュ
ール３０と同時に、ソフト・リセットに対する要求を出
す。ゾーン１１′内のソフト・リセットは、ゾーンｌｌ
内のソフト・リセットと同じ効果を有している。

しかし、システム１０がマスタ／スレーブ・モードにあ
りＣＰＵモジュール３０′がスレーブ・モードにある場
合、ＣＰＵモジュール３０で始まるソフト・リセットに
対する要求は、予期できるように、ＣＰＵモジュール３
０の全ての構成要素とモジュール相互接続部１３０と１
３２に取り付けられた全てのファイヤウオール１０００
と１０１０に対してソフト・リセットを出す。更に、ソ
フト・リセットに対する要求は、クロスリンク９０と９
０′、クロスリンク・ケーブル２５およびクロスリンク
９０′と９５′を介してＣＰｔＪモジュール３０’に出
される。一部のモジュール相互接続部１３０と１３２は
ソフト・リセットを受は取る。

この同じ構成の場合、ＣＰＵモジュール３０′から開始
されるソフト・リセットに対する要求は、メモリ制御装
置７０′と７５′およびクロスリンク９０′と９５′に
一部のみリセットする。

ソフト・リセットは、ｒＣＰＵソフト・リセット」と「
システム・ソフト・リセット」を有する。

ＣＰＵソフト・リセットは、要求を最初に出したＣＰＵ
モジュールの状態エンジンに影響を及ぼすソフト・リセ
ットである。システム・ソフト・リセットは、モジュー
ル相互接続部とこれに直接取付けられた構成要素に対す
るソフト・リセットである。ＣＰＵモジュールは、常に
ＣＰＵソフト・リセットを要求することができる。シス
テム・ソフト・リセットは、ＣＰＵを要求するクロスリ
ンクがデュプレックス・モード・マスター／スレーブ・
モード、またはオフ・モードにある場合にのみ、要求す
ることができる。スレーブ・モードにあるクロスリンク
は、他方のゾーンからシステム・ソフト・リセットを与
えられ、それ自身のモジュール相互接続部に対してシス
テム・ソフト・シセットを発生する。

ＣＰＵソフト・リセットは、エラーの状態に続いていて
ＣＰＵのパイプラインをクリアする。

ＣＰＵパイプラインは、メモリ相互接続部８０と８２、
メモリ制御装置７５および７５内のラッチ（図示せず）
、ＤＭＡエンジン８００およびクロスリンク９０と９５
を有する。ＣＰＵソフト・リセットは、またＤＭＡまた
はＩｌｏのタイムアウトに続いて発生することもできる
。ＤＭＡまたはＩｌｏのタイムアウトは、Ｉ１０デバイ
スが特定の時間間隔内にＤＭＡまたはＩｌｏの要求に対
して応答しない場合に発生する。

第２１図は、ＣＰＵモジュール３０および３００′から
Ｉ１０モジュール１００．１１０．１００′および１１
０’とメモリ・モジュール６０および６０′に対するリ
セット線を示す。ＣＰＵモジュール３０は、何時電源が
印加されたかを示すＤＣＯＫ信号を受は取る。リセット
をイニシアライズするのはこの信号である。ＣＰＵモジ
ュール３０′は、その電源から同じ信号を受取る。

１つのシステム・ハード・リセット線は、各Ｉ１０モジ
ュールに送られ、１つのシステム・ソフト・リセットは
３つのＩ１０モジュールの全てに送られる。１つのハー
ド・リセットが各モジュールに対して必要である理由は
、システム・ハード・リセット線がシステムＩＯから個
々のＩ１０モジュールを取除くのに使用されるからであ
る。各システム・ソフト・リセットに対してＩ１０モジ
ュールを３つに制限しているのは、単にローデングを考
慮しているからにに過ぎない。更に、１つのクロック・
リセット線が全てのＩ１０モジュールとメモリ・モジュ
ールに送られる。１つのモジュールについて１つの線を
使用する理由は、負荷を制御することによってスキュー
を制限するためである。

第２２図は、リセットに関連するＣＰＵモジュール３０
の構成要素を示す、ＣＰＵ４０と５０は、それぞれクロ
ック発生装置２２１Ｏと２２１１を有している。メモリ
制御装置７０と７５は、それぞれクロック発生装置２２
２０と２２２１を有し、クロスリンク９０と９５は、そ
れぞれクロック発生装置２２６０と２２６１を有する。

クロック発生装置は、システム・クロック信号を個々の
モジュールによって使用するために分割する。

メモリ制御装置７０は、リセット制御回路２２３０とソ
フト・リセット要求レジスタ２２３５を有する。メモリ
制御装置７５は、リセット制御回路２２３１とソフト・
リセット要求レジスタ２２３６を有する。

クロスリンク９０は、ローカル・リセット発生装置２２
４０とシステム・リセット発生装置２２５０の両方を有
している。クロスリンク９５は、ローカル・リセット発
生装置２２４１とシステム・リセット発生装置２２５１
を有している。クロスリンクの「ローカル」部分は、こ
のクロスリンクがスレーブ・モードにある場合に、ＣＰ
ＬＴモジュールと共に残っているこのクロスリンクの部
分であり、従って、シリアル・レジスタ、および幾つか
のパラレル・レジスタを有している。クロスリンクの「
システム１部分は、モジュール相互接続部１３０と１３
２（または１３０′と１３２’）とクロスリンク・ケー
ブル２５にアクセスするために必要であるクロスリンク
のその部分である。

ローカル・リセット発生装置３３４０と２２４Ｉは、そ
れぞれクロスリンク９０と９５のローカル・リセット制
御回路２２４５と２２４６にハードおよびソフト・リセ
ット信号を送ると共に、それぞれメモリ制御装置７０と
７５のリセット制御回路２２３０と２２３１にハードお
よびソフト・リセット信号を送ることによって、ＣＰＵ
モジュール３０に対してリセットを発生する。ローカル
・クロスリンク・リセット制御回路２２４５と２２４６
は、それらの状態エンジン、転送するべきデータを記憶
しているラッチおよびそれらのエラー・レジスタをリセ
ットすることによって、ソフト・リセット信号に応答す
る。これらの回路は、ソフト・リセットに対して行うの
と同じ動作を行い、またエラー・レジスタと構成レジス
タをリセットすることによって、ハード・リセット信号
に応答する。

リセット制御回路２２３０と２２３１は、同じ方法でハ
ードおよびソフト・リセット信号に応答する。

更に、ローカル・リセット発生装置２２４０は、モジュ
ール相互接続部１３０と１３２を介して、Ｉ１０モジュ
ール１００，１１０および１２０にクロック・リセット
信号を送る。Ｉ１０モジュール１００．１１０および１
２０は、以下で述べる方法でそれらのクロックをリセッ
トするため、クロック・リセット信号を使用する。ソフ
ト・リセット要求レジスタ２２３５と２２３６は、それ
ぞれローカル・リセット発生装置２２４０と２２４１に
ソフト要求信号を送る。

クロスリンク９０と９５のシステム、リセット発生装置
２４５０と２２５１は、それぞれモジュール相互接続部
１３０と１３２を介してＩ１０モジュール１００．１１
０、および１２０にそれぞれシステム・ハード・リセッ
ト信号とシステム・ソフト・リセット信号に送る。Ｉ１
０モジュール１００．１１０、および１２０は、ＣＰＵ
データまたは命令に依存する全てのレジスタをリセット
することによってソフト・リセット信号に応答する。こ
れらのモジュールは、ソフト・リセットが行なうのと同
じレジスタをリセットし、また全ての構成レジスタをリ
セットすることによって、ハード・リセット信号に応答
する。

更に、システム・リセット発生装置２２５０と２２５１
は、またシステム・ソフトおよびシステム・ハード・リ
セット信号を各クロスリンクのシステム・リセット制御
回路２２５５と２２５６に送る。システム・リセット制
御回路２２５５と２２５６は、ローカル・ソフトおよび
ローカル・ハード・リセット信号に対するローカル・リ
セット制御回路の応答と同じ方法でシステム・ソフト・
リセット信号とシステム・ハード・リセット信号に応答
する。

メモリ制御装置７０と７５は、ＣＰＵ４０と５０がそれ
ぞれ適当なコードをソフト・リセット要求レジスタ２２
３５と２２３６にそれぞれ書込み場合に、クロスリンク
９０と９５にそれぞれソフト・リセットを発生させる。

ソフト・リセット要求レジスタ２２３５と２２３６は、
ソフト・リセット要求信号をローカル・リセット発生装
置２２４０と２２４１に送る。符号化エラー信号は、メ
モリ制御装置７０からローカル・リセット発生装置２２
４０と２２４１に送られる。

システム・ソフト・リセットは、データと制御信号が送
られるのと同じデータ経路に沿ってゾーンの間に送られ
る。従って、データとアドレスに対するのと同じ遅延を
等しくする原理が使用され、リセットはほぼ同時に２つ
のゾーンの全ての構成要素に到達する。

ハード・リセットは、適当なコードをローカル・ハード
・リセット・レジスタ２２４３に書込むＣＰＵ４０と５
０またはＤＣＯＫ倍信号よって発生されるパワーアップ
・リセットに対する要求によって発生される。

クロスリンク９０の同期回路２２７０は、ＤＣＯＫ信号
が同時にローカルおよびリセット発生装置２２４０，２
２５０．２２４１および２２５１の全てに行き渡ること
を保証するため、適当な遅延要素を有している。

事実、リセットの同期は、システムＩＯでは非常に重要
である。これは、リセット信号がクロスリンクで始まる
からである。このようにして、リセットはほぼ同期して
異なったモジュールとこれらのモジュール内の異なった
要素に到達するように送られることができる。

第２１図と第２２図の構造を理解することによって、異
なったハード・リセットの実行をよりよく理解すること
ができる。パワーアップ・リセットはシステム・ハード
・リセットとローカル・ハード・リセットおよびクロッ
ク・リセットの両方を発生する。−船釣に、クロスリン
ク９０．９５．９０′および９５′は最初はクロスリン
ク・オフモードと再同期オフ・モードの両方の状態にあ
り、両方のゾーンはクロック・マスターシップを表明す
る。

ＣＰＵ／ＭＥＭ故障リセットは、メモリ制御装置７０．
７５．７０′および７５′がＣＰＭ／ＭＥＭの故障を検
出する時は何時でも自動的に動作される。符号化エラー
・ロジックはエラー・ロジック２２３７と２２３８から
両方のクロスリンク９０と９５に送られる。故障が発生
したＣＰＵモジュールは、そのクロスリンクをスレーブ
状態にセットし、他方のＣＰＵモジュールのクロスリン
クをマスター状態にセットすることによって、システム
１０から取り除かれる。しかし、故障が発生していない
ＣＰＵモジュールは、リセットを経験しない。その代わ
り、これはシリアル・クロスリンク・エラー・レジスタ
（図示せず）内のコードを介して、他方のモジュールの
故障を知らされる。ＣＰＵ／ＭＥＭ故障リセットは、故
障したＣＰＵモジュールを有するゾーンに対するクロッ
ク信号とそのモジュールに対するローカル・ソフト・リ
セットによって構成される。

再同期リセットは、基本的にはローカル・ハード・リセ
ットとクロック・リセットを有するシステム・ソフト・
リセットである。この再同期リセットは、２つのゾーン
をロックステップ同期の状態にするために使用される。

ゾーン１１と１１′が同期されていなかった一定の期間
の後、もしＣＰＵレジスタの記憶された状態を含むメモ
リ・モジュール６０と６０’の内容が相互に等しくセッ
トされれば、これらのゾーンがデュプレックス・モード
を再び開始することができるように、再同期リセットが
使用されてこれらのツゾーンを互換性のある構成にする
。

再同期リセットは、基本的にはＣＰＵハード・リセット
とクロック・リセットである。再同期リセットは、再同
期・リセット・アドレスを並列クロスリンク・レジスタ
の１つに書込むソフトウェアによって動作される。この
時、一方のゾーンは、クロスリンク・マスター／再同期
マスター・モードでなければならず、他方のゾーンは、
クロスリンク・スレーブ／再同期スレーブ・モードでな
ければならい。そこでリセットが両方のゾーンで同時に
行われ、これは、とりわけ４つのクロスリンク全てをデ
ュプレックス・モードにセットする。

再同期リセットは、システム・ソフト・リセットではな
いため、Ｉ１０モジュールはリセットを受取らない。

システム１０の好適な実施例は、またクロック・リセッ
ト信号がコンフォーミング（ｃｏｎｆｏｒｍｉｎｇ）ク
ロックをリセットせず、非コンフォーミング・クロック
のみをリセットすることを保証する。この理由は、クロ
ックがリセットされる場合はいつでも、これはクロック
のタイミングを変更し、このタイミングはこんどはこの
ようなりロックでモジュールの動作に影響を及ぼすから
である。もしモジュールが正しく実行され、このクロッ
クが正しい位相であれば、その動作を変更することは不
必要であるばかりでなく無駄なことである。

第２３図は、ノンコンフォーミング・クロックのみがリ
セットされることを保証する回路の好適な実施例である
。第２３図に示す回路は、第２２図に示す対応するモジ
ュールのクロック発生装置２２１Ｏ１２２１１，２２２
０，２２２１，２２６０、および２２６１内に位置する
ことが望ましい。

好適な実施例の場合、異なったクロック発生装置２２１
０．２２１１．２２２０．２２２１．２２６０、および
２２６１は立上がり区間検出器２３００、と位相発生装
置１２３１０を有している。

立上がり区間検出器２３００は、クロスリンク９０と９
５からクロック・リセット信号を受取り、クロック・リ
セット信号の立上がり区間と同時に既知の持続期間を有
するパルスを発生する。このパルスは、特定のモジュー
ルに対する内部クロック信号と同様に位相発生装置２３
１０に対する入力である。そのモジュールに対する内部
クロック信号は、発振器システム２００と２００′から
分配されたシステム・クロック信号から取出されたクロ
ック信号である。位相発生装置２３１０は、クロック信
号に対する異なった位相を形成する下方分割回路である
ことが望ましい。再循環シフト・レジスタのような位相
発生装置２３１０に対する別の設計をまた使用すること
もできる。

立上がり区間検出器２３００からの立上がり区間パルス
によって、位相発生装置２３１０は予め選択された位相
を出力することが望ましい。従って、例えばもし位相発
生装置２３１０が幾つかのステージを有する下方分割回
路であれば、クロック・リセットの立上がり区間パルス
は、そのステージに対して設定された人力であり、この
ステージは全ての他のステージに対して予め選択された
位相とりセント入力を発生する。もし位相発生装置２３
１０が既にこの位相を発生していれば、同期化クロック
・リセット信号の存在は基本的に透明である。

このようにして組織されたリセットは、システム１０の
通常の実行に対して混乱を最小限に止めるように設計さ
れ、トラスチックなアクションが必要とされる場合には
、このトラスチックなアクションは命令実行の通常のシ
ーケンスに割込みをかけることに止まる。このことは、
従来のリセットが引起こす再同期化の問題のためにデュ
アルまたは多重ゾーンの環境では特に重要である。従っ
て、システム１０で行っているようにハード・リセット
の数を最小にすることが望ましい。

【図面の簡単な説明】

第１図は、本発明を実施する故障許容コンピュータ・シ
ステムの好適な実施例のブロック図である。 第２図は、第１図の故障許容コンピュータ・システムを
有する物理的ハードウェアを示す。 第３図は、第１図の故障許容コンピュータ・システムに
示すＣＰＵモジュールのブロック図である。 第４図は、第１図に示すコンピュータ・システムの相互
に接続されたＣＰＵモジュールとＩ１０モジュールのブ
ロック図を示す。 第５図は、第１図に示す故障許容コンピュータ・システ
ムのメモリ・モジュールのブロック図を示す。 第６図は、第５図に示すメモリ・モジュールの制御ロジ
ックの構成要素の詳細図である。 第７図は、第３図に示すＣＰＵモジュールのプライマリ
・メモリ制御装置の部分ブロック図を示す。 第８図は、第３図のＣＰＵモジュールのプライマリ・メ
モリ制御装置のＤＭＡエンジンのらブロック図である。 第９図は、第３図のＣＰＵモジュールのプライマリ・メ
モリ制御装置のエラー処理回路図である。 第１０図は、第３図に示すＣＰＵモジュールのクロスリ
ンクの幾つかのレジスタの図である。 第１１図は、第３図に示すＣＰＵモジュールのクロスリ
ンクに制御信号を流す構成要素のブロック図である。 第１２図は、第３図に示すＣＰＵモジュールのプライマ
リ・クロスリンクにデータとアドレス信号を流す構成要
素のブロック図である。 第１３図は、第３図に示すＣＰＵモジュールのクロスリ
ンクの状態を示す状態図である。 第１４図は、第１図の故障許容コンピュータ・システム
のタイミング・システムのブロック図である。 第１５図は、第１４図のタイミング・システムによって
発生されるクロック信号のタイミング図である。 第１６図は、第１４図に示すタイ〔ング・システムの位
相検出器の詳細図である。 第１７図は、第１図のコンピュータ・システムのｌ／○
モジュールのブロック図である。 第１８図は、第１７図に示すＩ１０モジュールのファイ
ヤウオールの構成要素のブロック図である。 第１９図は、第１図のコンピュータ・システムのクロス
リンク経路の構成要素の詳細図である。 第２０Ａ図ないし第２０Ｅ図は第１図のコンピュータ・
システムのデータ・フロー図である。 第２１図は、リセット信号の流れを示すゾーン２０のブ
ロック図である。 第２２図は、第３図に示すＣＰＵモジュールのリセット
に含まれる構成要素のブロック図である。 第２３図は、クロック・リセット回路の図である。

Claims (1)

1. 【特許請求の範囲】 １、データ通路を介し複数の構成要素と接続する中央処
   理装置を有し、これら構成要素がリセット可能な要素を
   含み、該中央処理装置がデータ通路に沿って送られる一
   連のトランザクションを起す命令のシーケンスを実行す
   るデータ処理装置におけ命令実行のシーケンスを変更す
   ることなしにデータ処理装置をリセットする方法におい
   て、 データ通路上を現在送られているトランザクションを格
   納する段階と、 リセットが指示されたデータ処理システムの状態を検出
   する段階と、 リセットの状態が探知された場合に、複数の構成要素の
   うちの選択されたものにデータ通路に沿ってリセット信
   号を送信して、このリセット信号によってこれらの選択
   された構成要素にその部分をリセットさせる段階と、 格納された現行のトランザクションをデータ通路に沿っ
   て再送する段階と、 を含む命令実行のシーケンスを変更することなしにデー
   タ処理装置をリセットする方法。 ２、前記選択された構成要素のリセット可能な要素がそ
   れぞれその状態を識別するインディケータを有し、 前記リセット信号を送信する段階が前記構成要素の状態
   インディケータをリセットするための従属段階を含むこ
   とを特徴とする請求項１記載の方法。 ３、前記選択された構成要素のリセット可能な要素のそ
   れぞれが前記一連のトランザクションの途中においてデ
   ータ通路に沿って送信されるデータを格納するための少
   なくとも一つの記憶レジスタを有し、 前記リセット信号を送信する段階が前記選択された構成
   要素の記憶レジスタをリセットする従属段階を含むこと
   を特徴とする請求項１記載の方法。 ４、前記選択された構成要素のリセット可能な要素のそ
   れぞれがエラー情報を含む少なくとも一つのエラー回路
   を有し、 前記リセット信号を送信する段階が前記選択された構成
   要素のエラー回路をリセットする従属段階を含むことを
   特徴とする請求項１記載の方法。 ５、前記リセットを指示された状態を探知する段階がエ
   ラー状態を検出するための従属段階を含むことを特徴と
   する請求項１記載の方法。 ６、前記リセットを指示された状態を検出する段階がリ
   セット要求状態を探知する従属段階を含むことを特徴と
   する請求項１記載の方法。 ７、データ通路を介し複数の構成要素と接続する中央処
   理装置を有し、これら構成要素がリセット可能な要素を
   含み、該中央処理装置がデータ通路に沿って送られる一
   連のトランザクションを起す命令のシーケンスを実行す
   るデータ処理装置における自動的にデータ処理システム
   をリセットする方法において、 データ通路上を現在送られているトランザクションを格
   納する段階と、 リセットが指示されたデータ処理システムの状態を検出
   する段階と、 指示されたリセットがクリティカルまたはノンクリティ
   カルなリセット状態のいずれであるかを判定する段階と
   、 指示された状態がクリティカルなリセット状態である場
   合に前記複数の構成要素にハードリセット信号を発行し
   、このハードリセット信号の発行がリセット可能な要素
   の総てをリセットさせ且つデータ処理システムを所定の
   状態に入らせ、したがって前記データ処理システムによ
   る命令実行の通常のシーケンスを壊すようにハードリセ
   ット信号を発行する段階と、 指示された状態がノンクリティカルなリセット状態であ
   る場合に前記複数の構成要素のうちの選択されたものに
   対してソフトリセット信号を発行し、これら選択された
   構成要素によるソフトリセット信号の受信がデータ処理
   システムの命令実行の通常のシーケンスの中断をさせな
   いようにソフトリセット信号を発行する段階と、ソフト
   リセット信号状態の発行の後に格納された現行のトラン
   ザクションをデータ通路に沿って再送する段階と を含むことを特徴とするデータ処理システムを自動的に
   リセットする方法。 ８、前記指示されたリセットがクリティカル或いはノン
   クリティカルリセット状態のいずれであるかを判定する
   段階が、 電力投入信号が受信されてデータ処理システムに対して
   電力が最近印加されたことを示す場合に指示されたリセ
   ットがクリティカルなリセット状態であると判定する従
   属段階を含むことを特徴とする請求項７記載の方法。 ９、前記指示されたリセットがクリティカル或いはノン
   クリティカルリセット状態のいずれであるかを判定する
   段階が 前記データ処理システムから１構成要素を除去するよう
   に要求を受信した場合に指示されたリセットをクリティ
   カルリセット状態と判定する従属段階を含むことを特徴
   とする請求項７記載の方法。 １０、前記データ処理システムが互いに同期に作動する
   ように設計された二重処理システムを含み、前記指示さ
   れたリセットがクリティカル或いはノンクリティカルリ
   セット状態のいずれであるかを判定する段階が 前記二重処理システムを同期にするように要求を受けた
   場合に、指示されたリセットがクリティカルなリセット
   状態であると判定する従属段階を含むことを特徴とする
   請求項７記載の方法。 １１、二つのデータ処理ゾーンを有し、それぞれのゾー
   ンがデータ通路を介して複数の構成要素に接続する中央
   処理装置を含み、これらの構成要素がリセット可能な要
   素を含み、前記中央処理装置のそれぞれが、データ通路
   に沿って送られる一連のトランザクションを起す命令の
   シーケンスを実行するデータ処理システムにおけるデー
   タ処理システムを自動的にリセットする方法において、 データ通路上を現在送られているトランザクションを格
   納する段階と、 リセットが指示されたデータ処理システムの状態を検出
   する段階と、 指示されたリセットがクリティカルまたはノンクリティ
   カルなリセット状態のいずれであるかを判定する段階と
   、 指示された状態がクリティカルなリセット状態である場
   合に前記ゾーンの両方の複数の構成要素に対してハード
   リセット信号を発行し、このハードリセット信号の発行
   がリセット可能な要素の総てをリセットさせ且つデータ
   処理システムを所定の状態に入らせ、したがって前記デ
   ータ処理システムによる命令実行の通常のシーケンスを
   壊し、このハードリセット信号の発行が前記ゾーンのそ
   れぞれの構成要素に対してほぼ同時に生じるようにハー
   ドリセット信号を発行する段階と、 指示された状態がノンクリティカルなリセット状態であ
   る場合に前記複数の構成要素のうちの選択されたものに
   対してリセット通路に沿ってソフトリセット信号を発行
   し、ソフトリセット信号が前記ゾーンの両方における前
   記選択された構成要素にほぼ同時に到着し、これら選択
   された構成要素によるソフトリセット信号の受信がデー
   タ処理システムの命令実行の通常のシーケンスの中断を
   させないようにソフトリセット信号を発行する段階と、 ソフトリセット信号状態の発行の後に、格納された現行
   のトランザクションを各データ通路に沿って再送する段
   階と、 を含むことを特徴とするデータ処理システムを自動的に
   リセットする方法。 １２、前記指示されたリセットがクリティカルまたはノ
   ンクリティカルリセット状態のいずれであるかを判定す
   る段階が、 電力投入信号が受信されてデータ処理システムに対して
   電力が最近印加されたことを示す場合に指示されたリセ
   ットがクリティカルなリセット状態であると判定する従
   属段階を含むことを特徴とする請求項１１記載の方法。 １３、前記指示されたリセットがクリティカルまたはノ
   ンクリティカルリセット状態のいずれであるかを判定す
   る段階が、 前記データ処理システムから１構成要素を除去するよう
   に要求を受信した場合、指示されたリセットをクリティ
   カルリセット状態と判定する従属段階を含むことを特徴
   とする請求項１１記載の方法。 １４、前記指示されたリセットがクリティカルまたはノ
   ンクリティカルリセット状態のいずれであるかを判定す
   る段階が、 前記各ゾーンを同期にするように要求を受信した場合に
   は指示されたリセットがクリティカルなリセット状態で
   あると判定する従属段階を含むことを特徴とする請求項
   １１記載の方法。 １５、ソフトリセット信号を発行する段階が各ゾーンに
   ついてソフトリセット信号を生成して各ゾーンで生成さ
   れたソフトリセット信号を同じゾーンの選択された構成
   要素に送る従属段階を含むことを特徴とする請求項１１
   記載の方法。 １６、リセットが指示されたデータ処理システムの状態
   を探知する段階が前記各ゾーンの一つにおいて探知をな
   す従属段階を含み、 指示されたリセットがクリティカルまたはノンクリティ
   カルなリセット状態のいずれであるかを判定する段階が
   状態を探知したのと同じゾーンにおいてそのような判定
   をなす従属段階を含み、 ソフトリセット信号を発行する段階がソフトリセット開
   始信号を各ゾーンのうちリセット状態を検出したゾーン
   から各ゾーンのうちのもう一方のゾーンに送る従属段階
   を含むことを特徴とする請求項１５記載の方法。 １７、それぞれが複数の構成要素を含み、ほぼ同時に同
   一の一連の動作を実行する二つのデータ処理システムを
   有するコンピュータシステムにおけるリセットをデータ
   処理システム全体に伝播させる方法において、コンピュ
   ータシステムによって実行される リセットが指示されたコンピュータシステムの状態を検
   出する段階と、 前記状態に対応してデータ処理システムのそれぞれによ
   ってリセット信号を独立に生成する段階と、 各データ処理システムによって生成されたリセット信号
   を、対応するリセット信号を生成したデータ処理システ
   ムの要素に対してのみ送信する段階とを含むことを特徴
   とするリセットをデータ処理システム全体に伝播する方
   法。