JPH03170069A - デジタル・データ取り込み装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ロジック・アナライザなどのデジタル・デー
タ取り込み方法及び装置、特に、時間間隔を高精度に計
数（カウント）及び計時するデジタル・データ取り込み
方法及び装置に関する。

［従来の技術］ ロジック・アナライザは、ユーザが、マイクロプロセッ
サのアドレス・ライン、データ・ライン及び制御ライン
などからの非常に多くのロジック信号からデジタル・デ
ータを取り込んで解析するのに用いるデジタル・データ
取り込み装置である．ロジック・アナライザは、これら
ロジック信号の各々を基準しきい値と周期的に比較して
、各ラインのロジック状態が高か低かを決定する。

トリガ・セクションにより、ユーザは、いつデータを取
り込むか、即ち、どのデータに関心があるかを特定でき
る。このトリガ・セクションが必要なのは、大容量取り
込みメモリでさえ、高速電子システムにおいて生じる総
べてのデータによりすぐに一杯になってしまうためであ
る。トリガにより、データ取り込みに関連した一連の動
作が開始するし、また、トリガは、他の測定の基準時間
にもしばしばなるので、このトリガは、ロジック・アナ
ライザにおいて最も重要な基準時間である。

トリガ・セクションのヒューマン・インタフェースを用
いることにより、ユーザは、関心のあるデータであるこ
とを示す一連の事象（イベント）又は特定の状態を指定
する。ロジック・アナライザは、特定のトリガ条件が生
じるのを待ち続けている間、被試験システムからのデジ
タル・データは、循環メモリに送られる。トリガが生じ
て、関心のある期間に達したことを示すまで、この循環
メモリでは、デジタル・データが何度も重ね書きされ、
メモリを一杯にする。

トリガ条件が満足されると、循環メモリへの新たなデー
タの流れが中断され、その時のデータがセーブされる。

このデジタル・データの新たな蓄積は、トリガ条件が生
じた直後、又は可変遅延時間後に中断される。メモリへ
の書込みが直ちに停止すると、このメモリには、トリガ
事象の前に生じた現象に関連したデータ、即ち、　「ブ
リトリガ（トリガ前の）ｊデータが蓄積される。よって
、トリガ条件が生じた後に、全メモリ長にわたってメモ
リを一杯にするのが可能ならば、そのメモリの内容は、
トリガ事象直後に生じた動き全体、即ち、　「ボストト
リガ（トリガ後の）」データを表す．典型的には、プリ
トリガ・データの蓄積容量及びボストトリガ・データの
蓄積容量の組み合わせは任意である．解決しようとする
問題により、トリガ前のデータ及びトリガ後のデータの
組み合わせをユーザが選択すると共に、その問題に時間
的に近い条件は何かを識別して、トリガ・マシンをプロ
グラムする． いくつかのロジック・アナライザのトリガ・セクション
は、１個以上のカウンタ／タイマも具えている。これら
カウンタ／タイマにより、トリガ条件を、ある事象の生
じた回数、又は、時間によリ特定できる６　例えば、タ
イマを用いて、２つの事象間の時間間隔を測定できるし
、この時間がある時間以上のときトリガを発生するよう
に、トリガ・セクションをプログラムすることもできる
。

また、カウンタ／タイマは、事象Ａの総べての発生回数
を計数し、゛事象Ｂが生じたらリセットされるようにし
て、事象Ａの発生回数が所定値に達したらトリガを発生
するように、トリガ・セクションをプログラムできる． ロジック・アナライザの内部クロツク・レートは、その
ロジック・アナライザが、入力デジタル・データをどの
位早く処理できるか、またどの程度の分解能かを制限す
る。分解能は、ロジック・アナライザが区別できる最小
時間間隔である，通常、ロジック・アナライザの内部ク
ロック周期が５ナノ秒ならば、このロジック・アナライ
ザは５ナノ秒以上の分解能によるいかなる測定もできな
い。しかし、カウンタ／タイマ動作により達成できる以
上の分解能で、データを取込むことは可能である。１つ
のクロツク信号の両方のエッジを用いるか、位相が１８
０度個となる２つのクロツク信号を用いれば、５ナノ秒
クロック周期の内部クロック信号により、２．５ナノ秒
毎にデータを取り込める． ［発明が解決しようとする課題コ しかし、上述の方法では、このデータがロシック・アナ
ライザに入ると、これら２．５ナノ秒のサンプルの２つ
を５ナノ秒クロック新毎に処理しなければならない。従
来、カウンタ／タイマ測定は、その分解能が取り込みシ
ステム・クロックの周期に限定された。

よって、望ましいロジック・アナライザ又は他のデジタ
ル・データ取り込み力法及び装置は、そのカウンタ／タ
イマが、取り込みシステム・クロックの周期に限定され
る分解能ではなく、ロジック・アナライザのシステム・
クロックの多位相を用いてデータが取り込むことにより
、高分解能に構威された方法及び装置である。

したがって、本発明の目的は、多位相のシステム・クロ
ックを用いた取り込みレート同様に高い分解能で、取り
込んだデジタル・データの時間間隔を計数（カウント）
又は計時できるデジタル・データ取り込み方法及び装置
の提供にある。

［課題を解決するための手段及び作用］本発明は、ロジ
ック・アナライザなどのデジタル・データ取り込みそう
であり、そのカウンタ／タイマの分解能は、ロジック・
アナライザ　の多位相システム・クロック信号を用いて
データを取り込んだ際の高い分解能である。２位相デー
タ・サンプリング・システムでは、事象リコグナイザ（
識別器）の別々の対が、捕らえたデータを、２位相シス
テム・クロックを用いてモニタする。カウンタ／タイマ
制御ロジック回路は、これら事象りコグナイザの別々の
対からの情報を用いてカウンタ／タイマの動作を制御す
るので、事象が生じるのは、データ取り込みの両方の位
相期間中か、一方のみの位相期間中かに応じて、このロ
ジック回路は、単一計数（カウント）か二重計数を行え
る．よって、カウンタ／タイマの分解能は、両方のクロ
ツク位相を用いて取り込んだデータの情報と同じ程高く
できる。

本発明によれば、デジタル・データ取り込み装置は、各
クロック位相取り込み用の独立した事象りコグナイザを
具えている。また、制御ロジック回路も具えており、複
数の事象リコグナイザからの情報を異なる計数命令（カ
ウント命令）に変換する。さらに、カウンタ／タイマも
具えており、これら増分命令に応答して、１つのシステ
ム・クロック・サイクル内で複数の増分を行える。

また、本発明によれば、カウンタ／タイマの出力による
時間分解能は、システム・クロック自体の分解能に制限
されず、複数のクロック位相の高いデータ取り込みレー
トに対応する。

［実施例］ 本発明を実施したロジック・アナライザは、内部クロツ
ク・レートが２　０　０　Ｍ　Ｈ　ｚであるが、データ
・サンプリング用の内部クロックの両方のエッジを用い
ることにより、デジタル・データを４００ＭＨｚｄサン
プルし、取込も２　データがロジック・アナライザに入
力すると１対の連続したサ？プルを共に、２　０　０　
Ｍ　Ｈ　ｚで処理する。なお、本明細書では、取り込ん
だ最新の２つのサンプルを「ヤング」データと呼び、２
つの古いサンプルを「■ドル」データと呼ぶ。また、　
「オールド」データは、以前のサンプル対でのヤング・
データである。

事象リコグナイザの独立した対は、４個の事象りコグナ
イザ用のヤング及びミドルＡデータであるＡヤング、Ａ
ミドル、Ｂヤング及びＢミドルをモニタする。事象リコ
グナイザは、ワード、グリッチ、不安定なデータ、レン
ジ、特定状態（ステート）への遷移又はそこからの遷移
、及び／又は信号特性を識別できる。ワード識別により
、　「ｌ」、ｒＱＪ、　「ドント・ケア（１でもＯでも
よい）」及び「中間」の論理積（ＡＮＤ）組み合わせが
特定の信号ライン上に存在するか否かを判断する。

レンジ識別により、データが特定の値の範囲内か、例え
ば、アドレスが特定のサブルーチンのアドレス範囲内か
を判断する。不安定データ・リコグナイザは、いずれか
のロジック状態への遷移又はその状態からの遷移に感応
する。グリッチ・リコグナイザは、サンプル間、又はあ
る最小値未満のパルス幅間の特別な遷移に感応する。特
定の信号ラインにわたるグリッチ識別は、一般的に論理
和（ＯＲ）とされて、不安定データの識別を行う。

第ＩＡ及び第ＩＢ図は、本発明によるカウンタ／タイマ
と、このカウンタ／タイマ用のトリガ・マシーン及び制
御ロジック回路のブロック図である。多くのくＮ個の）
測定（形式）選択信号を制御ロジック回路１０の入力端
子ＭＥＡＳ−ＴＹＰＥに供給して、この制御ロジック回
路ｌＯがカウンタ／タイマ４０を制御するのに用いるモ
ードを選択する。これら信号の内４つは、この実施例に
おいて利用可能な１６の測定形式から所望の測定形式を
選択するのに必要である。第５図は、これら１６の測定
形式及びこれらを選択するＭＥＡＳ−ＴＹＰＥ信号の値
を示す表である．なお、第５図において、本はカウンタ
／タイマを用いないことを表す． 制御ロジック回路１０は、その入力端子ＡＹ、ＡＭ％　
ＢＹ及びＢＭに、上述の４個の事象リコグナイザ（Ｅ　
Ｒ）、即ち、Ａヤング（ＡＹＮＧ）用事象りコグナイザ
２、Ａミドル（ＡＭＩＤ）用事象りコグナイザ４、Ｂヤ
ング（ＢＹＮＧ）用事象りコグナイザ６及びＢミドル（
ＢＭ　Ｉ　Ｄ）用事象りコグナイザ８の出力を受ける．
これら事象リコグナイザの各組のヤング・データは、フ
リツプ・フロップ（ＦＦ）１２及びｌ４に供給される。

これらフリップ・フロップは、これらヤング・データを
クロック信号ＣＬＯＣＫの１クロック・サイクルだけ遅
延させるので、ヤング・データは、制御ロジック回路１
０の入力端子ＡＯ及びＢ○で、オールド・データになる
． 制御ロジック回路１０の他の２つの入力端子は、Ｐ−１
及びＰ−２である．これら入力端子の信号は、カウンタ
／タイマ４０にプログラムされた値が、終了計数より１
だけ小さいか、終了計数より２だけ小さいかを夫々示す
．これら入力信号により、制御ロジック回路１０は、予
測できると共に、短い計数を概算的に処理できる。カウ
ンタ／タイマ４０は、加算器として実現されているので
、ブリロード値は、所望数の１の補数であり、総てがｌ
で計数（カウント）が終了する。

制御ロジック回路１０は、カウンタ／タイマ４０からの
出力信号を受けるための最終計数（ＴＣ）一２人力端子
Ｔ−２、最終計数−１人力端子Ｔ−１及び最終計数入力
端子ＴＣも具えている。これら信号により、カウンタ／
タイマ４０が最終計数に近づくと、このカウンタ／タイ
マの状態を制御ロジック回路１０に知らせる。制御ロジ
ック回路１０の他の入力端子には、リセットＡゼンＢ　
（ＲＥＳＥＴ　　Ａ　　ＴＨＥＮ　　Ｂ）端子がある。

この端子への信号は、測定形式が「事象ＡそしてＢ（Ｅ
ｖｅｎｔｓ　Ａ　Ｔｈｅｎ　Ｂ　）　Ｊの際に、Ｂの前
に、フリップ・フロップ５２のＱ出力ＲＥＳＥＴ−ＦＦ
が生じた場合、Ａが生じたことを覚えているロジック部
分をリセットする．　（第５図において、　ｒＥｖｅｎ
ｔｓ　Ａ　ｔｈｅｎ　Ｂ　Ｊはカウンタ／タイマ４０を
用いないことに留意されたい。）制御ロジック回路ｌＯ
への他の入力端子は、ＦＲＥＥＺＥであり、この端子に
は、トリガ・マシーン５０のトリガ（ＴＲＩＧＧＥＲ）
出力が、フリップ・フロップ５４にてクロックされて発
生する信号ＦＲＥＥＺＥが供給される。この信号ＦＲＥ
ＥＺＥの発生により、制御ロジック回路１０は、現在の
測定が完了するのが許されるが、それ以上の測定は開始
しないモードとなる。

制御ロジック回路１０の出力端子には、状態アイドルＳ
ＴＡＴＥ−ＩＤＬＥ，　　状態ランＳＴＡＴＥ−ＲＵＮ
，　　ブリロード・アイドルＰＲＥＬＯＡＤ−ＩＤＬＥ
，　　プリロード・アイドルＰＲＥＬ○ＡＤ−ＩＤＬＥ
，　　プラス１アイドルＰＬＵＳＥＩ−ＩＤＬＥ，　　
プラス１ランＰＬＵＳＥＩ−ＲＵＮ、プラス２アイドル
ＰＬＵＳＥ２−ＩＤＬＥ，　　プラス２ランＰＬＵＳＥ
２−ＲＵＮ，　　アクション・アイドルＡＣＴＩＯＮ−
　ＩＤＬＥ及びアクション・ランＡＣＴＩ○Ｎ−ＲＵＮ
がある。制御ロジック回路１０の出力端子と、カウンタ
／タイマ４０及びトリガ・マシーン５０の入力端子との
閏の別の制御ロジック回路ｌ６〜３８は、トリガ・マシ
ーン５０の出力信号をクロックするフリップ・フロップ
５２及び５４からの信号ＦＲＥＥＺＥ及びＲＥＳＥＴ−
ＦＦの状態により、制御ロジック回路１０の出力信号を
通過させる，ＩＤＬＥ形式又はＲＵＮ形式のこれら信号
対のどちらをカウンタ／タイマ４０に供給するかを、信
号ＲＵＮの制御によりマルチプレックサ（ＭＵＸ）３０
〜３８が決定する。

制御ロジック回路ＩＯが実行する論理式を第６Ａ〜第６
Ｅ図に示す。これら各図の表において、最上部の論理式
は、アイドル形式の信号の状態を制御し、最下部の論理
式は、ラン形式の状態を示す。また、これら表において
、　「ｎ』は「否定」を表し、　ｒＡＪ及び「Ｂ』はど
の事象リコグナイザかを表し、その次の『ｘ」、　ｒＯ
Ｊ及び「１」は「ドント・ケア」、低及び高を夫々表し
、　「＊」は論理積関数を表し、　「＋」は論理和機能
を表す。

論理積演算は、論理和演算に優先する．これら３つの数
字を１組とした最初の数字は、その事象リコグナイザ用
の「オールド」データであり、次の数字は「ミドル」デ
ータであり、最後の数字は「ヤング」データである。

制御ロジック回路１０は、ロジック・ゲートにより実現
したが、これと同じ結果は、第６Ａ〜第６Ｅ図に示した
論理式を達成できるＲＡＭ，ＰＲＯＭ又は他の手段′で
も実現できる。実現方法により、測定選択信号の特性が
異なる。例えば、ＲＡＭを用いてこれら論理式を達成す
る場合、適切なプログラミング・データと共にマルチプ
レックサの如きいくつかの手段が必要である。このマル
チブレックサは、異なるモードにおいて入力データの異
なる構威により、又はプログラミング用プロセッサを制
御することにより、プログラムしたアドレスを指定でき
る。

また、この実施例において、制御ロジック回路１ｏの外
部の独立したゲート及びマルチブレックサ（ＭＵＸ）に
より、別の制御ロジック回路１６〜３８を実現する，し
かし、これらロジック回路は、後述の論理式を適切に付
加することにより、制御ロジック回路１０の内部に配置
しても良い。

カウンタ／タイマ４ｏは、最終計数指示）＝ＴＣを発生
する他に、関連した信号）＝Ｔ−１及び）＝Ｔ−２も発
生する（ＴＣ及びＴは最終計数値を意味する）。信号）
＝Ｔ−１は、最終計数より１だけ小さい計数よりも大き
いか等しいことを意味し、信号）＝Ｔ−２は、最終計数
より２だけ小さい計数よりも大きいか等しいことを意味
する。

カウンタ／タイマ４０は、ロジック・アナライザのマイ
クロプロセッサ（図示せず）が読み取るためのＭ個１組
の信号カウント／タイム（ＣＯＵＮＴ／ＴＩＭＥ）も発
生する。この実施例において、Ｍは、５２ビット幅であ
る。マイクロプロセッサは、また、信号ＲＵＮの状態を
読み取り、測定が完了したかを確かめる。

カウンタ／タイマ４０は、入力信号として、所望計数値
の１の補数であるブリロード値ＰＲＥＬＯＡＤ　　ＶＡ
ＬＵＥ　（Ｍライン）を受ける。ま−た、カウンタ／タ
イマ４０は、ブリロード値をロードさせるブリロード信
号ＰＲＥＬＯＡＤも受ける。

カウンタ／タイマ４０のカウンタ・クロック入力端子Ｃ
ＯＵＮＴＥＲ　　ＣＬＯＣＫは、システム・クロック信
号ＣＬＯＣＫを受ける。カウンタ／タイマ４０へのプラ
ス１信号ＰＬＵＳＩ及・びブラス２信号ＰＬＵＳ２は、
このカウンタ／タイマを夫々１又は２だけ増分させる。

よって、カウンタ／タイマ４０は、クロック信号ＣＬＯ
ＣＫが発生するたびに、単一又は二重の計数を行えるこ
とが理解できよう。さらに、カウンタ／タイマ４０は、
別の２つの入力信号ＬＯＯＰ　　ＥＮＡＢＬＥ　（ルー
プ・イネーブル）及びＥＸＴ　ＴＣ　　ＥＮＡＢＬＥ（
外部最終計数イネーブル）も受ける。カウンタ／タイマ
４０及びこれら入力信号の意味は、第２Ａ〜第２Ｃ図を
参照して更に説明する。

トリガ・マシン５０は、制御ロジック回路１０からのア
クション信号ＡＣＴＩＯを初期化信号として初期化端子
ＩＮＩＴＩＡＬ　Ｉ　ＺＥに受け、その内部ロジックに
応じて、リセット信号ＲＥＳＥＴ又はトリガ信号ＴＲＩ
ＧＧＥＲを発生する。これら入力信号により、トリガ・
マシン５０が信号ＲＥＳＥＴ及びＴＲＩ　ＧＧＥＲの両
方を発生しょうとする場合、信号ＴＲＩ　ＧＧＥＲが優
先する。

トリガ・マシン５０のＴＲＩＧＧＥＲ出力は、フリップ
・フロップ５４にクロツクされて、凍結信号ＦＲＥＥＺ
Ｅになる。この信号ＦＲＥＥＺＥをトリガ・マシン５０
の被トリガ入力端子ＴＲＩＧＧＥＲＥＤに供給して、ア
クション・モードの場合、トリガ事象が去った後に信号
ＴＲ　Ｉ　ＧＧＥＲ及びＦＲＥＥＺＥを出力するように
する。信号ＩＮＩＴＩＡＬＩＺＥは、トリガ・マシン５
０を既知の開始状態にし、ＴＲＩＧＧＥＲ端子をクリア
し、信号ＲＥＳＥＴを発生させる。信号ＲＥＳＥＴは、
次のクロックで信号ＲＥＳＥＴ−ＦＦになり、オア・ゲ
ート４４を介してカウンタ／タイマ４０の入力端子ＰＲ
ＥＬＯＡＤに加わって、このカウンタ／タイマをブリロ
ードさせる．また、アンド・ゲートｌ６及び１８をディ
スエーブルしてアイドル状態にする．よって、マルチプ
レックサ３０の２つの入力は、論理偽（フォルス）状態
になる．マルチプレックサ３０の低出力により、次のク
ロック信号でフリップ・フロップ４２がリセツトされ、
信号ＲＵＮが論理偽状態になり、マルチプレックサ３０
〜３８をアイドル状態にする。

第２Ａ〜第２Ｃ図は、第１図に用いるカウンタ／タイマ
４０のブロック図である。このカウンタ／タイマは、２
つの基本的な部分、即ち、ＥＣＬで実現された高速ブリ
スケーラ部分１０４〜．１２６、及びＣＭＯＳで実現さ
れた低速拡張カウンタ／タイマ６０及び６２と、回路の
高速ＥＣＬ部分に実現された関連ロジック回路６２〜１
０２及び１２８〜１４０とに分けられる。このように２
つの速度部分を採用することにより、速度を必要としな
い部分に高価で消費電力の大きいＥＣＬを使用すること
がないので、コスト及び消費電力を節約できる． ブリロード信号ＰＲＥＬＯＡＤは、マルチブレックサ１
０４〜１１０の状態を制御し、それらの出力をプリロー
ド値ＰＶ．１〜４又はフリップ・フロップ１２０〜１２
６の出力信号から選択する。

これらフリップ・フロップの出力信号は、夫々のカウン
タ／タイマ値ビット（ＣＴ．１〜４）の現在の状態であ
る。これらマルチブレツクサ１０４〜１１０の出力信号
は、ビット加算器１１２〜ｌ１８の入力端子ＩＮの入力
信号となる。これら加算器の他の入力端子は、次の下位
ビットからのキャリー信号ＣＹを受けるが、最下位ビッ
トでは、ＰＬＵＳＩである。第２最下位ビット加算器１
１６は、第３人力信号としてＰＬＵＳ２信号を受ける。

このプリスケーラの最上位ビットのキャリー出力信号Ｃ
Ｙは、第２Ｂ図へのキャリー信号ＣＡＲＲＹとなる。ビ
ット加算器１１２〜１１ｇの加算出力ＳＵＭは、フリッ
プ・フロップ１２０−１２６のＤ入力端子に供給される
．これらフリップ・フロップ１２０〜１２６は、クロッ
ク信号ＣＬＯＣＫによりクロックされ、最新の動作結果
を保持すると共に、これらの周囲の非同期回路は、次の
結果が何かの問題を解決する。

オア・ゲート１３６、１３８及び１４０は、信号）＝Ｔ
Ｃ、）＝Ｔ−１及び）＝Ｔ−２を夫々発生する．オア・
ゲート１３６は、ロールオーバ信号ＲＯＬＬＯＶＥＲが
発生するか、アンド・ゲ−トｌ２８の出力信号がアクテ
ィブのときに、オア・ゲート１３６はアクティブ出力信
号を発生する。

なお、アンド・ゲート２８がアクティブになるのは、４
個のフリップ・フロップ１２０〜１２６の出力信号ＣＴ
Ｉ〜ＣＴ４がセットされ、ＬＯＯＰ＊ＥＸＴ　　ＴＣが
論理真のときである。オア・ゲート１３８も同様に動作
し、ＲＯＬＬＯＶＥＲが論理真か、が信号ＣＴ２〜４の
総て及びＬＯＯＰ＊ＥＸＴ　　ＴＣが論理真であること
をアンド・ゲート１３０が示したときに、アクティブ出
力信号＞＝Ｔ−１を発生する。さらに、オア・ゲート１
４０も同様に動作するが、アンド・ゲート１３４により
最終計数マイナス１をモニタすると共に、アンド・ゲー
ト１３２により最終計数マイナス２をモニタする． 第２Ｂ及び第２Ｃ図において、ブリスケーラ（第２Ａ図
の１０４〜ｌ２６）の最上位ビットからのキャリー信号
ＣＡＲＲＹは、オア・ゲート６６を通過し、フリップ・
フロップ６８にクロックされる．フリツブ・フロツブ６
８がセットされると、その正方向遷移が、オア・ゲート
７２及びアンド・ゲート７４を介して、クロック入力信
号ＥＸＴ　ＣＬＯＣＫとして拡張カウンタ／タイマ６０
に供給され、計数（カウント）される。なお、フリップ
・フロップ７６の反転低出力信号によりアンド・ゲート
７４がイネーブルされていると仮定している。このフリ
ップ・フロツブ７６は、ストレッチ・ブリロード信号Ｓ
ＴＲＥＴＣＨＥＤ　　ＰＲＥＬＯＡＤが通常アクティブ
でないので、普通はリセットされている。

次に、第２Ｂ及び第２Ｃ図と共に第２Ａ図も参照する。

信号ＳＴＲＥＴＣＨＥＤ　　ＰＲＥＬＯＡＤが依然アク
ティブのとき、同じクロック・サイクルがブリロード命
令の間は、プリスケーラ１０４〜１２６がキャリー出力
信号ＣＡＲＲＹを発生する。これが生じるのは、プリス
ケーラ１０４〜１２６が１４又は１５の値にブリロード
され、制御ロジック回路１０（第１図）からの命令によ
り、ＰＬＵＳ２又はＰＬＵＳＩの計数が夫々生じて、同
じクロツク・サイクル期間中に総合計数をｌ６にすると
きである。フリツプ・フロツプ８０及びオア・ゲート７
８の動作により、特別なクロック・サイクル中、信号Ｐ
ＲＥＬＯＡＤを延ばして、信号ＳＴＲＥＴＣＨＥＤ　　
ＰＲＥＬＯＡＤとする。

第１及び第２図において、カウンタ／タイマ４０のＰＲ
ＥＬＯＡＤ入力端子の信号ＰＲＥＬＯＡＤの信号源がマ
ルチプレツクサ３２ならば、この信号には、クロック・
エッジの後、多くのゲート遅延がある。これは、制御ロ
ジック回路４０と、この経路内のアンド・ゲート２０，
　　マルチプレツクサ３２及びオア・ゲート４４の多く
のレベルがあるからである。次に、この変化は、オア・
ゲート７８を通過して、拡張カウンタ／タイマ６０の非
同期ブリロード入力端子ＡＳＹＮＣ　　ＰＲＥＬＯＡＤ
に達する。拡張カウンタ／タイマ６０の低速ＣＭＯＳ回
路は、このブリロード動作に余分な時間がかかるので、
フリップ・フロップ８０を用いて、信号ＰＲＥＬＯＡＤ
を延ばし、ｌクロツク・サイクルだけ長く継続するＳＴ
ＲＥＴＣＨＥＤＰＲＥＬＯＡＤになる。

しかし、高速プリスケーラ１０４〜１２６は、この期間
中、既に計数しているので、信号ＣＡＲＲＹが発生して
から生じる拡張カウンタ／タイマへのクロック信号を、
信号ＳＴＲＥＴＣＨＥＤＰＲＥＬＯＡＤの終わりまで遅
延させなければならない。これは、フリツブ・フロツブ
７６と、アンド・ゲート７４への低入力信号とにより達
成でキル。信号ＳＴＲＥＴＣＨＥＤ　　ＰＲＥＬＯＡＤ
が論理偽になった後の１クロツク・サイクルまで、フリ
ップ・フロップ７６の出力信号は低にならず、アンド・
ゲート７４をイネーブルする。アンド・ゲート７４がデ
ィスエーブルされている間、その低出力信号はアンド・
ゲート６４をイネーブルして、拡張カウンタ／タイマ６
０をクロックするのを禁止する。アンド・ゲート６４が
イネーブルされると、フリップ・フロップ６８の出力信
号がその入力端子に戻るので、信号ＣＡＲＲＹがなくな
っても、フリップ・フロップ６８は、フリップ・フロツ
ブ７６からの禁止信号が低になった後の第１クロックま
でセット状態を維持し、信号ＰＲＥＶＩＯＵＳ　　ＣＡ
ＲＲＹをアンド・ゲート７４に通過させる。この状態が
生じると、拡張カウンタ／タイマ６０は、そのクロック
遷移を受け、アンド・ゲート６４に戻る信号はディスエ
ープルになり、フリップ・フロップ６８の入力端子を変
化させる。よって、拡張カウンタ／タイマ６０は、信号
Ｅ　Ｘ　Ｔ　Ｅ　Ｎ　Ｄ　Ｅ　Ｄ　　Ｐ　Ｒ　Ｅ　Ｌ　
Ｏ　Ａ　Ｄ　ニよりブリロードを行う余分な時間が得ら
れる。また、信号ＣＡＲＲＹは、遅延するが、拡張カウ
ンタ／タイマが準備されたとき、このカウンタ／タイマ
をクロックするために、ＰＲＥＶＩＯＵＳ　　ＣＡＲＲ
Ｙとして用いられる。

第２Ｂ及び第２Ｃ図において、フリップ・フロップ８８
の入力側のオア・ゲート８６が最初のＣＡＲＲＹ信号を
検知するが、次のクロックによりこの信号を蓄積してセ
ット状態にする。次のＰＲＥＬＯＡＤ信号の後の最初の
クロック信号ＣＬ○ＣＫがアンド・ゲート８４をディス
エーブルして、フリップ・フロップ８８の入力端子から
高レベルをなくすまで、フリップ・フロップ８８の出力
端子からアンド・ゲート８４及びオア・ゲート８６を介
する帰還信号ＰＲＥＳＣＡＬＥＲ　　ＬＯＯＰＥＤは、
このフリップ・フロップ８８をセット状態に維持する。

しかし、ＰＲＥＬＯＡＤ信号と同じクロック・サイクル
期間中に、他のＣＡＲＲＹ信号が発生すると、これは、
オア・ゲート８６を介して、フリップ・フロップ８８の
入力端子を高に維持する。また、フリップ・フロツプは
、セット状態を維持する。

マイクロプロセッサ（図示せず）が制御するＬ００Ｐ　
　ＥＮＡＢＬＥ及びＥＸＴ　　ＴＣ　　ＥＮＡＢＬＥ信
号の状態により選択された３つの基本的な方法により、
カウンタ／タイマ４０（第１図）全体をセットアップす
る．１５以下の計数に対しテハ、信号ＬＯＯＰ　　ＥＮ
ＡＢＬＥ及びＥＸＴＴＣ　　ＥＮＡＢＬＥの両方は、低
である。１６〜３ｌの計数に対しては、信号ＬＯＯＰ　
　ＥＮＡＢＥＬを高ニシ、信号ＥＸＴ　　ＴＣ　　ＥＮ
ＡＢＬＥを低にする。３２以上の計数に対しては、信号
Ｌ○ＯＰ　　ＥＮＡＢＬＥ及び信号ＥＸＴ　　ＴＣ　　
ＥＮＡＢＬＥの両方を高にする。

第２図において、１５以下の計数、例えば３の計数にお
けるカウンタ／タイマ４０（第ｌ図）の動作を先ず説明
する。下位４ビットに対するプリロード値は１２（３の
補数）であり、ＰＶ４がｌ、ＰＶ３がｌ，ＰＶ２がＯ％
　ＰＶＩがＯになる。拡張カウンタ／タイマ６０葉の上
位４８ビットは、総て１にロードされる。信号Ｌ○○Ｐ
　　ＥＮＡＢＬＥ及びＥＸＴ　　ＴＣ　　ＥＮＡＢＬＥ
は、共に低である。しかし、信号ＬＯＯＰ　　ＥＮＡＢ
ＬＥ及びＥＸＴ　　ＴＣ　　ＥＮＡＢＬＥは、オア・ゲ
ート９０及び９４の入力端子にて夫々反転される。よっ
て、オア・ゲート９０及び９４の出力信号は共に高であ
り、アンド・ゲート９２は高であるので、信号ＬＯＯＰ
＊ＥＸＴ　　ＴＣも直ちに論理真である． 第２Ａ図において、ＬＯＯＰ＊ＥＸＴ　　ＴＣ信号が論
理真なので、ブリスケーラ１０４〜１２６がフルカウン
トに達すると直ちに、アンド・ゲート１２８が高を出力
して、＞＝ＴＣ信号を論理真にする。第１クロツク・サ
イクル期間中、ＰＬＵＳｌ信号が供給され、ＰＲＥＬＯ
ＡＤ信号がなくなったと仮定する。マルチブレックサ１
１０は、第１ビット・フリップ・フロップ１２６の出力
端子からの低（０）入力信号を出力して、この出力値を
Ｏにする。これは、ＰＬＵＳ　ｌ　−ＭＵＸ及びＰＲＥ
ＬＯＡＤ−ＭＵＸ内での変化を生じさせる同じクロック
が、プリロード値をこれらフリップ・フロツプにクロッ
クさせるからである。ビット加算器１１８は，一方の入
力端が０で、他方の入力端がｌなので、その和（ＳＵＭ
）出力信号は高になり、そのキャリー出力端子ＣＹは低
を維持する．次のクロックにおいて、このｌがフリップ
・フロップ１２６にクロックされ、ＰＬＵＳＩ及びＰＬ
ＵＳ２の如き外部入力信号が変化する。

この点において、フリップ・フロップ１２０、１２２及
び１２６をセット（ＣＴ，　　４、ＣＴ．３及びＣＴ１
が論理真）し、信号ＬＯＯＰ＊ＥＸＴＴＣが論理真なの
で、アンド・ゲート１３２への総べての入力論理真が高
であり、カウンタ／タイマ４０（第１図）が最終計数マ
イナス２以上であるという情報）＝Ｔ−２が、オア・ゲ
ートｌ４０を介して制御ロジック回路ｌＯに供給される
。

次の（この例では、第２）クロック・サイクル期間中、
ＰＬＵＳＩ信号がＯになり、ＰＬＵＳ２信号が１になる
。′ビット加算器１１６の入力信号は、ＰＬＵＳ２信号
が高で、第１ビットのキャリー出力端子からの入力信号
が低で、フリップ・フロップ１２４の出力端子からまる
１０８を介しての信号が低である。よって、ビット加算
器１１６は、その出力端子ＳＵＭに高を発生し、キャリ
ー出力端子ＣＹに低を発生する。次のクロック・エッジ
において、ビット加算器１１６のＳＵＭ出力端子の高が
フリップ・フロップ１２４をセットする。そして、他の
ビットが変化しないので、また、上述の如く、信号ＬＯ
ＯＰ　　ＥＮＡＢＬＥ及びＥＸＴ　　ＴＣ　　ＥＮＡＢ
ＬＥ（７）低Ｇ．−Ｊｌ．！ＪＬＯＯＰ＊ＥＸＴ　　Ｔ
Ｃが論理真なので、フリップ・フロップ１２０〜１２６
の総べての出力信号が高であり、）＝Ｔ−２、〉＝Ｔ−
１及び）＝ＴＣ信号を発生するようにゲートする。

高の信号Ｌ○ＯＰ＊ＥＸＴ　　ＴＣは、アンド・ゲート
１２８、１３０、１３２及び１３４をイネーブルしない
だけでなく、アンド・ゲート９６をイネーブルするので
、次のキャリー信号ＣＡＲＲＹがこのアンド・ゲート９
６をアクティブにする。

他の計数命令を受け、プリスケーラが一回りすると、信
号ＣＡＲＲＹが発生し、アンド・ゲート９６をアクティ
ブにする。アンド・ゲート９６の高出力信号がオア・ゲ
ート１００を通過し、フリップ・フロップ１０２のＤ入
力端子に高を供給する。

そして、次のクロック信号がフリップ・フロップ１０２
をセットして、信号ＲＯＬＬＯＶＥＲが高になる。この
信号ＲＯＬＬＯＶＥＲは、アンド・ゲート１２８、１３
０、１３２及び１３４をバイパスして、同じクロックで
フリップ・フロップ１２０〜１２６からフルカウントが
なくなるように、信号）＝Ｔ−　２、）＝Ｔ−１及び＞
＝ＴＣを高に維持する。

ブリロード信号が論理真となり、その反転論理真がアン
ド・ゲート９８をデイスエーブルし、フリツプ・フロツ
ブ１０２がリセットするまで（他のＣＡＲＲＹ信号が同
時に生じないと仮定する）、信号ＲＯＬＬＯＶＥＲは、
アンド・ゲート９８及びオア・ゲート１００を介してそ
の状態を維持する。信号ＰＲＥＬ○’Ａ　Ｄが生じると
、アンド・ゲート８４をデイスエーブルするので、ＰＲ
ＥＳＣＡＬＥＲ　　Ｌ○○ＰＥＤ用フリツプ・フロツプ
８８をリセットする（他のＣＡＲＲＹ信号が同時に生じ
ないと仮定する）。

次に、計数が１６〜３ｌの範囲内、例えばｌ９の場合に
ついて説明する。前の例と同じブリロード値により最初
の４ビットをロードし、その最小ビットＰＶ．５を除い
た総てにより拡張カウンタ／タイマ６０にロードする。

１６〜３ｌの範囲のこの形式の計数では、信号Ｌ○○Ｐ
　　ＥＮＡＢＬＥは低ではなく高になる。信号Ｌ○○Ｐ
　　ＥＮＡＢＬＥの高がオア・ゲート９０の入力端子で
反転されるので、このとき、アンド・ゲート８４の出力
信号が高になるまで、アンド・ゲート９２はアクセスさ
れない。信号ＰＲＥＳＣＡＬＥＲ　　Ｌ○○ＰＥＤが高
になるまで、アンド・ゲート８４の出力信号は高になら
ない。プリスケーラ１０４〜１２６から信号ＣＡＲＲＹ
を受けた後、信号ＰＲＥＳＣＡＬＥＲ　　Ｌ○○ＰＥＤ
が高になる。よって、信号ＣＡＲＲＹが論理真になった
後の第１クロックで、高信号がフリツブ・フロツプ８８
、アンド・ゲート８４、オア・ゲート９０及びアンド・
ゲート９２を通過して、信号ＬＯＯＰ＊ＥＸＴＴＣを論
理真にすることが理解できよう。しかし、その前に、ブ
リスケーラがそのフルカウントを読み取っている第１時
間の間、）＝ＴＣ、〉＝Ｔ−１及び）＝Ｔ−２信号を発
生するアンド・ゲート１２８、１３０、１３２及び１３
４の総ては、信号Ｌ○○Ｐ＊ＥＸＴ　　ＴＣが高でない
ので、ディスエーブルされる。よって、前と同様に、最
初の３つの計数により、プリスケーラ１０４〜１２６が
フルカウントになる。

最初のフルカウントの結果による信号ＣＡＲＲＹは、拡
張カウンタ／タイマ６０の最下位ビットをセットするの
で、それはフルカウントであり、信号ＥＸＴＥＮＳＩ○
Ｎ　　ＣＯＵＮＴＥＲ　　ＴＣは直ちに論理真になる。

しかし、ＣＭＯＳ回路は、適切な動作を保証するには低
速であるので、低の信号ＥＸＴ　　ＴＣ　　ＥＮＡＢＬ
Ｅにより、ＥＸＴＥＮＳＩ○Ｎ　　ＣＯＵＮＴＥＲ　　
ＴＣ信号を不要にする。信号ＥＸＴ　　ＴＣ　　ＥＮＡ
ＢＬＥ（７）反転が、オア・ゲート９４をアクティブに
するので、アンド・ゲート９２の一方の入力端子をプリ
イネーブルする。これは、ブリスケーラ１０４〜１２６
へのプリロード値がｒｌ　１　１　１Ｊで、一連のＰＬ
ＵＳ２−ＭＵＸが続く同じ時点ニＰ　Ｒ　Ｅ　Ｌ　Ｏ　
ＡＤ−ＭＵＸ及びＰＬＵＳ２−ＭＵＸが生じ６８合に、
特に必要である。信号ＳＴＲＥＴＣＨＥＤＰＲＥＬＯＡ
Ｄが高となり、遅延したＥＸＴ　　ＣＬＯＣＫを受ける
時までに、拡張カウンタ／タイマ６０は、非常にわずか
な時間で信号ＥＸＴＥＮＳＩＯＮ　　ＣＯＵＮＴＥＲ　
　ＴＣを発生する。

次の１６の計数により、プリスケーラ１０４〜１２６は
再びフルカウントまで計数して戻り、１９の計数になる
。ブリスケーラの第２の計数期間中、信号ＰＲＥＳＣＡ
ＬＥＲ　　ＬＯＯＰＥＤは高であり、Ｌ○○Ｐ＊ＥＸＴ
　　ＴＣを高にするので、最終計数に達すると、２回目
は、アンド・ゲート１２８、１３０．１３２及び１３４
がイネーブルされ、出力＞＝Ｔ−２、）＝Ｔ−１及び＞
＝ＴＣを示す最終計数値を発生する。

信号Ｌ００Ｐ＊ＥＸＴ　　ＴＣの高は、アンド・ゲート
１２８、１３０，１３２及び１３４をイネーブルするだ
けでなく、アンド・ゲート９６の一方の入力端子もイネ
ーブルするので、次のＣＡＲＲＹ信号がこのアンド・ゲ
ート９６をアクティブにする．プリスケーラが一回りす
ると、２回目の信号ＣＡＲＲＹが発生し、アンド・ゲー
ト９６がアクティブになる．アンド・ゲート９６の高出
力信号はオア・ゲート１０を通過し、フリップ・フロッ
プ１０２のＤ入力端子を高にする。そして、次のクロツ
ク信号がフリップ・フロップ１０２をセットし、信号Ｒ
ＯＬＬＯＶＥＲが高になる．信号ＲＯＬＬＯＶＥＲは、
アンド・ゲート１２８、１３０，１３２及び１３４をバ
イパスし、信号〉一Ｔ−２、）＝Ｔ−１及び＞＝ＴＣを
高に維持して、同じクロックで、フリップ・フロツプ１
２０〜１２６をフルカウントでなくする．ＰＲＥＬ○Ａ
Ｄ信号が論理真になり、その反転がアンド・ゲート９８
をディス゛エーブルして、フリップ・フロップ１０２が
リセットするまで、信号ＲＯＬＬＯＶＥＲは、アンド・
ゲート９８及びオア・ゲート１００を介して、それ自体
を維持する。信号ＰＲＥＬＯＡＤの発生によりアンド・
ゲート８４をディスエーブルするので、ＰＲＥＳＣＡＬ
ＥＲ　　Ｌ００ＰＥＤフリップ・フロップ８８をリセッ
トする． 信号ＴＲＩＧＧＥＲ及びＦＲＥＥＺＥの発生後、カウン
タ／タイマ４０は計数を持続できるので、別のＰＬＵＳ
Ｉ及びＰＬＵＳ２信号が生じる場合、信号ＴＣが論理真
になり、信号ＲＯＬＬＯＶＥＲにより高が維持された後
、プリスケーラ１０４〜１２６及び拡張カウンタ／タイ
マ６０の両方は、計数を持続する。

値が３１より大きい第３の場合の例を検討するために、
所望計数を３５と仮定する。前の２つの例と同様に、最
初の４ビットを同じ値（１２）にロードするが、今度は
、拡張カウンタ／タイマ６０は第６ビットＰＶ．６（こ
のカウンタでは、第２下位ビット）にてＯにプリロード
され、他の総べてのビットはｌにブリロードされる。３
ｌよりも大きな計数に対して、カウンタ／タイマ４０を
準備するには、信号ＬＯＯＰ　　ＥＮＡＢＬＥ及びＥＸ
Ｔ　　ＴＣ　　ＥＮＡＢＬＥを共に高にする。

信号ＬＯＯＰ　　ＥＮＡＢＬＥ及びＥＸＴ　　ＴＣＥＮ
ＡＢＬＥの高レベルをオア・ゲート９０及び９４の入力
端子にて共に反転するので、これらオア・ゲートは、そ
れらの他の入力端子が論理真になるまで、高出力信号を
発生する．よって、信号ＰＲＥＳＣＡＬＥＲ　　ＬＯＯ
ＰＥＤ及びえＸＴＥＮＳＩＯＮ　　ＣＯＵＮＴＥＲ　　
ＴＯが論理真になるまで、アンド・ゲート９２はアクテ
ィブにならない．前の例において、プリスケーラ１０４
〜１２６からの第ＩＣＡＲＲＹ信号は、ＰＲＥＳＣＡＬ
ＥＲ　　ＬＯＯＰＥＤ信号を発生するように動作すると
した。この同じＣＡＲＲＹ信号は、オア・ゲート６６、
フリップ・フロップ６８、オア・ゲート７２及びアンド
・ゲート７４を介して進み、第１クロック信号を拡張カ
ウンタ／タイマ６０に供給する。この第１夕ロック信号
は、このカウンタの最下位ビットをｒｌ　Ｏ　ＩＪから
ｒｌｌＯＪに変化させ、次に、アンド・ゲート６２の最
終計数信号ＥＸＴＥＮＳＩＯＮ　　ＣＯＵＮＴＥ　　Ｔ
Ｃを発生するのから１クロック取り去る． ２回目は、ブリスケーラ１０４〜１２６が一回りし、信
号ＣＡＲＲＹが生じ、その結果の拡張カウンタ／タイマ
６０のクロックが、その内容を総て１とし、アンド・ゲ
ート６２がアクティブになり、信４｝ＥＸＴＥＮＳＩＯ
Ｎ　　ＣＯＵＮＴＥＲＴＣが高になる．オア・ゲート９
０は既に高出力信号を発生しているので、これがオア・
ゲート９４を通過ｔ，　ｔ＝　後、信号ＥＸＴＥＮＳＩ
ＯＮ　　ＣｏＵＮＴＥＲ　　ＴＣの高がアンド・ゲート
９２をアクティブニシ、信号ＬＯＯＰ＊ＥＸＴ　　ＴＣ
を高にする。上述の如く、ＬＯＯＰ＊ＥＸＴ　　ＴＣの
高は、アンド・ゲート１２８、１３０、１３２及び１３
４をイネーブルするだけでなく、アンド・ゲート９６の
一方の側もイネーブルするので、次の信号ＣＡＲＲＹが
このアンド・ゲート９６をアクティブにする。

ブリスケーラ１０４〜１２６がその計数の第３回目に入
ろうとするので、信号）＝Ｔ−２、〉＝Ｔ−１及び＞一
ＴＣが総て発生する。プリスケーラが一回りするので、
第３回目のＣＡＲＲＹ信号が発生し、アンド・ゲート９
６がアクティブになる。アンド・ゲート９６の高出力信
号はオア・ゲート１００を通過して、フリップ・フロッ
プｌＯ２のＤ入力端子を高にする．そして、次のクロッ
ク信号がフリップ・フロツプ１０２をセットし、信号Ｒ
ＯＬＬＯＶＥＲが高になる。信号ＲＯＬＬＯＶＥＲは、
アンド・ゲート１２８，１３０，１３２及び１３４をバ
イパスし、同じクロツクでフリップ・フロツブ１２０〜
１２６からフルカウントをなくすように、）＝Ｔ−２、
＞＝Ｔ−１及び）＝ＴＣ信号を高に維持する。

ＰＲＥＬＯＡＤ信号が論理真になり、その反転信号がア
ンド・ゲート９８をデイスエーブルし、フレーム１０２
がリセットするまで、信号ＲＯＬＬＯＶＥＲは、アンド
・ゲート９８及びオア・ゲート１００を介じてその状態
を保持する。信号ＰＲＥＬＯＡＤが発生すると、アンド
・ゲート８４をデイスエーブルするので、ＰＲＥＳＣＡ
ＬＥＲＬ○ＯＰＥＤフリツブ・フロツブ８８をリセット
する。

第３図は、　「以上の期間（　ＤＵＲＡＴ　ＩＯＮ）・
）」測定を行うために、制御ロジック回路１０、補助制
御ロジック回路１６〜３８及びカウンタ／タイマ４０が
どのように動作するかを示すタイミング図である．１番
上の波形はクロック・サイクルを示し、番号を付けた高
方向の半サイクルが基準である。

このタイミング図の番目の波形は、　「実際の事象Ａ　
（ＡＣＴＵＡＬ　　ＥＶＥＮＴ　　Ａ）Ｊデータ取り込
みプローブでサンプルされたデータである。

このデータは、システムＣＬＯＣＫと非同期で変化する
ので、サイクル内の点として第１サイクルに対してで示
すように、システム・クロック・エッジの時点で、その
状態について判る。

ほとんどのロジック・アナライザに対して、２００ＭＨ
ｚのシステム・クロックの立ち上がりエッジを用いて、
同期システムを構成する。しかし、データ取り込みフリ
ップフロツブの第２組は、は、クロックの立ち下がりエ
ッジを用いてデータを取り込むので、データ・サンプリ
ング・レートは、２倍となり、実効レートは、４００Ｍ
Ｈｚとなる。

システム・夕ロックの立ち上がりエッジを用いてクロッ
クしたデータを「ミドル」データと呼ぶ。

立ち下がりエッジを用いてクロツクしたデータは、「ヤ
ング」データと呼ぶ。これら「ヤング」及び「ミドル」
データの両方を次の立ち上がりクロツク・エッジでシス
テムに一緒にクロックする。第３図の左上の矢印は、実
際の事象ＡからＥ．　　Ｒ．Ａ−Ｍ　Ｉ　Ｄ及びＥ，Ｒ
．Ａ−ＭＩＤを如何に得るかを示すと共に、前のクロッ
ク・サイクル期間中のその状態を表す，　　Ｅ，　　Ｒ
，　　Ａ−○ＬＤはｌクロック・サイクル後のＥ．Ｒ，
Ａ−ＹＮＧの値に追従するので、現在のミドル値に対し
半サイクル前の値を表す。

第３図にｒＥＵＡＴＩＯＮ　　ＶＡＬＵＥＪで表す行は
、事象りコグナイザＡ用のラインＥ．　　Ｒ．Ａ−ＹＮ
Ｇ，Ｅ．’Ｒ．Ａ−ＭＩＤ及びＥ．　　Ｒ．　　Ａ一〇
ＬＤの状態の概要を含んでいる。すなわち、ｒＡＯＯＩ
Ｊの値は、事象りコグナイザＡのデータに対して、ＯＬ
Ｄが低で、ＭＩＤ及びＹＮＧが高であることを意味する
。　ｒＡＯＯＩＪの例は、クロック・サイクル４で見ら
れる。

第３及び第１図を参照する。タイミング図のＳＴＡＴＥ
−ＭＵＸは，マルチブレックサ３０の出力信号を示す。

このマルチブレックサ３ｏは、他のマルチプレックサ３
２、３４、３６及び３８も制御する信号ＲＵＮの制御下
にある。この信号ＲＵＮは、信号ＳＴＡＴＥ−ＭＵＸが
、アンド・ゲート１６で制限された信号ＳＴＡＴＥ−　
Ｉ　ＤＬＥか、アンド・ゲートｌ８で制限された信号Ｓ
ＴＡＴＥ−ＲＵＮかを制御する。信号ＦＲＥＥＺＥ又は
Ｒ　Ｅ　Ｓ　Ｅ　Ｔ　−　Ｆ　Ｆが高ならば、アンド・
ゲート１６がディスエーブルされる。また、信号ＲＥＳ
ＥＴ−ＦＦが高ならば、アンド・ゲート１８がデイスエ
ーブルされる。

タイミング図のＰＲＥＬＯＡＤ−ＭＵ又は、マルチブレ
ックサ３２の出力信号を示し、このマルチプレックサは
、同様に、信号ＲＵＮの制御により、アンド・ゲート２
０によりゲートされた信号ＰＲＥＬＯＡＤ−　ＩＤＬＥ
及び信号ＰＲＥＬＯＡＤ−ＲＵＮの一方を選択する。信
号ＰＲＥＬＯＡＤ−ＭＵＸの状態は、オア・ゲート４４
を介する信号ＲＥＳＥＴ−ＦＦの状態により、無効にさ
れる点に留意されたい． マルチブレックサ３４、３６及び３８も同様に動作して
、ＰＬＵＳＩ％　ＰＬＵＳ２及びＡＣＴ　Ｉ○ＮのＩＤ
ＬＥ形式及びＲＵＮ形式のいずれかを選択して、タイミ
ング図に示す次の３つの信号ＰＬＵＳＩ−ＭＵＸ，ＰＬ
ＵＳ２−ＭＵＸ及びＡＣＴ　ＩＯＮ−ＭＵＸを発生する
。マルチブレックサ３８への入力信号は、他の２つと同
様に、信号ＦＲＥＥＺＥ及びＲＥＳＥＴ−ＦＦの状態に
は制限されない。これは、信号ＦＲＥＥＺＥの信号ＡＣ
ＴＩＯＮへの影響が、制御ロジック回路の論理式に明瞭
に示されているためであり、これらの実現において非常
に融通性がきく。信号ＲＥＳＥＴ−ＦＦが含まれていな
いが、それは、その影響がトリガ・マシーン５０の機能
の一部であるからである。

このタイミング図の信号ＳＴＡＴＥ−ＭＵＸから＞＝Ｔ
−２までの多くは、立ち上がり及び立ち下がり時間が遅
い。この表示は、これら信号が非同期に動作するロジッ
ク・ゲートのいくつかのレベルの積であることを示すと
共に、これら入力信号を変化させるクロック信号に関連
したかなりの時間が経過した後、これらラインにて、安
定し意味のある出力信号が利用可能なことを示す。

信号）＝ＴＣ、）＝Ｔ−１及び）＝Ｔ−２は、カウンタ
／タイマ４０から制御ロジック回路ｌＯに帰還して、そ
のカウンタ／タイマにそれ自体の状態が最終計数に達し
たことを知らせる。上述の如く、カウンタ／タイマ４０
は、総てが１の最終計数値までカウントアップを行う加
算器として実現されている。

第３図の最後の２つの信号ＲＥＳＥＴ−ＦＦ及びＦＲＥ
ＥＺＥは、フリップ・フロップ５２及び５４にＣＬＯＣ
Ｋ信号により夫々クロックされて同期した非同期信号Ｒ
ＥＳＥＴ及びＴＲ　Ｉ　ＧＧＥＲである。信号ＦＲＥＥ
ＺＥをアンド・ゲートｌ６、２０、２２及び２６にて用
い、Ｉ　ＤＬＥ信号がマルチプレックサ３０、３２、３
４及び３６に入力するのを阻止する．例を用いて更に明
瞭にするが、ＦＲＥＥＺＥ命令では、トリガが生じれば
、カウンタ／タイマ４０及び制御ロジック回路１０を、
現在の測定は完了させるが、これ以上の測定を開始しな
い状態にする． 制御ロジック回路１０の動作と、カウンタ／タイマ４０
，トリガ・マシーン５０及び付加的な制御ロジック１６
〜３８の相互作用とを示すために、「以上の期間（ＤＵ
ＲＡＴＩＯＮ＞＝）　Ｊ測定を例として取り上げ、これ
を第３図に示す。第５［ｉ！ｌの表から判る如く、　ｒ
　ＤＵＲＡＴＩＯＮ）・」測定形式を選択するために、
測定選択信号を総てＯにする。例えば、ユーザは、事象
リコグナイザＡが７．５ナノ秒以上論理真ならば、トリ
ガを発生するように指示すると仮定する。カウンタ／タ
イマ４ｏの所望計数値が「３」ならば、信号ＰＲＥＬＯ
ＡＤ−　ＶＡＬＵＥは、最初のカウンタ／タイマ動作例
の如く、　「１２」の１の補数である。

取り込みが開始する前に、信号ＲＥＳＥＴが出力され、
そして停止する．これら変化は、フリップ・フロップ５
２によりクロツクされるので、信号ＲＥＳＥＴ−ＦＦは
、他のロジック回路１６〜３８及びカウンタ／タイマ４
０を初期化する。信号ＲＥＳＥＴ−ＦＦにより、信号Ｐ
ＲＥＬＯＡＤが、オア・ゲート４４を介してカウンタ／
タイマ４０に入力する。

第３図において、クロック・サイクル１の立ち上がりエ
ッジにおいて、信号ＲＥＳＥＴ−ＦＦが低になり、測定
の開始を指示する。カウンタ値は、ＴＣ−３、即ち、最
終計数値マイナス３である。

カウンタ／タイマ４０からの＞＝ＴＣ、〉＝Ｔ一１及び
）＝Ｔ−２信号のように、マルチプレツクサ３０〜３６
の出力信号ＸＸＸＸ−ＭＵＸ（７）総てが低である。こ
のサイクル中、信号ＡＣＴＵＡＬＥＶＥＮＴ　　Ａは、
高であるので、信号Ｅ．　　Ｒ，Ａ一〇ＬＤの如く、信
号Ｅ．Ｒ．Ａ−ＹＮＧ及びＥ．Ｒ．Ａ−ＭＩＤは共に高
である。よって、ＥＱＵＡＴＩ○Ｎ　　ＶＡＬＵＥは、
　ｒＡ１１１Ｊ　　である。第５図の表によれば、これ
はｒ　ＤＵＲＡＴＩＯＮ＞・」測定形式なので、アイド
ル期間中のｒＡｌ１１ＪのＥＱＵＡＴＩＯＮ　　−ｖ’
ＡＬＵＥ（７）意味に対シテは、第６Ａ〜第６Ｄ図の表
の行Ｏを参照し、ラン期間中は、これら表の行８を参照
する。現在の状態が「アイドル（ＩＤＬＥ）Ｊかｒラン
（ＲＵＮ）Ｊかは、信号ＲＵＮの状態で決まり、これか
らの状態は、マルチプレックサ３ｏの出力信号ＳＴＡＴ
Ｅ−ＭＩＪＸで決まる。この例の開始の前のサイクル期
間中、信号ＲＥＳＥＴ−ＦＦは信号ＳＴＡＴＥ−ＭＵＸ
を低にするので、クロック・サイクルｌの期間中、信号
ＲＵＮは低であり、システムは、アイドル状熊にある。

次に第５Ａ図の表を参照する。行Ｏにおいて、アイドル
状態において、　ｒＡ１１１Ｊ　は、ＳＴＡＴＥ−ＩＤ
ＬＥラインをアクティブにする条件の１つではないので
、第３図に示す如く、第１クロック・サイクルでは、低
に留まる。第６Ｂ図の表の行Ｏでは、アイドル状態にお
いて、　ｒＡ１１１Ｊは、ＰＲＥＬＯＡＤ−　Ｉ　ＤＬ
Ｅラインをアクティブにする条件の１つではない。そし
て、第２Ｃ、第２Ｄ及び第２Ｅ図では、アイドル状態に
おいて、ｒＡｌ１１Ｊは、他の論理式に「ＩＪを発生さ
せる条件の１つではない。これは、　ｒ　ＤＵＲＡＴＩ
ＯＮ＞＝Ｊ測定が、測定を開始させるのに、立ち上がり
エッジによらなければならないからである。

クロックの第２サイクル期間中の動作を次に考察する。

このサイクルで、ＡＣＴＵＡＬ　　ＥＶＥＮＴ　　Ａは
、低から開始し、そして高になる。よって、このサイク
ル（２）期間中、Ｅ．Ｒ，　　Ａ−ＹＮＧは、ＡＣＴＵ
ＡＬ　　ＥＶＥＮＴ　　Ａの第１サイクル期間中の後半
を表す高であり、Ｅ．Ｒ．Ａ−ＭＩＤは、　ＡＣＴＵＡ
Ｌ　　　ＥＶＥＮＴ　　Ａのそのサイクルの前半の状態
を表す低である。そして、　Ｅ．　　Ｒ．　　Ａ一〇Ｌ
Ｄは、　Ｅ，　　Ｒ．　　Ａ−ＹＮＧの前のサイクル期
間中と同じであるので、それは依然高である。よって、
ＥＱＵＡＴ　Ｉ○Ｎ　　ＶＡＬＵＥはｒＡ’ｌｏｌＪで
あり、一方が事象リコグナイザＡの論理偽への遷移であ
り、他方がこの論理偽からの遷移である２つの遷移を表
す。

第６Ａ図の表の行Ｏを参照すると、現在のＥＱＵＡＴＩ
ＯＮ　　ＶＡＬＵＥは、この式の論理和条件の一方、即
ち、　ｒＡｘｏｌＪ　　（Ｘは、　ドント・ケア）を満
足する。よって、第３図に示す如く、このサイクル期間
中、ＳＴＡＴＥ−　Ｉ　ＤＬＥ信号は高になる。次のＣ
ＬＯＣＫにおいて、信号ＳＴＡＴＥ−　Ｉ　ＤＬＥはア
クティブになり、マルチブレックサ３０〜３８をラン状
態にする。

第６Ｂ及び第６Ｃ図の表において、このＥＱＵＡＴＩ○
Ｎ　　ＶＡＬＵＥ　ｒＡ１　０　１Ｊ　は、これら論理
式の両方を満足するので、このサイクル期間中、信号Ｐ
ＲＥＬＯＡＤ−　ＩＤＬＥ及びＰＬＵＳ１　−　Ｉ　Ｄ
ＬＥの両方が高になる。制御ロジック回路は、信号ＰＲ
ＥＬＯＡＤ−　Ｉ　ＤＬＥをアクティブにして、現在の
ＰＲＥＬＯＡＤ　　ＶＡＬＵＥが新たな測定の開始にて
ロードされるのを確実にする。そして、Ｅ．Ｒ．Ａ−Ｘ
ＸＸＸ信号の動きから推測して、信号ＡＣＴＵＡＬ　　
ＥＶＥＮＴ　　Ａの新たな高レベルは、この点まででは
２．５ナノ秒持続するので、制御ロジック回路は、信号
ＰＬＵＳ　ｌ　−　Ｉ　ＤＬＥをアクティブにする。　
（カウンタ／タイマ４０は、２．５ナノ秒毎に計数する
事に留意されたい．）このＰＬＵＳＩ信号の結果、次の
サイクル期間中、計数値は、ＴＣ−２である。

次の動作サイクルでは、信号ＡＣＴＵＡＬ　　ＥＶＥＮ
Ｔ　　Ａは、再び低に戻り、ＣＬＯＣＫ２の両方のクロ
ック・エッジ期間中そこに留まる。これが、サイクル３
の期間中、信号Ｅ．Ｒ，　　Ａ−ＹＮＧ及びＥ，Ｒ．Ａ
−ＭＩＤに反映し、これら２つの信号は低になる。信号
Ｅ．Ｒ，　　Ａ−○ＬＤは、前のサイクル期間中のＥ，
Ｒ，Ａ−ＹＮＧの状態に追従するので、高を維持する。

よって、このサイクルのＥＱＵＡＴＩ○Ｎ　　Ｖ　Ａ　
Ｌ　Ｕ　Ｅ　ハ、　ｒＡ１００」である。

前のサイクル期間中（ＣＬＯＣＫ２）、信号ＳＴＡＴＥ
−ＭＵＸは高に変化したので、表の行０の代わりに行８
に注目する。第６Ａ図行８において、現在の値ｒＡｌｏ
ＯＪに一致す６　ｒＡＸＸＯＪを論理和式で示している
。しかし、この全体の式は、括弧の前の『ｎ」により反
転されていることに留意されたい。よって、括弧の中の
式は、信号ＳＴＡＴＥ−ＲＵＮの低出力を導く状態であ
り、この状態が生じる。

第６Ｂ図行８において、この信号を高に維持するある状
態が現在の値に一致しないことが判る．同様に、第６０
及び第６Ｄ図の表でも、行８の状態は満足されない．第
６Ｅ図において、行１６は、動作論理式であり、これも
満足されない。よっーで、このサイクル期間中、５つの
ＸＸＸＸ−ＭＵＸ信号の総ては、低に戻る。カウンタ／
タイマ４０からの帰還信号）＝Ｔ−２は、このサイクル
期間中、高になり、前のサイクル期間中のＰＬＵＳＩ−
ＭＵＸ入力信号を反映する。

次のクロック・サイクルであるクロック４におイテ、　
ＥＱＵＡＴＩＯＮ　　ＶＡＬＵＥは、　　ｒＡｏ１１Ｊ
であり、信号Ｅ．　　Ｒ．Ａ−○ＬＤ，　　Ｅ．　　Ｒ
．Ａ−Ｍ　Ｉ　Ｄ及びＥ．Ｒ．Ａ−ＹＮＧの状態に反映
される。クロッグ信号の立ち上がりエッジが信号Ｓ　Ｔ
　Ａ　Ｔ　Ｅ　−　Ｍ　Ｕ　Ｘの低をフリップ・フロッ
プ４２にクロックして、信号ＲＵＮを低にするので、ア
イドル状態（非ＲＵＮ）に戻る。よって、ｘＸＸＸ−Ｉ
ＤＬＥ信号は、５−）（７）ＸＸＸＸ−ＷＶＵＸ信号の
総てを１にする６　第６Ａ図の行Ｏの値「ＡＯ１ｌ」を
チェックすると、第１項に一致するので、信号ＳＴＡＴ
Ｅ−ＭＵＸはこのサイクル期間中、高になる。第６Ｂ図
の行Ｏにおいて、これら高の１つに一致するので、信号
ＰＲＥＬＯＡＤ−ＭＵＸはこの期間中、高になる。信号
ＰＲＥＬＯＡＤ−ＭＵＸは、オア・ゲート４４を介して
、この同じサイクル期間中に、カウンタ／タイマ４０の
ＰＲＥＬＯＡＤ入力端子に供給されるので、このサイク
ルの終了前のある時に、カウンタ値（ＣＯＵＮＴＥＲ　
　ＶＡＬＵＥ：計数値）がＴＣ−３に戻る。

サイクル４において、この新たな測定が開始するまで、
サイクル２で行われた測定値が保持される．測定値を可
能なときはいつでも保持しておくことは、このシステム
にとって望ましい機能である。

ＥＱＵＡＴＩＯＮ　　ＶＡＬＵＥｒＡＯｌ１」　は、こ
のサイクル期間中に、ＰＬＵＳ２−ＭＵＸラインを高に
変化させる（第６Ｄ図の行Ｏ）。このサイクル（サイク
ル４）の両方の半分の期間中、ＡＣＴＵＡＬ　　ＥＶＥ
ＮＴ　　Ａは高であるので、カウンタは、２．５ナノ秒
間隔で２回増分する．他の２つの第６Ｃ及び第６Ｅ図の
表の行Ｏの式は、このＥＱＵＡＴＩＯＮ　　ＶＡＬＵＥ
により満足されナイノテ、信号ＰＬＵＳＵ１　−ＭＵＸ
及びＡは、このサイクルの終わりまで低を維持する．次
のサイクル（サイクル５）期間中、カウンタ／タイマ４
０の出力信号は、ＰＬＵＳＵ２人力信号に作用して、Ｔ
Ｃ−１のカウンタ値を保持するのを終えクロツタ・サイ
クル５の期間、ＥＱＵＡＴＩ○Ｎ　　ＶＡＬＵＥ　ｒ　
ｒＡ１　１　１Ｊであり、クロック４の期間中を通して
高に維持されたＡＣＴＵＡＬＥＶＥＮＴ　　Ａを反映す
る。前のサイクルの終わりまでに信号ＳＴＡＴＥ−ＭＵ
Ｘは高であったので、信号ＲＵＮは高となり、これら表
のラン部分が制御ロジックか１０の状態を含んでいるこ
とが判る。第６Ａ図の行８において、括弧内の論理和項
のいずれも満足されないので、この括弧内の総べての項
の値は０である。これは、括弧の前のｒｎＪにより反転
されて、信号ＳＴＡＴＥ−ＲＵＮを１にする．よって、
信号ＳＴＡＴＥ−ＭＵＸは、このサイクル期間中、高を
維持し、信号ＲＵＮは、次のサイクル（サイクル６）期
閏中、高になる。

まだ、サイクル５において、第６Ｂ図の行８を参照する
と、どの項も満足されないので、信号ＰＲＥＬＯＡＤ−
ＭＵＸは、このサイクル期間中に低になる。第６Ｃ図の
行９において、どの項も満足されないので、信号ＰＬＵ
ＳＩ−ＭＵＸはこのサイクル期間中、低を維持する。そ
して、第６Ｄ図の表の行８において、項ｒＡＸ１１Ｊの
みが満足されるので、信号ＰＬＵＳ２−ＭＵＸは、この
サイクルを通じて高を維持して、サイクル６の期間中に
、カウンタ値がＴＣ＋１になる。

第６Ｅ図の表の行１６において、第２及び第３高（７）
ｒＴ−　１　＊ＡＸＩ　ＸＪ及びｒＴ−２木ＡＸＩＮ　
ＩＭ足ｔ６（Ｍ−、信号ＡＣＴ　Ｉ　ＯＮ−ＭＵＸはこ
のサイクル期間中に高になる。カウンタ／タイマ４０が
このサイクル期間中に高になってから、信号）＝Ｔ−１
及び）＝Ｔ−２の結果、項Ｔ−１及びＴ−２は高である
。カウンタ／タイマ４０のこれら出力信号は、アクティ
ブ・クロック・エッジが安定した後、いくらかの時間が
必要である．そして、他の短期間後、制御ロジック回路
ｌＯの出力信号も、このサイクル内に安定する。このサ
イクル内で、信号ＡＣＴＩ　ＯＮ−ＭＵＸ内の変化は、
トリガ・マシーン５０を進むので、この同じサイクル（
サイクル５）内で信号ＴＲ　Ｉ　ＧＧＥＲも変化する。

この変化が、クロツク・サイクル６の立ち上がりエッジ
でフリツブ・フロツブ５４にクロックされて、信号ＦＲ
ＥＥＺＥを高にする。

このサイクル期間中、カウンタ値は、信号ＴＣ，＋ｌ及
び）＝ＴＣを高にする。そして、信号ＲＥが生じるまで
、信号Ｒ’ＯＬＬＯＶＥＲは、信号〉＝ＴＣ、）＝Ｔ−
１及び）＝Ｔ−２を高にする。

サイクル６の開始において、信号ＲＵＮは依然高なので
、関連した論理式が各表の右半分にある。

ＥＱＵＡＴＩＯＮ　　ＶＡＬＵＥｒＡｔ　　ｌ　ｌ」　
は、第６Ａ図の行８の括弧内のいずれの項も満足しない
ので、このＯの反転が、ＳＴＡＴＥ−ＲＬＩＮに高出力
信号を発生する。この高のＳＴＡＴＥ−ＲＵＮにより、
信号ＳＴＡＴＥ−ＭＵＸは、コノサイクル中高に維持さ
れ、次のサイクル（７）にて、再びＲＵＮを論理真の状
態にする。

論理真のＦＲＥＥＺＥ信号の存在により、第６Ｂ図の行
８の論理式をディスエーブルするので、トリガ・マシー
ンの他の変化によりＦＲＥＥＺＥ信号がリセットされる
まで、これ以上のＰＲＥＬ○ＡＤ信号が発生できない。

高のＦＲＥＥＺＥ信号は、アンド・ゲートｌ６、２０、
２２及び２６をデイスエーブルするので、ＦＲＥＥＺＥ
信号がリセットされるまで、ＸＸＸＸ−　Ｉ　ＤＬＥ信
号の総べての状態が不適切になる。

（サイクル６期間中の）ＥＱＵＡＴ　Ｉ　ＯＮ　　ＶＡ
ＬＵＥ　ｒＡ１　１　Ｎ　は、第６Ｃ図の表の行８のい
ずれの項も満足しないが、第６Ｄ図の行８の項のみ満足
して、ＰＬＵＳ２−ＲＵＮ及びＰＬＵＳ２−ＭＵＸに高
信号の他のサイクルを発生し、カウンタ／タイマ４０を
再び２回増分させる。直前のサイクルの半分の両方の期
間中、ＡＣＴＵＡＬＥ　Ｖ　Ｅ　Ｎ　Ｔ　　Ａが高であ
るので、これは所望の結果となる。信号ＰＬＵＳ２−Ｍ
ＵＸが高の第３サイクルの結果、次のサイクル（サイク
ル７）の期間中、カウンタ地がＴＣ＋３になる。そして
、直前のサイクル期間中と同様に、高レベルに維持され
た信号Ｔ−１及びＴ−２と共にＥＱＵＡＴ　ＩＯＮ　　
ＶＡＬＵＥ　ｒＡｌ　１　１Ｊ　は、第６Ｅ図ｃ７）行
１６の論理式の最後の２つの項の両方を満足する。

よって、信号ＡＣＴＩ○Ｎ−ＭＵＸは、このサイクル期
間中、高に維持される。

サイクル６期間中、信号ＡＣ：ＴＵＡＬ　　ＥＶＥＮＴ
　　Ａは、このサイクルの中間前で、論理偽になり、サ
イクル７のＥＱＵＡＴＩ○Ｎ　　ＶＡＬＵＥは、　ｒＡ
１１ｃＪ１こなる。カウンタ／タイマ４０の所望動作は
、１だけ計数し、この計数が行われる。　ｒＡ１１０Ｊ
は、第６Ａ図の行８の括弧内の最初の項ｒＡＸＸＯＪを
満足し、反転「ｎ」がこのサイクル期間中、信号ＳＴＡ
ＴＥ−ＲＵＮ及びＳＴＡＴＥ−ＭＵＸを低にする。第６
Ｂ図の行８のＦＲＥＥＺＥ項により、信号ＰＲＥＬＯＡ
Ｄ−ＲＵＮを依然デイスエーブルする，　　ｒＡ１１０
Ｊは、第６Ｃ図の行８の論理式の第１項を満足して、高
の信号ＰＬＵＳ　１−ＲＵＮ及びＰＬＵＳＩ−ＭＵＸを
発生する。第６Ｄ図の行８の論理式がもはや満足されな
いので、信号ＰＬＵＳ　２−ＲＵＮ及びＰＬＵＳ２−Ｍ
ＵＸは、論理偽になる。第６Ｅ図の行１６の論理式の第
２項を満足するので、信号Ｓ　Ｉ　ＧＮＡＬ−ＭＵＸは
高を維持する。このサイクル期間中のアクティブな信号
ＰＬＵＳｊ−ＭＵＸにより、サイクル８の期間中、カウ
ンタ値はＴＣ＋４になる。

サイクル７期間中、信号Ｓ　Ｔ　Ａ　Ｔ　Ｅ　−　Ｍ　
Ｕ　Ｘ　ｉ；ｔ低になっているので、クロック・サイク
ル８の立ち上がりエッジにて信号ＲＵＮが低になる。低
のＲＵＮ信号は、信号ＸＸＸＸ−ＭＵＸをｌ生ｔ６マル
チブレックサ３０〜３８の総べてのＩ　ＤＬＥ入力信号
を選択する。しかし、信号ＦＲＥＥＺＥにより、総べて
のＸＸＸＸ−ＭＵＸ入力信号は阻止されるので、信号Ｒ
ＥＳＥＴ−ＦＦが発生するまで、ＰＬＵＳＸ−ＭＵＸ又
はＰＲＥＬＯＡＤ−ＭＵＸは、アクティブな入力信号を
カウンタ／タイマ４０に供給できない．第３図において
、ＲＵＮ信号の結果、ＰＬＵＳ　ｌ−ＭＵＸ及びＡＣＴ
　Ｉ○Ｎ−ＭＵＸは、制御ロジック回路１０の動作によ
る通常の動作よりも、高速に低になる。

サイクル８の開始から、トリガ・マシーンがある新たな
状態になり、信号ＲＥＳＥＴ−ＦＦが発生して、信号Ｐ
ＲＥＬＯＡＤを発生し、ロジック回路６４〜１０２及び
１２８〜１４０に関連したカウンタ／タイマ４０をクリ
アするまで、カウンタ／タイマ４０の結果は、維持され
、マイクロプロセッサ（図示せず）が読み取りできる。

第１図を再び参照する。上述の如く、制御ロジック回路
１０の内部にはゲートのいくつかの層が存在し、これら
総ては非同期で動作する。他のレベルとなる付加的な制
御ロジック回路１６〜３８及び４４のゲート及びマルチ
プレクサと、カウンタ／タイマ４０の内部の２つのゲー
トにとって、高速システム・クロック・レートでは、非
同期ゲート遅延の総数が問題になる。

第４Ａ〜第４Ｃ図は、高速システム・クロック・レート
を可能にする別の回路配置を示す。第１図の制御ロジッ
ク回路ｌＯを第４図では２つの部分、制御ロジック回路
１０ａ及びアクション・ロジック回路１０ｂに分割する
。付加的なフリップ１１８ないし１２４により、カウン
タ／タイマ４０、アクション・ロジック回路１０ｂ及び
トリガ・マシーン５０は、制御ロジック回路１０ａの下
でｌクロック・サイクル動作する。これにより高速動作
が可能になるが、その結果、信号ＦＲＥＥＺＥの発生が
ｌクロック・サイクルだけ遅延して、制御ロジック回路
１０ａ及び付加ロジック・ゲート１６〜２８に戻る．１
つのサイクルの終わりで測定が終了し、直ちに次のサイ
クルの中間で再び測定が開始する希な場合、この遅延し
たＦＲＥＥＺＥ信号は到着するのが遅く、次の測定を完
了まで実行し、その結果を保持する代わりに、最初の測
定結果を維持し、次の測定を阻止する。カウンタ／タイ
マ４０を用いる測定の最終クロツク・サイクル期間中に
信号ＲＥＳＥＴ−ＦＦが発生すれば、アンド・ゲート１
２６及び１２８は、ＡＣＴＩＯＮ−ＭＵＸ信号がトリガ
・マシーンに到達するのを阻止する． 第４図において、Ｎラインの測定選択信号はアクション
・ロジック回路Ｊｏｂに供′給され、Ｎ−１ラインのみ
が制御ロジック回路１０ａに供給される．これは、行う
測定が以上（〉＝）か，未満（＜）かについて、ＳＴＡ
ＴＥ，ＰＲＥＬＯＡＤ、ＰＬＵＳ　１及びＰＬＵＳ２信
号のロジックが関係しないが、ＡＣＴ　ＩＯＮ信号は関
係するためである。この付加的ビットは、第２Ｅ図の１
６個のラン及び１６個のアイドル論理式を選択するのに
必要であるが、第６Ａ〜第６Ｄ図の８個のラン及びアイ
ドル論理式からの選択には必要ない。

本発明の好適な実施例について図示し説明したが、本発
明の要旨を逸脱することなく種々の変更が可能である。

［発明の効果コ 上述の如く、本発明によれば、デジタル・データ取り込
み方法及び装置は、そのカウンタ／タイマが、取り込み
システム・クロックの周期に限定される分解能ではなく
、デジタル・データ取り込み装置のシステム・クロック
の多位相を用いてデータが取り込むことにより、高分解
能にできる。

よって、多位相のシステム・クロックを用いた取り込み
レート同様に高い分解能で、取り込んだデジタル・デー
タの時間間隔を計数又は計時できる。

【図面の簡単な説明】

第ＩＡ及び第ＩＢ図は、本発明の好適な実施例によるカ
ウンタ／タイマ、トリガ・マシーン及び制御ロジック回
路のブロック図、 第２Ａ〜第２Ｃ図は、第１図のカウンタ／タイマの詳細
なブロック図、 第３図は、第１及び第２図の制御口シック回路及びカウ
ンタ／タイマの動作を説明するタイミング図、 第４Ａ〜第４Ｃ図は、本発明による制御ロジック回路、
カウンタ／タイマ及びトリガ・マシーンの他の実施例の
ブロック図、 第５図は、測定形式と信号値との関係を示す図、第６Ａ
〜第６Ｅ図は、制御ロジック回路で実現する論理式を示
す図である。 １０：制御ロジック回路 ４０：カウンタ／タイマ ５０：　トリガ・マシーン

Claims (2)

【特許請求の範囲】
1. （１）デジタル・データ取り込み装置にて関心のある期
   間のカウント又は計時を行う方法であって、 システム・クロックの複数の位相を用いてデータをサン
   プルすることによりこのデータを取り込み、 上記システム・クロックの各位相を用いて取り込んだ上
   記データから事象を別々に識別し、各システム・クロッ
   ク位相を用いて取り込んだデータを上記システム・クロ
   ックの同じエッジに合わせ、 別々に識別した事象を上記システム・クロックの同じエ
   ッジに合わせ、 上記エッジに合わせ別々に識別した上記事象から、上記
   複数の位相で可能な分解能で、上記データの関心のある
   期間を再構築し、 上記複数の位相で可能な分解能により、上記関心のある
   期間のカウント又は計時を行うことを特徴とするデジタ
   ル・データ取り込み方法。
2. （２）システム・クロックの複数の位相で決まる時点で
   データをサンプルするのと同じ分解能により、上記デー
   タの関心のある期間を測定するカウンタ／タイマを有す
   るデジタル・データ取り込み装置であって、 夫々がシステム・クロックの複数に装置の１つに関連し
   、サンプル時点に特定のデータ事象が存在するか否かを
   示す出力信号を発生する複数のデータ事象識別器と、 該複数のデータ・事象識別器の出力信号をモニタし、上
   記特定のデータ事象が存在する間、上記システム・クロ
   ックの位相の数を示すカウント命令を発生する制御ロジ
   ック手段と、 １クロック・サイクル内での複数の値の任意により増分
   され、上記制御ロジック手段からのカウント命令に応答
   するカウンタ／タイマとを具え、上記複数の値は、少な
   くとも上記複数のシステム・クロック位相の数と同じで
   あることを特徴とするデジタル・データ取り込み装置。