JPH03155237A - Bit timing regeneration circuit - Google Patents

Bit timing regeneration circuit

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Publication number
JPH03155237A
JPH03155237A JP1293847A JP29384789A JPH03155237A JP H03155237 A JPH03155237 A JP H03155237A JP 1293847 A JP1293847 A JP 1293847A JP 29384789 A JP29384789 A JP 29384789A JP H03155237 A JPH03155237 A JP H03155237A
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JP
Japan
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bit timing
signal
channel
selector
circuit
Prior art date
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Pending
Application number
JP1293847A
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Japanese (ja)
Inventor
Makoto Uchijima
誠 内島
Yoshiharu Tozawa
義春 戸澤
Masatake Matsufuji
松藤 将剛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
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Publication of JPH03155237A publication Critical patent/JPH03155237A/en
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  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

PURPOSE:To ensure bit timing regeneration by supplying a regenerated clock signal to a circuit relevant to a channel with a gate signal representing a period for a preamble part for bit timing regeneration and applying a clock signal having a closer phase to an optimum phase among clock signals to the circuit relevant to a channel at trailing of the gate signal. CONSTITUTION:When a preamble part for bit timing regeneration at a head of a received burst signal is received, a clock signal relating to a channel regenerated by bit timing regeneration sections 1, 2 relating to a channel is fed to a circuit relevant to a channel. A selector 3 in this case is controlled to pass a signal through a path shown in solid line arrow. On the other hand, a clock signal with a phase closer to an optimum phase is outputted from the selector 3 at the railing of the gate signal and fed to the circuit relevant to a channel. In this case, the selector 3 is controlled to pass a signal through a path shown in dotted line arrow or a chain line arrow. Then sure bit timing regeneration is implemented.

Description

【発明の詳細な説明】 〔概要] 受信バーストの復調信号からビットタイミング再生を行
うビットタイミング再生回路に関し、初期位相によるハ
ングアップを防止し、且つ確実なビットタイミング再生
を可能とすることを目的とし、 受信バーストの復調信号からディジタル処理によりビッ
トタイミング再生を行うビットタイミング再生回路に於
いて、初期位相が180°異なるチャネル対応のビット
タイミング再生部と、該チャネル対応のビットタイミン
グ再生部に於いて再生したクロック信号を選択出力する
セレクタと、ビットタイミング再生用プリアンブル部の
期間を示すゲート信号により、前記チャネル対応のビッ
トタイミング再生部に於いて再生したクロック信号をそ
れぞれチャネル対応の回路に供給し、前記ゲート信号の
立下り時点に於ける前記クロック信号の中の最適位相に
近い方を選択して、前記チャネル対応の回路に供給する
ように、前記セレクタを制御する制御部とを備えた構成
とした。
[Detailed Description of the Invention] [Summary] The present invention relates to a bit timing recovery circuit that recovers bit timing from demodulated signals of received bursts, and aims to prevent hang-up due to initial phase and enable reliable bit timing recovery. In a bit timing recovery circuit that performs bit timing recovery by digital processing from a demodulated signal of a received burst, a bit timing recovery unit corresponding to a channel whose initial phase differs by 180° and a bit timing recovery unit corresponding to the channel perform recovery. The clock signal regenerated in the bit timing reproducing section corresponding to the channel is supplied to the circuit corresponding to the channel by a selector that selectively outputs the clock signal and a gate signal indicating the period of the preamble section for bit timing regeneration. and a control unit that controls the selector so as to select one of the clock signals closer to the optimal phase at the falling edge of the gate signal and supply it to the circuit corresponding to the channel. .

〔産業上の利用分野〕[Industrial application field]

本発明は、受信バーストの復調信号からビットタイミン
グ再生を行うビットタイミング再生回路に関するもので
ある。
The present invention relates to a bit timing recovery circuit that recovers bit timing from a demodulated signal of a received burst.

衛星通信方式等に於けるTDMA通信方式に於いては、
先頭に搬送波再生用プリアンブル部とビットタイミング
再生用プリアンブル部とユニークワード等を含むバース
トが送受信されるものであり、搬送波再生用プリアンブ
ル部により再生された搬送波位相に従って搬送波が再生
されて復調され、又ビットタイミング再生用プリアンブ
ル部を基に再生された位相のクロック信号により受信デ
ータの識別が行われる。即ち、ビットタイミング再生回
路により、受信データの識別点を示すビットタイミング
が再生されるものである。又ユニークワードの検出によ
りバーストの識別や同期がとられる。前述のようなバー
スト通信方式に於けるビットタイミング再生を確実化す
ることが要望されている。
In TDMA communication systems such as satellite communication systems,
A burst containing a carrier wave recovery preamble section, a bit timing recovery preamble section, and a unique word is transmitted and received at the beginning, and the carrier wave is recovered and demodulated according to the carrier wave phase recovered by the carrier wave recovery preamble section, and Received data is identified by a clock signal whose phase is reproduced based on the preamble section for bit timing reproduction. That is, the bit timing reproducing circuit reproduces the bit timing indicating the identification point of the received data. Also, burst identification and synchronization are achieved by detecting unique words. There is a need to ensure bit timing recovery in the burst communication system as described above.

〔従来の技術〕[Conventional technology]

第6図は従来例の要部ブロック図であり、41は復調部
、42.43は復調信号をディジタル信号に変換するA
D変換器(A/D) 、44. 45はディジタルフィ
ルタ、46は準同期搬送波再生部、47はビットタイミ
ング再生部(BTR)である。
FIG. 6 is a block diagram of the main parts of the conventional example, where 41 is a demodulating section, 42 and 43 are A converting the demodulated signal into a digital signal.
D converter (A/D), 44. 45 is a digital filter, 46 is a quasi-synchronous carrier recovery section, and 47 is a bit timing recovery section (BTR).

復調部41により4相PSK等により変調された受信バ
ーストの復調が行われ、復調された■。
The demodulator 41 demodulates the received burst modulated by 4-phase PSK etc.

Qチャネルの信号はAD変換器42.43によりディジ
タル信号に変換され、ディジタルフィルタ44.45を
介して準同期搬送波再生部46に加えられ、I、 Qチ
ャネルの何れか一方の復調データがビットタイミング再
生部47に入力されて、クロック信号が再生され、その
クロック信号は、1、Qチャネル対応のAD変換器42
.43とディジタルフィルタ44.45とに加えられる
と共に、準同期搬送波再生部46に加えられる。このビ
ットタイミング再生部47に於いては、受信バーストの
ビットタイミング再生用プリアンブル部を基に、ビット
タイミングの同期引込みが行われる。
The Q channel signal is converted into a digital signal by an AD converter 42.43, and is applied to a quasi-synchronous carrier regenerator 46 via a digital filter 44.45. The clock signal is input to the reproducing unit 47 and regenerated, and the clock signal is input to the AD converter 42 corresponding to 1 and Q channels.
.. 43 and digital filters 44 and 45, and is also added to a quasi-synchronous carrier regenerator 46. In this bit timing reproducing section 47, synchronization of bit timing is performed based on the bit timing reproducing preamble section of the received burst.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

受信バーストのビットタイミング再生用プリアンブル部
は、予め定められたシンボル数(ビット数)のものであ
り、従って、そのビットタイミング再生用プリアンブル
部の期間にビットタイミングの同期引込みを行う必要が
ある。しかし、ビットタイミング再生部47の初期位相
は不確定であるから、データ識別点に対して180°の
位相のハングアップ状態となることがあり、その為にビ
ットタイミング再生に要、する時間が長くなり、ビット
タイミング再生用プリアンブル部の期間内に正しいビッ
トタイミング再生を行うことが困難となる欠点があった
The preamble section for bit timing recovery of the received burst has a predetermined number of symbols (number of bits), and therefore, it is necessary to synchronize the bit timing during the period of the preamble section for bit timing recovery. However, since the initial phase of the bit timing recovery section 47 is uncertain, there may be a hang-up state at a phase of 180° with respect to the data identification point, and therefore the time required for bit timing recovery is long. Therefore, there is a drawback that it is difficult to perform correct bit timing reproduction within the period of the preamble section for bit timing reproduction.

本発明は、初期位相によるハングアップを防止し、且つ
確実なビットタイミング再生を可能とすることを目的と
するものである。
An object of the present invention is to prevent hang-up due to initial phase and to enable reliable bit timing recovery.

〔課題を解決するための手段〕[Means to solve the problem]

本発明のビットタイミング再生回路は、ビットタイミン
グ再生用プリアンブル部の期間に於いて初期位相が異な
るビットタイミング再生部を用いるものであり、第1図
を参照して説明する。
The bit timing recovery circuit of the present invention uses a bit timing recovery section having different initial phases during the period of the preamble section for bit timing recovery, and will be explained with reference to FIG.

受信バーストの復調信号からディジタル処理によりビッ
トタイミング再生を行うビットタイミング再生回路に於
いて、 初期位相が180°異なるチャネル対応のビットタイミ
ング再生部1.2と、このチャネル対応のビットタイミ
ング再生部1.2に於いて再生したクロック信号を選択
出力するセレクタ3と、ビットタイミング再生用プリア
ンブル部の期間を示すゲート信号により、チャネル対応
のビットタイミング再生部1.2に於いて再生したクロ
ック信号をそれぞれチャネル対応の回路に供給し、前記
ゲート信号の立下り時点に於けるクロック信号の中の最
適位相に近い方を選択して、チャネル対応の回路に供給
するように、セレクタ3を制御する制御部4を設けたも
のである。
A bit timing recovery circuit that performs bit timing recovery from a demodulated signal of a received burst by digital processing includes a bit timing recovery section 1.2 corresponding to a channel whose initial phase differs by 180 degrees, and a bit timing recovery section 1.2 corresponding to this channel. A selector 3 selectively outputs the clock signal regenerated in step 2, and a gate signal indicating the period of the preamble section for bit timing regeneration. a control unit 4 controlling the selector 3 so as to select the clock signal closer to the optimum phase among the clock signals at the falling edge of the gate signal and supply it to the circuit corresponding to the channel; It has been established.

〔作用〕[Effect]

受信バーストの先頭部分のビットタイミング再生用プリ
アンブル部を受信した時は、既に搬送波再生用プリアン
ブル部による搬送波の再生を終了した後であるから、チ
ャネル毎に独立なりロック信号で動作させることが可能
である。従って、チャネル対応のビットタイミング再生
部1.2の初期位相を180’異ならせ、それぞれの再
生したチャネル対応のクロック信号をチャネル対応の回
路に供給するものである。この場合のセレクタ3は、実
線矢印の経路で信号を出力するように制御される。
When the bit timing recovery preamble section at the beginning of the reception burst is received, the carrier wave recovery by the carrier wave recovery preamble section has already been completed, so each channel can be operated independently with a lock signal. be. Therefore, the initial phases of the bit timing recovery sections 1.2 corresponding to the channels are made different by 180', and the respective recovered clock signals corresponding to the channels are supplied to the circuits corresponding to the channels. In this case, the selector 3 is controlled to output a signal along the path indicated by the solid arrow.

しかし、受信バーストのデータ部に於いては、両チャネ
ルに対して同一のクロック信号を用いることが必要とな
るから、ビットタイミング再生用プリアンブル部を示す
ゲート信号の立下り時点に於いて、最適位相に近い方の
クロック信号をセレクタ3から出力させ、チャネル対応
の回路に供給するものである。この場合のセレクタ3は
、点線矢印或いは鎖線矢印の経路で信号を出力するよう
に制御される。
However, in the data part of the received burst, it is necessary to use the same clock signal for both channels, so the optimum phase is determined at the falling edge of the gate signal indicating the preamble part for bit timing recovery. The selector 3 outputs the clock signal closer to the channel, and supplies it to the circuit corresponding to the channel. In this case, the selector 3 is controlled to output a signal along the path indicated by the dotted line arrow or the chain line arrow.

従って、一方のチャネルに於ける初期位相によるハング
アップが発生したとしても、他方のチャネルに於いては
、最適位相或いはそれに近い状態となるから、確実なビ
ットタイミング再生が可能となる。
Therefore, even if a hang-up occurs due to the initial phase in one channel, the other channel will be at or close to the optimum phase, making it possible to reliably recover bit timing.

〔実施例〕〔Example〕

以下図面を参照して本発明の実施例について詳細に説明
する。
Embodiments of the present invention will be described in detail below with reference to the drawings.

第2図は本発明の実施例のブロック図であり、10は受
信バーストを復調して、I、Qチャネルの信号を出力す
る復調部、11.12はチャネル対応のビットタイミン
グ再生部(BTRI、BTR2)、13.14はセレク
タ、15はセレクタを制御する制御回路、16は準同期
搬送波再生部、17.18はディジタルフィルタ、19
.20はAD変換器(A/D)である。
FIG. 2 is a block diagram of an embodiment of the present invention, where 10 is a demodulator that demodulates the received burst and outputs I and Q channel signals, 11 and 12 are channel-compatible bit timing recovery units (BTRI, BTR2), 13.14 is a selector, 15 is a control circuit that controls the selector, 16 is a quasi-synchronous carrier regenerator, 17.18 is a digital filter, 19
.. 20 is an AD converter (A/D).

復調されたI、Qチャネルの復調信号は、AD変換器1
9.20によりディジタル信号に変換され、ディジタル
フィルタ17.18を介して準同期搬送波再生部16に
加えられる。I、Qチャネルの復調データは、それぞれ
チャネル対応のビットタイミング再生部11.12に入
力される。このチャネル対応のビットタイミング再生部
11゜12は初期位相を180’異なるように設定され
ているものである。
The demodulated signals of the I and Q channels are sent to the AD converter 1.
9.20, it is converted into a digital signal and applied to the quasi-synchronous carrier regenerator 16 via a digital filter 17.18. The demodulated data of the I and Q channels are input to bit timing recovery sections 11 and 12 corresponding to each channel. The bit timing regenerators 11 and 12 corresponding to this channel are set to have initial phases different by 180'.

制御回路15は、ビットタイミング再生部11゜12か
らのビットタイミングと、ビットタイミング再生用プリ
アンブル部を示すゲート信号Gとが加えられ、ビットタ
イミング再生用プリアンブル部の期間は、チャネル対応
のビットタイミング再生部11.12からのクロック信
号を、セレクタ13.14からチャネル対応のAD変換
器19゜20及びディジタルフィルタ17.18に供給
し、ゲート信号Gの立下り時点に於いて、ビットタイミ
ング再生部11.12の何れか最適位相に近い方のクロ
ック信号を、セレクタ13.14からチャネル対応のA
D変換器19.20及びディジタルフィルタ1’?、t
sに供給するものである。
The control circuit 15 receives bit timing from the bit timing reproducing sections 11 and 12 and a gate signal G indicating a preamble section for bit timing regeneration, and during the period of the preamble section for bit timing regeneration, bit timing regeneration corresponding to the channel is performed. The clock signal from the section 11.12 is supplied from the selector 13.14 to the AD converter 19.20 corresponding to the channel and the digital filter 17.18. .12, whichever is closer to the optimal phase, is sent from the selector 13.14 to the A corresponding to the channel.
D converter 19.20 and digital filter 1'? ,t
s.

第3図は本発明の実施例の要部ブロック図であり、21
.22は位相比較器、23.24はローパスフィルタ、
25.26は電圧制御発振器(VCo)、27.28は
セレクタ、29.30は絶対値積分器、31は比較器、
32はフリップフロップ、33は立下り検出器、34は
反転回路(NOT)、35はオア回路(OR)、36は
アンド回路(AND)である。
FIG. 3 is a block diagram of main parts of an embodiment of the present invention, and 21
.. 22 is a phase comparator, 23.24 is a low-pass filter,
25.26 is a voltage controlled oscillator (VCo), 27.28 is a selector, 29.30 is an absolute value integrator, 31 is a comparator,
32 is a flip-flop, 33 is a fall detector, 34 is an inverting circuit (NOT), 35 is an OR circuit (OR), and 36 is an AND circuit (AND).

位相比較器21.22とローパスフィルタ23゜24と
電圧制御発振器25.26とにより、第2図に於けるチ
ャネル対応のビットタイミング再生部11.12が構成
され、又絶対値積分器29゜30と比較器31とフリッ
プフロップ32と立下り検出器33と反転回路34とオ
ア回路35とアンド回路36とにより、第2図に於ける
制御回路15が構成されている。
The phase comparators 21, 22, low-pass filters 23, 24, and voltage controlled oscillators 25, 26 constitute the bit timing recovery section 11, 12 corresponding to the channel in FIG. 2, and the absolute value integrator 29, 30 The control circuit 15 in FIG. 2 is composed of the comparator 31, the flip-flop 32, the fall detector 33, the inversion circuit 34, the OR circuit 35, and the AND circuit 36.

又セレクタ27.28は、例えば、“1°゛の制御信号
により上側の入力信号を選択し、“0゛°の制御信号に
より下側の入力信号を選択する構成を有し、電圧制御発
振器25.26の出力信号a。
Further, the selectors 27 and 28 have a configuration in which, for example, a control signal of "1°" selects an upper input signal, and a control signal of "0°" selects a lower input signal, and the voltage controlled oscillator 25 .26 output signal a.

bがセレクタ27.28を介して、I、Qチャネルのク
ロック信号となり、第2図に於けるAD変換器19.2
0やディジタルフィルタ17.18等に供給される。
b becomes the clock signal for the I and Q channels through the selector 27.28, and is used as the clock signal for the AD converter 19.2 in FIG.
0, digital filters 17, 18, etc.

位相比較器21.22は、初期状態に於いて比較基準位
相を180’異ならせて、I、Qチャネルの復調データ
の位相をそれぞれ比較するものであり、それぞれの比較
出力信号はローパスフィルタ23.24を介して電圧制
御発振器25.26の制御電圧となる。又位相比較器2
1.22の比較出力信号は絶対値積分器29.30に加
えられて積分され、積分出力信号は比較器31により比
較され、例えば、絶対値積分器29の積分出力信号が大
きい時に“1 ++の比較出力信号となり、フリップフ
ロップ32のデータ端子りに加えられる。
The phase comparators 21 and 22 compare the phases of the demodulated data of the I and Q channels with the comparison reference phases different by 180' in the initial state, and the respective comparison output signals are sent to the low-pass filters 23 and 23. 24 serves as a control voltage for voltage controlled oscillators 25 and 26. Also, phase comparator 2
The comparison output signal of 1.22 is applied to the absolute value integrator 29.30 and integrated, and the integrated output signal is compared by the comparator 31. For example, when the integrated output signal of the absolute value integrator 29 is large, "1 ++ The comparison output signal is applied to the data terminal of the flip-flop 32.

又立下り検出器33によるビットタイミング再生用プリ
アンブル部の立下りが検出されて、フリップフロップ3
2のクロック端子Cに加えられ、比較器31の出力信号
がフリップフロップ32にラッチされ、そのQ端子出力
信号がオア回路35とアンド回路36とに加えられる。
Further, the falling edge of the preamble section for bit timing reproduction is detected by the falling edge detector 33, and the flip-flop 3
The output signal of the comparator 31 is latched by the flip-flop 32, and the Q terminal output signal is applied to the OR circuit 35 and the AND circuit 36.

第4図は本発明の実施例の動作説明図であり、(a)、
 (b)は受信バーストのI、Qチャネルの復調データ
を示し、それぞれデータ部の先頭に、搬送波再生用プリ
アンブル部(CR用プリアンブル)とビットタイミング
再生用プリアンブル部(BTR用プリアンブル)とユニ
ークワード(UW)とからなるプリアンブル部を有する
ものである。又(C)はビットタイミング再生用プリア
ンブル部を示すゲート信号G、(d)、 (e)はセレ
クタ27.28から出力されるクロック信号を示す。
FIG. 4 is an explanatory diagram of the operation of the embodiment of the present invention, (a),
(b) shows the demodulated data of the I and Q channels of the received burst. At the beginning of each data section, a preamble section for carrier wave recovery (preamble for CR), a preamble section for bit timing recovery (preamble for BTR), and a unique word ( UW). Further, (C) shows a gate signal G indicating a preamble portion for bit timing reproduction, and (d) and (e) show clock signals output from the selectors 27 and 28.

(C)に示すゲート信号Gが“lo“の期間は、オア回
路35の出力信号は1°゛、アンド回路36の出力信号
は“0″となるから、セレクタ27は電圧制御発振器2
5の出力信号aを選択出力し、セレクタ28は電圧制御
発振器26の出力信号すを選択出力することになる。即
ち、チャネル対応に独立的なりロック信号で動作するこ
とになる。
During the period when the gate signal G shown in (C) is "lo", the output signal of the OR circuit 35 is 1°, and the output signal of the AND circuit 36 is "0".
The selector 28 selectively outputs the output signal a of the voltage controlled oscillator 26. That is, it operates with an independent lock signal corresponding to each channel.

そして、ゲート信号Gの立下り時点に於いて、例えば、
絶対値積分器29の積分出力信号が大きい場合に、比較
器31の出力信号が“1″°となっており、従って、フ
リップフロップ32のQ端子出力信号は“1・°°とな
るから、オア回路35の出力信号は“1″となり、又ア
ンド回路36の出力信号も“1°゛となるから、電圧制
御発振器25の出力信号aがセレクタ27.28から出
力されて、1、Qチャネル対応の各回路に供給される。
Then, at the time of falling of the gate signal G, for example,
When the integral output signal of the absolute value integrator 29 is large, the output signal of the comparator 31 is "1"°, and therefore the Q terminal output signal of the flip-flop 32 is "1·°°." Since the output signal of the OR circuit 35 becomes "1" and the output signal of the AND circuit 36 also becomes "1°", the output signal a of the voltage controlled oscillator 25 is output from the selector 27.28, and the 1st and Q channels are output. Supplied to each corresponding circuit.

反対に、比較器31の出力信号が“0°°の場合は、フ
リップフロップ32のQ端子出力信号が0”となり、オ
ア回路35及びアンド回路36の出力信号は“0″゛と
なり、電圧制御発振器26の出力信号すがセレクタ27
.28から出力されて、■。
On the other hand, when the output signal of the comparator 31 is "0", the Q terminal output signal of the flip-flop 32 becomes "0", the output signals of the OR circuit 35 and the AND circuit 36 become "0", and the voltage control is performed. Output signal of oscillator 26 Selector 27
.. It is output from 28 and ■.

Qチャネル対応の各回路に供給される。即ち、チャネル
対応に共通のクロック信号で動作することになる。
The signal is supplied to each circuit corresponding to the Q channel. That is, it operates with a common clock signal for each channel.

第5図は位相比較説明図であり、復調信号のアイパター
ンに於いて、Tl、T3.T5.  ・・・はゼロクロ
ス点、T2.T4.  ・・・はデータ識別点を示し、
位相比較器21.22に於いては初期位相を180°異
ならせるものであるから、例えば、位相比較器21に於
いてtaで示す位相をゼロクロス点として比較検出し、
位相比較器22に於いてtbで示す位相をゼロクロス点
として比較検出することになる。この場合は、位相比較
器21に対して位相比較器22の比較出力信号の方が大
きいことになる。又ローパスフィルタ23゜24を介し
て電圧制御発振器25.26には、位相比較器21.2
2の比較出力信号が最大となる方向に変化する制御電圧
が加えられる。又絶対値積分器29.30は前述のよう
に、位相比較出力信号の絶対値を積分するものであり、
データ識別点T2.T4.  ・・・に近い方の位相比
較出力信号が大きいので、それを比較器31で比較する
ものである。
FIG. 5 is an explanatory diagram of phase comparison, and in the eye pattern of the demodulated signal, Tl, T3. T5. ... is the zero cross point, T2. T4. ...indicates a data identification point,
In the phase comparators 21 and 22, the initial phases are made to differ by 180 degrees, so for example, in the phase comparator 21, the phase indicated by ta is compared and detected as a zero crossing point,
The phase comparator 22 compares and detects the phase indicated by tb as a zero crossing point. In this case, the comparison output signal of the phase comparator 22 is larger than that of the phase comparator 21. Further, phase comparators 21.2 are connected to the voltage controlled oscillators 25.26 via low-pass filters 23 and 24.
A control voltage that changes in the direction in which the comparison output signal of No. 2 is maximized is applied. Further, as mentioned above, the absolute value integrators 29 and 30 integrate the absolute value of the phase comparison output signal,
Data identification point T2. T4. Since the phase comparison output signal closer to . . . is larger, it is compared by the comparator 31.

従って、I、Qチャネルの何れか一方のチャネル対応の
ビットタイミング再生部がハングアップ状態となっても
、他方は最適位相となるから、ビットタイミング再生を
確実に行うことが可能となる。又ビットタイミング再生
用プリアンブル部を示すゲート信号Gの立下り時点に於
いて、絶対値積分器29.30の積分出力信号が等しい
場合、ハングアップ状態が生じなかった場合であるから
、1.Qチャネルの何れを選択しても良いことになり、
その場合の比較器31の出力信号を予め何れか一方を選
択するように設定すれば良いことになる。
Therefore, even if the bit timing recovery section corresponding to either one of the I and Q channels becomes hung up, the other channel will have the optimum phase, so that bit timing recovery can be performed reliably. Furthermore, if the integral output signals of the absolute value integrators 29 and 30 are equal at the falling edge of the gate signal G indicating the preamble portion for bit timing reproduction, this means that no hang-up condition has occurred.1. You can select any of the Q channels,
In that case, the output signal of the comparator 31 may be set in advance to select one of the two.

本発明は、前述の実施例にのみ限定されるものではなく
、例えば、ビットタイミング再生用プリアンブル部を示
すゲート信号Gの立下り時点に於けるチャネル対応の最
適位相か否かの判定は、他の論理手段を用いて行うこと
も可能である。
The present invention is not limited to the above-described embodiments. For example, the determination as to whether or not the phase is optimal for a channel at the falling edge of the gate signal G indicating the preamble portion for bit timing recovery may be determined by other methods. It is also possible to do this using logical means.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明は、ディジタル処理により
ビットタイミング再生を行う回路に於いて、初期位相が
180°異なるチャネル対応のビットタイミング再生部
1.2とセレクタ3と制御部4とを備えて、ビットタイ
ミング再生用プリアンブル部の期間を示すゲート信号に
より、チャネル対応のビットタイミング再生部1.2で
再生したクロック信号をそれぞれチャネル対応のAD変
換器等の回路に供給し、ゲート信号の立下り時点に於け
るクロック信号の中の最適位相に近い方を選択しチャネ
ル対応の回路に供給するものであり、チャネル対応のビ
ットタイミング再生部1,2の何れか一方が初期位相に
よるハングアップとなっても、他方は最適位相となるか
ら、確実にビットタイミング再生を行うことができる。
As explained above, the present invention provides a circuit that performs bit timing recovery through digital processing, which includes a bit timing recovery section 1.2, a selector 3, and a control section 4 corresponding to channels whose initial phases differ by 180 degrees. , the clock signal regenerated by the bit timing regeneration unit 1.2 corresponding to the channel is supplied to a circuit such as an AD converter corresponding to each channel by the gate signal indicating the period of the preamble section for bit timing regeneration, and the falling edge of the gate signal is This selects the one closest to the optimal phase among the clock signals at the time and supplies it to the circuit corresponding to the channel, and if either of the bit timing recovery units 1 or 2 corresponding to the channel hangs up due to the initial phase. Even if the other side has the optimum phase, the bit timing can be reliably recovered.

従って、ビットタイミング再生用プリアンブル部を短縮
することも可能となり、その場合には、伝送効率を向上
させることができる。
Therefore, it is possible to shorten the bit timing recovery preamble section, and in that case, transmission efficiency can be improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の原理説明図、第2図は本発明の実施例
のブロック図、第3図は本発明の実施例の要部ブロック
図、第4図は本発明の実施例の動作説明図、第5図は位
相比較説明図、第6図は従来例の要部ブロック図である
。 ■、2はビットタイミング再生部、3はセレクタ、4は
制御部である。
Fig. 1 is a diagram explaining the principle of the present invention, Fig. 2 is a block diagram of an embodiment of the invention, Fig. 3 is a block diagram of main parts of an embodiment of the invention, and Fig. 4 is an operation of the embodiment of the invention. FIG. 5 is an explanatory diagram of phase comparison, and FIG. 6 is a block diagram of main parts of a conventional example. 2, 2 is a bit timing reproduction section, 3 is a selector, and 4 is a control section.

Claims (1)

【特許請求の範囲】 受信バーストの復調信号からディジタル処理によりビッ
トタイミング再生を行うビットタイミング再生回路に於
いて、 初期位相が180°異なるチャネル対応のビットタイミ
ング再生部(1、2)と、 該チャネル対応のビットタイミング再生部(1、2)に
於いて再生したクロック信号を選択出力するセレクタ(
3)と、 ビットタイミング再生用プリアンブル部の期間を示すゲ
ート信号により、前記チャネル対応のビットタイミング
再生部(1、2)に於いて再生したクロック信号をそれ
ぞれチャネル対応の回路に供給し、前記ゲート信号の立
下り時点に於ける前記クロック信号の中の最適位相に近
い方を選択して、前記チャネル対応の回路に供給するよ
うに、前記セレクタ(3)を制御する制御部(4)とを
備えたことを特徴とするビットタイミング再生回路。
[Claims] A bit timing recovery circuit that recovers bit timing from a demodulated signal of a received burst by digital processing, comprising: a bit timing recovery unit (1, 2) corresponding to channels whose initial phases differ by 180 degrees; A selector (which selects and outputs the clock signal reproduced in the corresponding bit timing reproduction section (1, 2)
3) The clock signals regenerated in the bit timing regeneration units (1, 2) corresponding to the channels are supplied to the circuits corresponding to the channels by the gate signals indicating the period of the preamble section for bit timing regeneration, and the gate signals are supplied to the circuits corresponding to the channels. a control unit (4) that controls the selector (3) to select one of the clock signals closer to the optimal phase at the falling edge of the signal and supply it to the circuit corresponding to the channel; A bit timing regeneration circuit characterized by comprising:
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6057730A (en) * 1997-05-20 2000-05-02 Nec Corporation Digital demodulator

Cited By (1)

* Cited by examiner, † Cited by third party
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US6057730A (en) * 1997-05-20 2000-05-02 Nec Corporation Digital demodulator

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