JPH03154295A - Sense amplifier circuit - Google Patents

Sense amplifier circuit

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JPH03154295A
JPH03154295A JP1293318A JP29331889A JPH03154295A JP H03154295 A JPH03154295 A JP H03154295A JP 1293318 A JP1293318 A JP 1293318A JP 29331889 A JP29331889 A JP 29331889A JP H03154295 A JPH03154295 A JP H03154295A
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JP
Japan
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sense amplifier
amplifier circuit
circuit
output
vcc
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Application number
JP1293318A
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Japanese (ja)
Inventor
Atsushi Ozaki
尾崎 敦司
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Publication of JPH03154295A publication Critical patent/JPH03154295A/en
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Abstract

PURPOSE:To maintain a low output power supply current even when external supply power supply voltage becomes high by providing many amplifier drives Tr for low output current and to improve noise resistance when activating a sense amplifier by a one shot pulse, and deciding its on/off in accordance with the Vcc fluctuation. CONSTITUTION:A circuit with two Tr's Q5 and Q6 parallelly is provided at a sense amplifier circuit, the Q5 is surely turned on by a phi3 when activating the sense amplifier circuit, and operation is decided for the output phi8 of a Vcc fluctuation detection circuit is decided for the Q6. That is, only when the phi8 becomes 'L', that is, the Vcc becomes equal to or lower than a certain value, both of the Q5 and Q6 are turned on and the sense amplifier circuit is operated, but when the Vcc increases and the phi8 becomes 'H', a phi12 is made 'L' and the Q6 is turned off, and the peak value of the output current is reduced. Thus, the output current which flows when activating the amplifier is controlled to an optimum value in accordance with the fluctuation of the electric current voltage.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置に使用されるセンスアンプ回
路に関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a sense amplifier circuit used in a semiconductor memory device.

〔従来の技術〕[Conventional technology]

従来のダイナミックランダムアクセスメモリ(以下DR
AMと記す)はセンスアンプ回路によって、メモリセル
キャパシタンスに蓄えられた2進情報を増幅し、外部へ
出力し之りあるいは外部からのデータ入力によって、前
述のメモリセルキャパシタンスに2進情報を書き込むと
いう動作を行なっている。従来のDRAMのデータの読
み出し時のセンスアンプ動作等についで説明する。従来
の出力プリアンプと蓄き込みアンプt−#!4図に示す
。次に動作について説明−f”ル。メモリセルキャパシ
タンスのつながるビット線対について、センスアンプに
より増幅された信号は工10ラインに伝わるが、1局ラ
インからデータ出力に至るには大きな負荷が伴なうため
史にデータを高速に増幅する必要かあ□。
Conventional dynamic random access memory (DR)
AM) uses a sense amplifier circuit to amplify the binary information stored in the memory cell capacitance, outputs it to the outside, or writes the binary information into the memory cell capacitance by inputting data from the outside. is performing an action. Next, the operation of a sense amplifier when reading data from a conventional DRAM will be explained. Conventional output preamplifier and storage amplifier t-#! Shown in Figure 4. Next, we will explain the operation of the bit line pair connected to the memory cell capacitance.The signal amplified by the sense amplifier is transmitted to the 10th line, but a large load is involved in reaching the data output from the 1st line. Is it necessary to amplify data at high speed in order to improve history?

そこで、プリアンプ及びメインアンプを用いて信号の増
111!を行なう。プリアンプには最近では0M08回
路が主流になってきたため、感度の高いカレントミラー
盤出カプリアンプを用いる壜が多い。第4図に示すカレ
ントミラー型出カブリアンプの幼作タイミングで、デー
タ読み出しの場合を第5図に示す。
Therefore, we used a preamplifier and a main amplifier to increase the signal 111! Do this. Recently, 0M08 circuits have become mainstream for preamplifiers, so many bottles use highly sensitive current mirror output capriamps. FIG. 5 shows the case of data reading at the early stage timing of the current mirror type output amplifier shown in FIG.

まず、ビット線対を選択が実行される前には工io、T
I−はIlo  線イコライズ信号ψ1 により同電位
にイコライズされてい−s6又この時、畳き込み活性化
信号ψ2も1H′になっているので誉き込みにできず、
トランジスタ(以下’rrと記す) (Ia)(1’b
) ldイオン態で、Ilo 、 Ilo 蝋tri 
Trl 1a)、(lb)のしきい1直礪圧VT[iN
 とすると、4源電圧Vcc−VでIN  にプリチャ
ージされている。
First, before selecting a bit line pair,
I- is equalized to the same potential by the Ilo line equalization signal ψ1, and -s6 is also at this time, since the convolution activation signal ψ2 is also 1H', so it cannot be used as an input signal.
Transistor (hereinafter referred to as 'rr) (Ia) (1'b
) In the ld ionic state, Ilo, Ilo tri
Trl 1a), (lb) threshold 1 direct pressure VT[iN
Then, it is precharged to IN with the 4-source voltage Vcc-V.

工10*I/6線がコラム選択信号p7が1H1になる
ことに、コラムアドレスで選択された特定のビット線に
接続されると、 L (Lo@側のビット線に接続され
た工/10(工10)裸の電位が下がる。
When the I/6 line is connected to a specific bit line selected by the column address when the column selection signal p7 becomes 1H1, the I/10 line connected to the bit line on the Lo@ side becomes L. (Step 10) The bare potential decreases.

次に、プリアンプのΦ3信号がl Hlになりノード(
す、■がグランド側へ引かれる。例えば工10魂の電位
が工10 @に比べて低くなった場合を考えると、ノー
ド■に比ベノード[相]の方が電位が下がるので、Tr
 (Lf)、(Ifりの方がTI−(1e)。
Next, the Φ3 signal of the preamplifier becomes l Hl and the node (
■ is pulled to the ground side. For example, if we consider the case where the potential of the engineering 10 soul becomes lower than that of the engineering 10 @, the potential of the node [phase] is lower than that of the node ■, so Tr
(Lf), (If is TI-(1e).

(lh)に比ベオン状態が弱くなる。そこで、ノード、
ψ、■に比ベノード@1[株]の電位は篩〈なり、Tr
 (2c)、(2d)v′iTr (2e)、(gf)
に比ベオン状態が弱くなる。これによってノード■はさ
らに高くなろうとし、ノード■はさらに低くなろうとす
る。 Tr (lj)=(Jk)−(2h)−(21)
についても同じ動作で、ψ4(出力)には1L1の値が
出力される。この出力にインバータバッファ(31ヲ介
して出力メインアンプへと伝達される。
The comparative Beon state becomes weaker at (lh). Therefore, the node,
Compared to ψ and ■, the potential of Benode @1 becomes a sieve, and Tr
(2c), (2d) v′iTr (2e), (gf)
The Beon state becomes weaker than before. As a result, the node ■ tries to rise even higher, and the node ■ tries to fall further lower. Tr (lj) = (Jk) - (2h) - (21)
The same operation is performed for ψ4 (output), and a value of 1L1 is outputted to ψ4 (output). This output is transmitted to the output main amplifier via an inverter buffer (31).

Φ3信号が“Llになると、ノード■、■が′H1にな
りプリアンプは不活性化され、この時Φ4もTr C2
1F ) VCよってIHlllllIに光電される。
When the Φ3 signal becomes "Ll", the nodes ■ and ■ become 'H1' and the preamplifier is inactivated, and at this time, the Φ4 also becomes Tr C2.
1F) Photoelectrically charged to IHllllllI by VC.

絖み出しデータの出力信号Φ4はプリアンプが活性化さ
れている間に出力メインアンプにラッチされており、Φ
4信号がプリチャージされてもメインアンプの方で出力
データは床持されている。父、絖み出し時、ψ5.Φ6
信号は共に′L1でデータの憂き込みはなされない。
The output signal Φ4 of the offset data is latched to the output main amplifier while the preamplifier is activated, and the output signal Φ4 is
Even if the 4 signals are precharged, the output data is retained in the main amplifier. Father, when starting the thread, ψ5. Φ6
Both signals are 'L1' and data is not stored.

以上がカレントミラー型mカプリアンプノ〕Re&d時
(読み出し時)の−作説明でおるが、一般に出力[15
1Eの犬品分はプリアンプ活性化信号が活性化状態であ
る1H″の時に、 Tt (li)。
The above is a description of the operation of the current mirror type m capriamp at the time of Re&d (reading), but generally the output [15
The dog component of 1E is Tt (li) when the preamplifier activation signal is in the active state of 1H''.

(1/)t”通じて放xm流が流れるので、プリアンプ
活性化信号Q3  のようなワンショットパルスについ
て、そのパルス巾の最適化を計るようにし、出力ψ4の
レベルが決定した後に(いまの例では“Lルベルに決定
している)不必要に例のレベルft@ Hlにして置か
ず、よって出力電流の低減全図るということが行なわれ
る。
(1/) t'', the pulse width of the one-shot pulse such as the preamplifier activation signal Q3 should be optimized, and after the level of the output ψ4 is determined (current In the example, the level ft@Hl is not set unnecessarily (determined to be "L level"), so that the output current is completely reduced.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

匠米のプリアンプなどに使われるカレントミラー型セン
スアンプ等のワンショットパルスで活性化されるセンス
アンプは以上のように構成されていたので、ワンショッ
トパルスψ3の発生回路で、信号の最終段のバッファ部
分は通常第6図のように、インバータ(8b)C8(り
(aa)(ae)(8f)等の縦列接続というような形
で構成されているので1通常Q3の波形はit諒鴫圧の
増幅に対し第7図のような依存性を示すようになる。そ
の結果、出力電源電流は第8図のような違いとなって現
われる。第8図に示すようVC電源電圧の上昇によって
、出力電源電流はそのピーク直が上昇するとともにその
1!流パルス巾が短かくなる。この時、特に多出力の半
導体集積回路などでは、高V C0時、集積回路装置の
メタル電源配@などに含まれるインダクタンス成分りに
よdldす る誘起ノイズ電圧り一が発生する。ただし1,4tt は微小時間dtあたi)K変化する出力電源電流d1を
示している。
The sense amplifier activated by a one-shot pulse, such as the current mirror type sense amplifier used in Takumi's preamplifiers, was configured as described above, so the one-shot pulse ψ3 generation circuit was used to generate the final stage of the signal. As shown in Figure 6, the buffer section is usually configured in the form of cascade connections such as inverters (8b), C8 (aa, ae, and 8f), so the waveform of Q3 is usually As a result, the output power supply current shows a dependence as shown in Fig. 7 on the voltage amplification.As a result, the output power supply current shows a difference as shown in Fig. 8.As shown in Fig. 8, as the VC power supply voltage increases, , the output power supply current's peak current increases and its 1! current pulse width becomes shorter.At this time, especially in multi-output semiconductor integrated circuits, when high VCO, metal power supply wiring of integrated circuit devices, etc. An induced noise voltage dld occurs due to the inductance component contained in the inductance component.However, 1,4tt indicates the output power supply current d1 which changes by i)K per minute time dt.

こうした誘起ノイズ電圧などが配線間の奇生8披による
容量M合などによって、東all!!回路の回路ノード
にノイズ電圧として現われ、誤動作を引I!起こすなど
の問題点かあつ之。
These induced noise voltages are caused by the capacitance M due to the strange occurrence between the wirings, etc. ! It appears as a noise voltage at the circuit nodes of the circuit, causing malfunction. There are problems such as waking up.

この発明は上記のような問題点を解決するためになされ
九もので、外部供給電源電圧が高くなっても、1氏出力
電源11L流を維持し、・耐ノイズ性を向上させたセン
スアンプ回路5!:得ることを目的とする・ 〔課題全解決する定めの手段〕 この発明に係るセンスアンプ回路は、ワンシヨツトパル
スによるセンスアンプの活性化にかいて、低出力電流、
I耐ノイズ性向上をJil現するため、センスアンプ駆
4@Trを複数個mえ、さらに、そのオン、オフ t−
s Vcc Rm Vchじて決定するようにしたもの
である。
This invention was made to solve the above-mentioned problems, and provides a sense amplifier circuit that maintains the 11L output current even when the external supply voltage increases, and has improved noise resistance. 5! [Determined Means to Solve All Problems] The sense amplifier circuit according to the present invention achieves low output current, low output current, and
In order to improve the noise resistance, multiple sense amplifier drivers 4@Tr are installed, and their on/off control is controlled.
s Vcc Rm Vch.

〔作用〕[Effect]

この発明におけるセンスアンプ回路は、ワンショットパ
ルスによるセンスアンプの活性化をVca[源電圧上昇
時、出力電流のピークレベルを抑えることができる九め
、低出力1流、;耐ノイズ性を向上させる。
The sense amplifier circuit according to the present invention activates the sense amplifier by a one-shot pulse to Vca [low output current that can suppress the peak level of output current when the source voltage rises; improves noise resistance. .

〔犬FM的〕[Dog FM]

以下、この発明の一英施例紫図を用いて説明する。 Hereinafter, an explanation will be given using a purple diagram of an example of this invention.

第1図はこの発明の一実施例であるセンスアンプ回路に
使用するVCC変助検出回路の回路図、第8図ri第1
図のVco変前変圧検出回路作説明図を示す。
FIG. 1 is a circuit diagram of a VCC subassembly detection circuit used in a sense amplifier circuit which is an embodiment of the present invention, and FIG.
An explanatory diagram of the Vco pre-change voltage transformation detection circuit shown in the figure is shown.

次に動作について説明する。第8図においてR2の電位
は竜源電If VOQ k R1とR2の抵抗もし、V
ccが増大してその状aを検出したけれぼ、インバータ
エ1のしきい値t−あるVccレベルに対応してそのR
□十R2倍のレベルに設定して置けばよい。その状態を
第2図にホす。丁なわち、ノードn1の状態が従来の第
7図のVcO変!l&11検出回路ではILlから′H
″へと変化することになる。ノードn1の出力をい′!
肉  とする。
Next, the operation will be explained. In Fig. 8, the potential of R2 is the dragon source voltage If VOQ k If the resistance of R1 and R2 is also V
When cc increases and the state a is detected, the threshold value t of inverter 1 - its R corresponds to a certain Vcc level.
□You can set it to the level twice as high as 10R. The situation is shown in Figure 2. In other words, the state of node n1 is different from the conventional VcO in FIG. 7! In the l&11 detection circuit, from ILl to 'H
The output of node n1 is changed to ``!''.
Make it meat.

次に不発明の一実施例を示す第3図について説明する。Next, FIG. 3 showing an embodiment of the invention will be described.

従来のセンスアンプ活性化’rrが第3図ではQ、5.
Q6各々チャネル巾W/2が2ヶ並列に入っているのに
対し、チャネル巾WのTr  1ケしか人ってなかつ九
とすると、従来の第7図に示したようなセンスアンプ活
性化ワンショットパルスψ3でVccが大きくなると、
それに心じて大きな放′wL電流が流れてしまうが、第
8図ではTr Q5# Q6を2ヶ並列に接続し、セン
スアンプ活性化の際、φ3によってTrQ5は必ずオン
するようにしであるが、TrQaについては先述のVc
c変幼変量検出回路力−8によって決定するような回路
構成となっている。すなわちφ3が1R1となった場合
でも、φ875;Lの場合、丁なわち、Macがある1
111以下の時のみ、Q5.QeのM方にオンさせ、セ
ンスアンプ回路r動作させるが、Vcaが増大してR1
3が1H″でψaが’H”となつ九時にはψ12はlL
lとなってTrQaをオフさせ、従来のAのチイネIし
巾びr’frのみON させることになるので、出力電
流のビーク鳴などを従来のものに比べ経威できることに
なる。
In FIG. 3, the conventional sense amplifier activation 'rr is Q, 5.
Q6 Each channel width W/2 is connected in parallel with two transistors, but if there is only one transistor with channel width W and 9, then the conventional sense amplifier activation one as shown in FIG. When Vcc increases with shot pulse ψ3,
With this in mind, a large discharge current flows, but in Fig. 8, two Tr Q5#Q6 are connected in parallel, and TrQ5 is always turned on by φ3 when the sense amplifier is activated. , for TrQa, the above-mentioned Vc
The circuit configuration is such that the variable variable detection circuit power is determined by -8. In other words, even if φ3 becomes 1R1, if φ875;
Only when it is 111 or less, Q5. The M side of Qe is turned on and the sense amplifier circuit r operates, but Vca increases and R1
3 is 1H" and ψa becomes 'H' at 9 o'clock, ψ12 is lL
TrQa is turned off and only the width r'fr of the conventional A is turned on, so that the peak sound of the output current can be suppressed compared to the conventional one.

これ(+−第1表の真理値表に示す。This (+- is shown in the truth table in Table 1.

第1表 〔発明の効果〕 以上のようにこの発明によれば、センスアンプ回路にお
いて、センスアンプ活性化の際に流れる出力電流を1流
電圧の変#VC応じて最適温にコントロールするように
したので、を出力電流′fir:実現するとともに耐ノ
イズ性を向上させることができるという効果がある。
Table 1 [Effects of the Invention] As described above, according to the present invention, in the sense amplifier circuit, the output current flowing when the sense amplifier is activated is controlled to the optimum temperature according to the change #VC of the first current voltage. Therefore, the output current 'fir: can be realized and the noise resistance can be improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図にこの発明のでンスアンプ回路に使用されるVc
a5幼検出回路の一実施例を示す回路図、第8図は第1
図のVcc変#J模出回路の動作説明図、第8図はこの
発明の一実施FPJであるセンスアンプ回路の回路図、
第4図ri従来のフンショットパルスによって活性化さ
れるセンスアンプ回路の動作説明図、第5図は第4図の
動作説明の九めの信号波形図、第6図は従来のセンスア
ンプ活性化信号、ワンショットパルスe3の出力段の構
成図、第7図に第6図におけるψ3の′4諒確比Vcc
依存性の波形図、第8図は第6図のψ3洒号によるセン
スアンプ活性化によって訛れるm#’ilE流波形のV
aa依存性の波形図である。 図において(8h)は0M0Sインバータ、(4)はN
AND回路、工1工2はインバータ、nen2はノード
、QI Q、2はp型MO8Tr %Q3〜Q、aはn
型MO8Tr、 RI Raは抵抗を示す。 なお1図中、同一符号は同一、又は相当部分を示す。
Figure 1 shows the Vc used in the amplifier circuit of this invention.
A circuit diagram showing one embodiment of the a5 young detection circuit, FIG.
FIG. 8 is an explanatory diagram of the operation of the Vcc variable #J imitation circuit shown in FIG.
Fig. 4 is an explanatory diagram of the operation of a sense amplifier circuit activated by a conventional funshot pulse, Fig. 5 is the ninth signal waveform diagram of the operation explanation of Fig. 4, and Fig. 6 is a diagram of the conventional sense amplifier activation. The configuration diagram of the output stage of the signal and one-shot pulse e3 is shown in FIG. 7, and the '4 exact ratio Vcc of ψ3 in FIG.
The dependence waveform diagram, Figure 8, shows the V of the m#'ilE style waveform that is distorted by the activation of the sense amplifier by the ψ3 node in Figure 6.
It is a waveform diagram of aa dependence. In the figure, (8h) is a 0M0S inverter, (4) is an N
AND circuit, work 1 work 2 is inverter, nen2 is node, QI Q, 2 is p-type MO8Tr %Q3~Q, a is n
Type MO8Tr, RI Ra exhibits resistance. In addition, in FIG. 1, the same reference numerals indicate the same or equivalent parts.

Claims (1)

【特許請求の範囲】[Claims]  2進数で互いに相補的な関係となるべく信号を2つの
入力こしてその電位差を増幅して所望の2進状態のどち
らか一方又は両方を出力するセンスアンプ回路において
、前記センスアンプ回路はワンショットパルスをゲート
入力とする少なくとも2ケ以上の複数個のMOSTrを
並列に接続した、センスアンプ活性化MOSトランジス
タ群からなり、前記MOSトランジスタ群の少なくとも
1ケ以上のMOSトランジスタの導通、非導通は、セン
スアンプ活性化ワンショットパルスの状態と同時に、V
ccの変動に応じて決定されることを特徴とするセンス
アンプ回路。
In a sense amplifier circuit that inputs two signals so as to have a complementary relationship with each other in binary numbers, amplifies the potential difference between them, and outputs either or both of the desired binary states, the sense amplifier circuit has a one-shot pulse. It consists of a sense amplifier activation MOS transistor group in which at least two or more MOSTrs are connected in parallel, each having a gate input of At the same time as the amplifier activation one-shot pulse state, V
A sense amplifier circuit characterized in that a sense amplifier circuit is determined according to fluctuations in cc.
JP1293318A 1989-11-10 1989-11-10 Sense amplifier circuit Pending JPH03154295A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0863978A (en) * 1994-02-16 1996-03-08 Hyundai Electron Ind Co Ltd Sense amplifier of semiconductor memory
JP2007122863A (en) * 2005-10-28 2007-05-17 Sony Corp Dynamic sense amplifier for sram

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0863978A (en) * 1994-02-16 1996-03-08 Hyundai Electron Ind Co Ltd Sense amplifier of semiconductor memory
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