JPH05282868A - Semiconductor storage device - Google Patents

Semiconductor storage device

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JPH05282868A
JPH05282868A JP4080862A JP8086292A JPH05282868A JP H05282868 A JPH05282868 A JP H05282868A JP 4080862 A JP4080862 A JP 4080862A JP 8086292 A JP8086292 A JP 8086292A JP H05282868 A JPH05282868 A JP H05282868A
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康宏 藤井
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Abstract

PURPOSE: To make high the speed of readout of data and to attain enlargement of an operation margin and reduction of power consumption by precharging a complementary data bus line at an intermediate potential substantially at the time when a pair of transistors are ON.
CONSTITUTION: Complementary data bus lines DB and DBX transmitting read data or write data and a power line VM having a substantially intermediate potential between a source voltage VCC of a high voltage and a source voltage VSS of a low potential are disposed. A pair of transistors Q1 and Q2 are connected between these complementary data bus lines DB and DBX and the power line VM. At the time when the paired transistors Q1 and Q2 are ON, the complementary data bus lines DB and DBX are precharged at the substantially intermediate potential in response to a reset signal BSR. Therefore, a differential voltage between the complementary data bus lines shows a level difference being twice as large as the one of a usual type, the speed of readout of data is made high, an operation margin 15 enlarged, a precharge level is lowered by half and power consumption can be reduced.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、半導体記憶装置に係り、特に、ダイナミック・ランダム・アクセス・メモリ(DRAM)においてデータ読み出し/書き込み時の性能を向上させる技術に関する。 The present invention relates to relates to a semiconductor memory device, particularly to a technique for improving the performance of data reading / writing in a dynamic random access memory (DRAM). 近年のDRAMにおいては、多ビット化と共に、データ読み出し/書き込みの高速化および低消費電力化が要求されている。 In recent DRAM, along with multiple bits, higher speed and lower power consumption of the data read / write is requested. そのため、 for that reason,
各メモリセルから多数のデータバス線に出力されたデータを高速に且つ低消費電力で読み出したり、逆に、ライトアンプからデータバス線に出力されたデータを高速に且つ低消費電力で各セルに書き込む必要がある。 To read a large number of data output to the data bus lines and low power consumption at high speed from the memory cells, conversely, the data output from the write amplifier to the data bus line at a high speed and to each cell with low power consumption there needs to be written.

【0002】 [0002]

【従来の技術】図7に従来形のRAMにおける要部、すなわちデータ入出力部、の回路構成が示される。 BACKGROUND ART main part of a conventional form of RAM in FIG. 7, that is, the data input-output unit, the circuit configuration of is shown. 図7において、DB,DBXは相補データバス線、VCCは高電位(通常は5V)の電源ライン、BSRXはアクティブ・ローのデータバス・リセット信号、Q1a,Q2a In FIG. 7, DB, DBX complementary data bus lines, VCC is the power supply line, BSRX data bus reset signal active low high potential (typically 5V), Q1a, Q2a
はデータバス・リセット信号BSRXに応答してそれぞれ対応するデータバス線DB,DBXを電源電圧VCC Data bus lines DB respectively corresponding in response to a data bus reset signal BSRX is a DBX supply voltage VCC
のレベルにプリチャージするpチャネルトランジスタ、 p-channel transistors for precharging the level,
Q3aはデータバス・リセット信号BSRXに応答してデータバス線DB,DBXをリセットするためのpチャネルトランジスタ、11は選択セルから相補ビット線B Q3a the p-channel transistor for resetting the data bus line DB, the DBX in response to a data bus reset signal BSRX, 11 is complementary bit line B from the selected cell
L,BLXに出力されたデータをセンス増幅するセンスアンプ(S/A)、CLSはコラム選択信号、Q4,Q L, a sense amplifier for amplifying the sense data that is output to the BLX (S / A), CLS is a column selection signal, Q4, Q
5は該コラム選択信号CLSに応答してS/A11の出力をそれぞれ対応するデータバス線DB,DBXに接続するゲート用nチャネルトランジスタ、14は書き込みデータDQiを増幅してデータバス線DB,DBXに接続するライトアンプ(W/A)、20はデータバス線D 5 denotes a data bus line DB respectively corresponding to the output of the S / A11 in response to the column selection signal CLS, n-channel transistor gate connected to DBX, 14 a data bus lines DB and amplify write data DQi, DBX write amplifier connected to the (W / a), 20 is a data bus lines D
B,DBX間の電圧を増幅(バッファリング)するセンスバッファ、SBEは該センスバッファを活性化するためのセンスバッファ・イネーブル信号を示す。 B, amplifies the voltage between the DBX (buffering) to sense buffer, SBE denotes a sense buffer enable signal for activating the sense buffer. また、G In addition, G
1,G2はフリップフロップを構成するナンドゲートを示し、該ナンドゲートは、それぞれの後段に接続されたインバータG3,G4と協働して、データバス線DB, 1, G2 represents a NAND gate constituting the flip-flop, the NAND gates, inverters G3 connected to the respective subsequent stage, G4 in cooperation with the data bus lines DB,
DBXを共通のデータバスCB,CBXに接続する機能を有している。 The DBX common data bus CB, and has a function of connecting to the CBX.

【0003】図8には上述した回路の動作タイミング波形が示される。 [0003] Operation timing waveform of the circuit described above is shown in FIG. データ読み出し/書き込みを行う際には、先ずデータバス・リセット信号BSRX(破線で表示)を“L”レベルにしてデータバス線DB,DBXをリセットすることが行われる。 When data read / write, first data bus reset signal BSRX (display by a broken line) "L" in the level data bus lines DB, to reset the DBX performed. この時、各データバス線DB,DBXの電位は、トランジスタQ3aのオンにより同じレベルになると共に、トランジスタQ1a,Q2 In this case, the data bus line DB, the potential of the DBX, together with the same level by turning on the transistor Q3a, the transistor Q1a, Q2
aのオンにより電源電圧VCCのレベルにプリチャージされる。 It is precharged to the level of the power supply voltage VCC by a ON.

【0004】次に、データバス・リセット信号BSRX [0004] Next, the data bus reset signal BSRX
を“H”レベルにし、さらにコラム選択信号CLSを“H”レベルにしてトランジスタQ4,Q5をオンにし、センスアンプ11からのセル情報を相補データバス線DB,DBXに出力する。 The "H" level, further column selection signal CLS to "H" level to turn on the transistor Q4, Q5, complementary cell information from the sense amplifier 11 data bus lines DB, and outputs the DBX. しかしこの時、各データバス線DB,DBXはVCC(“H”レベル)のレベルにプリチャージされているので、センスアンプ11から出力されたセル情報は一方のデータバス線にしか伝達されない。 However, at this time, the data bus lines DB, since DBX are precharged to the level of VCC ( "H" level), the cell information outputted from the sense amplifier 11 is not only transmitted to one of the data bus lines. そのため、図8に示すように、データバス線D Therefore, as shown in FIG. 8, data bus lines D
B,DBX間の差電圧は“α”で示す程度の微小差レベルにしかならない。 B, the difference voltage between the DBX is not only the small difference level of extent indicated by "alpha".

【0005】次いでセンスバッファ・イネーブル信号S [0005] then the sense buffer enable signal S
BEを“H”レベルしてセンスバッファ20を活性化すると、データバス線DB,DBX間の電位差が拡大される。 When activating the sense buffer 20 to "H" level to BE, the data bus line DB, the potential difference between the DBX is enlarged. つまり、センスバッファ20による増幅が開始される。 In other words, the amplification by the sense buffer 20 is started. この後、ライトアンプ14を活性化してライト動作を開始する。 Thereafter, it starts the write operation by activating the write amplifier 14. これによって、データバス線DB,DBX As a result, the data bus line DB, DBX
の電位は書き込みデータDQiのレベルに応じたレベルに変化する。 The potential changed to the level corresponding to the level of write data DQi.

【0006】最後に、コラム選択信号CLS、センスバッファ・イネーブル信号SBEおよびデータバス・リセット信号BSRXをそれぞれ“L”レベルにして、データバス線DB,DBXをリセット状態とする。 [0006] Finally, the column selection signal CLS, the sense buffer enable signal SBE and the data bus reset signal BSRX respectively in the "L" level, the data bus line DB, the DBX reset.

【0007】 [0007]

【発明が解決しようとする課題】上述したように従来のDRAMでは、データバス線のリセット時に該データバス線の電位は電源電圧VCCのレベルまでプリチャージされるので、データ読み出し時にセンスアンプから出力されたセル情報は一方のデータバス線にしか伝達されず、そのために該データバス線間の差電圧は極めて小さなものとなる(図8においてαで図示)。 In a conventional DRAM as described above INVENTION SUMMARY is], the potential of the data bus lines at reset of the data bus line is precharged to the level of the power supply voltage VCC, the output from the sense amplifier when reading data is the cell information has been is not only transmitted to one of the data bus line, therefore the difference voltage between the data bus lines becomes extremely small in (illustrated by α in FIG. 8). 従って、該データバス線間の電位差を所定のレベル差まで拡大増幅するのに相当の時間を必要とし、ひいては読み出し動作を高速に行えないという問題がある。 Therefore, the potential difference between the data bus lines require considerable time to expand amplified to a predetermined level difference, there is a problem that can not be performed and thus the read operation at high speed.

【0008】また、データバス線間の差電圧が小さいということは、動作マージンを狭めることになるので、好ましくない。 Further, the fact that the difference voltage between the data bus line is small, it means that narrow the operating margin is not preferable. さらに、データバス線をVCCのレベルまでプリチャージするため、図8の信号波形図から明らかなように、データ読み出し時にはVCC×C DB (C DBはデータバス線の等価容量)に相当する電荷を放電させる必要があり、一方、データ書き込み時にはその2倍(2 Furthermore, for precharging the data bus line to the level of VCC, carry as apparent from the signal waveform diagram of FIG. 8, VCC × C DB at the time of data reading (C DB is the equivalent capacitance of the data bus line) a charge corresponding to must be discharged, whereas, at the time of data writing twice its (2
×VCC×C DB )に相当する電荷を充電させる必要がある。 × it is necessary to charge the charge corresponding to VCC × C DB). つまり、消費電力が比較的大きいという課題があり、これは、多ビット化が要求されるメモリでは特に顕著である。 In other words, there is a problem that power consumption is relatively large, which is especially pronounced in memory multiple bits are required.

【0009】本発明は、かかる従来技術における課題に鑑み創作されたもので、データ読み出しの高速化を図ると共に、動作マージンの拡大とデータ読み出し/書き込み時の消費電力の低減化を図ることができる半導体記憶装置を提供することを目的としている。 [0009] The present invention has been created in view of the problems in the prior art, together with increasing the speed of data reading, it is possible to reduce the power consumption during expansion and data read / write operation margin and its object is to provide a semiconductor memory device.

【0010】 [0010]

【課題を解決するための手段】上記課題を解決するため、本発明では、データバス線のリセット時のプリチャージレベルを、高電位の電源電圧VCCのレベルではなく、該VCCのレベルと低電位の電源電圧VSS(0 In order to solve the above problems SUMMARY OF THE INVENTION In the present invention, the precharge level at the time of resetting of the data bus lines, rather than the level of the power supply voltage VCC of high potential, the level of the VCC and the low potential of the power supply voltage VSS (0
V)のレベルの中間値もしくはそれに近いレベルに設定している。 It is set to an intermediate value or a level close to that of the level of V).

【0011】従って本発明によれば、読み出しデータまたは書き込みデータを伝達する相補データバス線と、高電位の電源電圧と低電位の電源電圧の実質的に中間の電位を持つ電源ラインと、前記相補データバス線と前記電源ラインの間にそれぞれ接続され、リセット信号に応答してオン・オフする1対のトランジスタとを具備し、該1対のトランジスタのオン時に前記相補データバス線を前記実質的に中間の電位にプリチャージすることを特徴とする半導体記憶装置が提供される。 [0011] Therefore, according to the present invention, the complementary data bus line for transmitting the read data or write data, and the power supply line having substantially the intermediate potential of the power supply voltage of the power supply voltage and a low potential of a high potential, said complementary respectively connected data bus lines and between the power supply line, comprising a transistor pair to turn on and off in response to a reset signal, the substantially the complementary data bus line during on of the transistor of said pair the semiconductor memory device characterized by precharging an intermediate potential is provided.

【0012】 [0012]

【作用】上述した構成によれば、各データバス線はリセット時にVCCとVSSの実質的に中間の電位にプリチャージされているので、センスアンプから読み出されたセル情報は、両方のデータバス線で伝達される。 SUMMARY OF According to the above-described configuration, since the data bus lines are precharged to substantially an intermediate potential between VCC and VSS during a reset, the cell information read from the sense amplifier, both of the data bus It is transmitted by the line. このため、相補データバス線間の差電圧は従来形の2倍のレベル差を呈する。 Therefore, the difference voltage between the complementary data bus line exhibits a level difference of twice the conventional type.

【0013】従って、この後の段階でデータバス線の電位を増幅するまでの時間を相対的に短縮する(つまり所定レベルに速やかに増幅する)ことができる。 [0013] Thus, (promptly amplified That predetermined level) of time relatively shorter until amplifies the potential of the data bus line at a later stage this may. これは、 this is,
アクセスの高速化、つまりデータ読み出しの高速化に寄与する。 High-speed access, i.e. contributes to faster data readout. また、データバス線間の差電圧を相対的に大きくしているので、その分だけ、動作マージンを拡げることができる。 Further, since the differential voltage between the data bus lines are relatively large, correspondingly, it is possible to expand the operation margin.

【0014】さらに、データバス線のプリチャージレベルを従来の約1/2のレベルに低減しているので、従来形に比してデータバス線の充放電に要する電流(消費電力)を低減することができる。 Furthermore, since the reduced pre-charge level of the data bus lines of the conventional approximately 1/2 of the level, to reduce the current (power) required for charging and discharging of the data bus lines as compared with the conventional type be able to. なお、本発明の他の構成上の特徴および作用の詳細については、添付図面を参照しつつ以下に記述される実施例を用いて説明する。 The details of the features and effects on other configurations of the present invention will be described with reference to the embodiments described hereinafter with reference to the accompanying drawings.

【0015】 [0015]

【実施例】図1に本発明の各実施例に適用されるDRA EXAMPLES DRA applied to each embodiment of the present invention in FIG. 1
Mの構成が概略的に示される。 Construction of M is shown schematically. 同図において、1は4M In the figure, 1 is 4M
容量のダイナミック型メモリセルアレイ、2はそれぞれ外部からのアクティブ・ローのロウアドレスストローブ信号RASXおよびコラムアドレスストローブ信号CA Dynamic memory cell array of the capacitance, the row address strobe signal active low from each second outer RASX and a column address strobe signal CA
SXに応答して第1のクロックを発生するクロックジェネレータ、3はコラムアドレスストローブ信号CASX A clock generator for generating a first clock in response to SX, 3 is the column address strobe signal CASX
の反転信号および上記第1のクロックに応答するアンドゲート、4は該アンドゲートの出力に応答して第2のクロックを発生するクロックジェネレータ、5は第2のクロックおよび外部からのアクティブ・ローのライトイネーブル信号WEXに応答してライトクロックを発生するジェネレータ、6はコラムアドレスストローブ信号CA Of the inverted signal and the first AND gate responsive to the clock, 4 denotes a clock generator for generating a second clock in response to the output of said AND gate, the 5 active low from the second clock and external write enable signal WEX in response to the generator for generating the write clock, 6 column address strobe signal CA
SXおよび第1のクロックに応答して通常動作モードまたはテストモードの設定を行うモードコントローラ、7 SX and a first mode controller for setting the normal operation mode or the test mode in response to a clock, 7
は該モードコントローラでテストモードが設定された時にリフレッシュ用アドレスをカウントするカウンタ、8 Counter for counting the refresh address when a test mode is set by said mode controller, 8
は該カウンタのカウント値および外部からの10ビットのアドレス信号A0〜A9と上記第2のクロックに応答してアドレスのバッファリングおよびプリデコーディングを行う回路、9および10はプリデコードされたアドレス情報に基づきそれぞれ第1および第2のクロックに応答してメモリセルアレイ1内の複数のワード線および複数のビット線(つまりコラム線)のいずれかをそれぞれ選択するロウデコーダおよびコラムデコーダ、11は選択されたビット線を対応するデータ線(I/O線)に接続すると共に、選択セルから読み出されたデータを第1 Circuit for performing a response to buffering and predecoding the address 10-bit address signal A0~A9 and the second clock from the count value and the external of the counter 9 and 10 address information predecoded each of the first and second plurality of word lines and a plurality of bit lines (i.e. column line) respectively selected for the row decoder and column decoder either of in response to the clock memory cell array 1 based on, 11 is selected and thereby connected to the bit line corresponding data line (I / O line), a read from the selected cell data first
のクロックに応答してセンス増幅するセンスアンプ(S Sense amplifier for sensing amplifying in response to the clock (S
/A)回路およびI/Oゲート、12は該S/A回路およびI/Oゲートを介して読み出されたデータを第2のクロックおよび外部からのアクティブ・ローの出力イネーブル信号OEXに応答して外部に出力するデータ出力バッファ(4ビットのデータDQ1〜DQ4)、13は外部からの4ビットのデータをジェネレータ5からのライトクロックに応答して取り込むデータ入力バッファ、 / A) circuitry, and I / O gate 12 is responsive to data read via the S / A circuits and I / O gate to the second output enable signal OEX active low from the clock and external a data output buffer (4-bit data DQ1-DQ4) to be output to the outside Te, 13 a data input buffer for taking in response to 4-bit data from the outside to the write clock from the generator 5,
14は取り込まれた入力データを増幅してI/Oゲートに接続するライトアンプ(W/A)回路、そして、15 Write amplifier (W / A) circuit 14 which amplifies the input data fetched connected to the I / O gate, and 15
は基板バイアスを発生するジェネレータを示す。 Indicates a generator for generating a substrate bias.

【0016】なお、DRAM内の各回路には高電位の電源電圧VCC(5V)と低電位の電源電圧VSS(0 [0016] Incidentally, the respective circuits in the DRAM of the high-potential power supply voltage VCC (5V) and a low-potential power supply voltage VSS (0
V)が供給されている。 V) is supplied. 図2には図1のRAMにおける本発明に係る部分、すなわちデータ入出力部、の一構成例が示される。 Portion of the present invention in the RAM of FIG. 1 in FIG. 2, that is, the data input-output unit, an example of the configuration of is shown. 本実施例では、相補データバス線DB, In this embodiment, the complementary data bus lines DB,
DBXをリセット時にプリチャージするための電源ラインとして、高電位(5V)の電源電圧VCCと低電位(0V)の電源電圧VSSの中間のレベル(つまり2. As a power supply line for precharging the DBX at reset, the intermediate level of the power supply voltage VSS of the power supply voltage VCC and the low potential of the high potential (5V) (0V) (i.e. 2.
5V)の電位を持つ電源ラインVMを設けたことを主な特徴としている。 Is mainly characterized in that a power supply line VM with potential of 5V).

【0017】また、データバス線DB,DBXのプリチャージ用およびリセット用トランジスタとしてnチャネルトランジスタQ1,Q2およびQ3が設けられている。 Further, the data bus lines DB, n-channel transistors Q1, Q2 and Q3 are provided as a precharge and reset transistor of DBX. このため、各トランジスタQ1〜Q3を活性化するための信号として、通常のアクティブ・ハイのデータバス・リセット信号BSRが用いられている。 Therefore, the transistors Q1~Q3 as a signal for activating the data bus reset signal BSR of conventional active high is used. さらに、センスバッファ20とフリップフロップ(ナンドゲートG In addition, the sense buffer 20 and the flip-flop (NAND gate G
1,G2)の間には、該フリップフロップに貫通電流が流れるのを防止するための回路が挿入されている。 1, between the G2), the circuit for preventing a through current to the flip-flop flows is inserted. この回路は、データバス線DBと一方のナンドゲートG1の入力端(ノードN1)の間に接続され且つセンスバッファ・イネーブル信号SBEに応答するnチャネルトランジスタQ6と、同じくデータバス線DBXと他方のナンドゲートG2の入力端(ノードN2)の間に接続され且つセンスバッファ・イネーブル信号SBEに応答するn This circuit is connected to and the n-channel transistor Q6 responsive to the sense buffer enable signal SBE, also the data bus lines DBX and other NAND gate between the data bus lines DB and one input terminal of the NAND gate G1 (node ​​N1) n responsive to connected to and sense buffer enable signal SBE between the input end of the G2 (node ​​N2)
チャネルトランジスタQ7と、各ノードN1,N2と電源ラインVCCの間にそれぞれ接続され且つセンスバッファ・イネーブル信号SBEにそれぞれ応答するpチャネルトランジスタQ8,Q9とを有している。 Channel transistor Q7, and a p-channel transistor Q8, Q9 to respond respectively to each connected to and sense buffer enable signal SBE between nodes N1, N2 and the power supply line VCC.

【0018】他の回路構成とその作用については、図7 The other circuit configurations and their effects, Figure 7
の場合と同様であるのでその説明は省略する。 Its description will case is the same as will be omitted. 図3には図2の回路の動作タイミング波形が示される。 Figure 3 shows a operation timing waveform of the circuit of Figure 2 is shown. まず、データバス・リセット信号BSR(破線で表示)を“H” First, the data bus reset signal BSR (display by a broken line) "H"
レベルにして各トランジスタQ1〜Q3をオンにし、データバス線DB,DBXをリセット状態にする。 To turn on the respective transistors Q1~Q3 in the level, and the data bus line DB, the DBX in a reset state. この時、各データバス線DB,DBXの電位は、VCCとV In this case, each data bus line DB, the potential of the DBX is, VCC and V
SSの中間のレベル(2.5V)にプリチャージされる。 SS are precharged to an intermediate level (2.5V) of the.

【0019】次に、データバス・リセット信号BSRを“L”レベルにし、さらにコラム選択信号CLSを“H”レベルにしてトランジスタQ4,Q5をオンにし、センスアンプ11からのセル情報を相補データバス線DB,DBXに出力する。 Next, the data bus reset signal BSR to "L" level, further column selection signal CLS to "H" level to turn on the transistor Q4, Q5, complementary data buses cell information from the sense amplifier 11 output line DB, the DBX. この場合、各データバス線DB,DBXは電源電圧VMのレベルにプリチャージされているので、センスアンプ11から出力されたセル情報は、従来形のように一方のデータバス線のみでなく、 In this case, the data bus lines DB, since DBX are precharged to the level of the power supply voltage VM, the cell information outputted from the sense amplifier 11, as in the conventional type not only one data bus line,
両方のデータバス線DB,DBXに伝達される。 Both the data bus lines DB, is transmitted to the DBX. このため、図3に示すように、データバス線DB,DBX間の差電圧は、2αのレベル差を呈する。 Therefore, as shown in FIG. 3, the data bus line DB, the difference voltage between the DBX exhibit level differences 2.alpha. この後の動作形態については、図8の場合と同様である。 The operation mode after this are the same as in the case of FIG. 8.

【0020】本実施例の回路構成によれば、センスアンプ情報伝達時のデータバス線DB,DBX間の差電圧として、従来形(図8のレベル差α)の2倍のレベル差を確保しているので、その後の段階でセンスバッファ・イネーブル信号SBEを“H”レベルにしてセンスバッファ20を活性化(つまり増幅開始)するまでの時間を相対的に短縮することができる。 According to the circuit configuration of this embodiment, the data bus line DB of the sensing amplifier signaling, as the difference voltage between the DBX, to ensure the level difference between the two times that of the conventional shape (level difference of FIG. 8 alpha) since it is, it is possible to relatively shorten the sense buffer enable signal SBE by the "H" level activates the sense buffer 20 (i.e. amplification start) until the time at a later stage. これは、アクセスの高速化、つまりデータ読み出しの高速化に寄与するものである。 This high-speed access, that is to contribute to the speed of data reading.

【0021】また、データバス線DB,DBX間の差電圧を相対的に(つまり従来形に比して)大きくしているので、その分だけ、動作マージンを拡げることができる。 Further, the data bus lines DB, relatively different voltages between DBX (that is, compared to the conventional shape) since the large, correspondingly, it is possible to expand the operation margin. さらに、データバス線DB,DBXのプリチャージレベルを従来(VCC)の1/2のレベル(VM)に低減しているので、図3の信号波形図から明らかなように、データ読み出し時には(VCC/2)×C DBに相当する電荷を放電させるだけで済み、一方、データ書き込み時には(VCC/2+VCC)×C DBに相当する電荷を充電させるだけで済み、いずれの場合にも、従来形に比して充放電電流(消費電力)を減少することができる。 Furthermore, the data bus lines DB, since the reduced pre-charge level of DBX to 1/2 of the level of a conventional (VCC) (VM), as is clear from the signal waveform diagram of FIG. 3, at the time of data reading (VCC / 2) only need to discharge × C DB corresponding to the charge, whereas, at the time of data writing only need to charge the charge corresponding to (VCC / 2 + VCC) × C DB, in each case, the conventional type compared can be reduced charge and discharge current (power consumption) by. このため、多ビット化が要求されるメモリに対しては、特に有効である。 Therefore, for the memory number of bits is required, it is particularly effective.

【0022】なお、上述した実施例ではデータバス線D [0022] In the embodiment described above the data bus lines D
B,DBXのリセットをnチャネルトランジスタQ1〜 B, and resets the DBX n-channel transistor Q1~
Q3が行っている場合について説明したが、これは、従来形のようにpチャネルトランジスタで行うようにしてもよい。 Q3 Although the case has been described where doing, this may be performed by p-channel transistors as in the conventional type. ただしこの場合に、各トランジスタを活性化するための信号としてアクティブ・ローのリセット信号を用いることはもちろんである。 However, in this case, the use of the reset signal active low as a signal to activate the respective transistors as a matter of course.

【0023】図4には図1のRAMにおける本発明に係る部分(データ入出力部)の他の構成例が示され、図5 [0023] FIG. 4 another example of a part according to the present invention (data input-output unit) in the RAM of FIG. 1, and FIG. 5
にはその動作タイミング波形が示される。 The operation timing waveforms are shown in. 本実施例では、図2の回路構成と比較して、データバス線DB,D In this embodiment, as compared with the circuit configuration of FIG. 2, the data bus lines DB, D
BXにおいてセンスバッファ20の前段側にそれぞれデータバス転送信号DBTに応答するnチャネルトランジスタQ10,Q11を設けたことを特徴としている。 It is characterized in that a n-channel transistors Q10, Q11 in response to the respective data bus transfers signals DBT in the preceding stage of the sense buffer 20 in BX.

【0024】各トランジスタQ10,Q11をオンさせるタイミングは、図5の信号波形図に示すように、データバス・リセット信号BSRを“L”レベルに立ち下げてからセンスバッファ・イネーブル信号SBEを“H” The timing for turning on the transistors Q10, Q11, as shown in the signal waveform diagram of FIG. 5, the sense buffer enable signal SBE from the data bus reset signal BSR to fall to "L" level "H "
レベルに立ち上げるまでの間のタイミングに設定されている。 It is set to the timing of until launching level. このようにタイミング設定を行うことで、コラム選択信号CLSを“H”レベルにしてセンスアンプ11 By performing such a timing setting, the sense amplifier 11 to "H" level column selection signal CLS
のセル情報をデータバス線DB,DBXに出力した時、 Cell information the data bus line DB of, when you output to DBX,
該セル情報を速やかにセンスバッファ20側に伝達することができる。 Rapidly the cell information can be transmitted to the sense buffer 20 side. これによって、この後で行われるライト動作の開始時点を早くすることができる。 This makes it possible to quickly start point of a write operation that occurs after this. これは、書き込み動作の高速化に寄与する。 This contributes to the high speed of the write operation.

【0025】また、図4の実施例では、データ読み出し時にはα×C DBに相当する電荷を放電させるだけで済み、一方、データ書き込み時には(VCC/2+α)× Further, in the embodiment of FIG. 4, at the time of data reading only need to discharge the charge corresponding to the alpha × C DB, whereas, at the time of data writing (VCC / 2 + α) ×
DBに相当する電荷を充電させるだけで済む。 Only need to charge the charge corresponding to C DB. 図2の実施例と同様、充放電電流(消費電力)を減少することができる。 As with the embodiment of FIG. 2, it is possible to reduce the charge and discharge current (power consumption). 図6には図1のRAMにおける本発明に係る部分(データ入出力部)の更に他の構成例が示される。 The Figure 6 still another configuration example of a portion (data output unit) according to the present invention in the RAM of FIG. 1 is shown.

【0026】本実施例では、図2の構成におけるセンスバッファ20に代えて、縦続接続されたカレントミラー型増幅回路31,32を使用している。 [0026] In this embodiment, instead of the sense buffer 20 in the configuration of FIG. 2, uses a current mirror type amplifier circuits 31 and 32 connected in cascade. また本実施例では、図2,図4の各実施例で用いられている(論理レベルの変わる)リセット信号BSRに代えて、VCCの一定レベルの信号をプリチャージ用およびリセット用の各トランジスタQ1〜Q3に供給しており、これによってデータバス線の振幅制限を行っている。 In this embodiment also, FIG. 2, (varying the logic level) by being used in the embodiment of FIG. 4 in place of the reset signal BSR, each transistor for a constant level signal precharge and resetting of the VCC Q1 ~Q3 are supplied to, thereby doing amplitude limitation of the data bus lines.

【0027】なお、上述した各実施例ではデータバス線DB,DBXのリセット時のプリチャージレベルをVC [0027] The data bus line DB in the embodiments described above, the precharge level at Reset DBX VC
CとVSSの中間のレベル(2.5V)となるように設定したが、これは、本発明の要旨からも明らかなように、該中間のレベルに近似したレベルであれば同様の効果が期待されることは明らかであろう。 It was set to be an intermediate level C and VSS (2.5V), which, as is clear from the gist of the present invention, the same effect as long as the level approximating the level between intermediate expectations it is the it will be apparent.

【0028】 [0028]

【発明の効果】以上説明したように本発明によれば、データ読み出しの高速化を図ると共に、動作マージンを拡大することができ、またデータ読み出し/書き込み時の消費電力の低減化を実現することができる。 According to the present invention as described in the foregoing, the increase the speed of data reading, it is possible to enlarge the operation margin and also possible to achieve a reduction in power consumption during data read / write can. これは、メモリ(特にDRAM)の特性向上に大いに寄与するものである。 This is to contribute significantly to improving characteristics of the memory (especially DRAM).

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の各実施例に適用されるDRAMの構成を概略的に示したブロック図である。 1 is a block diagram schematically showing a configuration of a DRAM applied to each embodiment of the present invention.

【図2】図1における本発明に係る部分の一構成例を示す回路図である。 It is a circuit diagram showing a configuration example of a part according to the present invention in FIG. 1;

【図3】図2の回路の動作を説明するための信号波形図である。 3 is a signal waveform diagram for explaining the operation of the circuit of FIG.

【図4】図1における本発明に係る部分の他の構成例を示す回路図である。 It is a circuit diagram showing another configuration example of a part according to the present invention in FIG. 1;

【図5】図4の回路の動作を説明するための信号波形図である。 5 is a signal waveform diagram for explaining the operation of the circuit of Figure 4.

【図6】図1における本発明に係る部分の更に他の構成例を示す回路図である。 6 is a circuit diagram showing still another configuration example of a part according to the present invention in FIG.

【図7】従来形のRAMにおける要部の構成を示す回路図である。 7 is a circuit diagram showing a configuration of a main part of a conventional form of RAM.

【図8】図7の回路の動作を説明するための信号波形図である。 8 is a signal waveform diagram for explaining the operation of the circuit of Figure 7.

【符号の説明】 DESCRIPTION OF SYMBOLS

DB,DBX…相補データバス線 Q1,Q2…プリチャージ用トランジスタ Q3…リセット用トランジスタ VCC…高電位(5V)の電源ライン(電源電圧) VSS…低電位(0V)の電源ライン(電源電圧) VM…VCCとVSSの実質的に中間の電位を持つ電源ライン(電源電圧) BSR…データバス・リセット信号 20…センスバッファ Q10,Q11…データ転送用トランジスタ 31,32…カレントミラー型増幅回路 DB, the power supply line (power supply voltage) of the DBX ... power supply line (power supply voltage) of the complementary data bus lines Q1, Q2 ... precharging transistor Q3 ... reset transistor VCC ... high potential (5V) VSS ... low potential (0V) VM power line (power supply voltage) BSR ... data bus reset signal 20 ... sense buffer Q10, Q11 ... data transfer transistors 31, 32 the current mirror type amplifier circuit having a substantially intermediate potential between ... VCC and VSS

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 読み出しデータまたは書き込みデータを伝達する相補データバス線(DB,DBX)と、 高電位の電源電圧(VCC)と低電位の電源電圧(VS 1. A complementary data bus line for transmitting the read data or write data (DB, DBX) and the high potential power supply voltage (VCC) and the low-potential power supply voltage (VS
    S)の実質的に中間の電位を持つ電源ライン(VM) Power line having substantially the intermediate potential between S) (VM)
    と、 前記相補データバス線と前記電源ラインの間にそれぞれ接続され、リセット信号(BSR)に応答してオン・オフする1対のトランジスタ(Q1,Q2)とを具備し、 該1対のトランジスタのオン時に前記相補データバス線を前記実質的に中間の電位にプリチャージすることを特徴とする半導体記憶装置。 When the each connected between the complementary data bus line and the power supply line, comprising a reset signal transistor pair to turn on and off in response to (BSR) (Q1, Q2), the transistors of the pair the semiconductor memory device according to claim wherein the complementary data bus lines when on to precharge the substantially intermediate potential between.
  2. 【請求項2】 前記相補データバス線の電位を増幅するセンスバッファ(20)と、該センスバッファへの信号入力側において該相補データバス線にそれぞれ直列に接続されたデータ転送用の1対のトランジスタ(Q10, 2. A sense buffer for amplifying the potential of the complementary data bus lines (20), the signal input side to the sense buffer the complementary data bus line to a pair of connection data transfer in series transistor (Q10,
    Q11)とをさらに具備し、該相補データバス線のリセットを解除した時に該センスバッファの活性化に先立って該1対のトランジスタをオンさせるようにしたことを特徴とする請求項1に記載の半導体記憶装置。 Q11) and further comprising a, prior to the activation of the sense buffer when releasing the reset of the complementary data bus line according to claim 1, characterized in that so as to turn on the transistors of the pair the semiconductor memory device.
  3. 【請求項3】 請求項1に記載の半導体記憶装置において、前記相補データバス線の電位を増幅するカレントミラー型の増幅回路(31,32)をさらに具備し、前記リセット信号に代えて一定レベル(VCC)の信号を前記1対のトランジスタに供給し、それによって該1対のトランジスタを常にオン状態とするようにしたことを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 1, further comprising: further comprising a current mirror type amplifier circuit for amplifying the potential of the complementary data bus lines (31, 32), a constant level in place of the reset signal a signal (VCC) is supplied to the transistor of said pair, whereby the semiconductor memory device is characterized in that so as to always turn on the transistors of the pair.
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