JPH03148170A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【発明の詳細な説明】
Ｃ産業上の利用分野〕
本発明は、ＭＩＳトランジスタによって構成されたスタ
ティック型メモリセルに関する。DETAILED DESCRIPTION OF THE INVENTION C. Industrial Application Field The present invention relates to a static memory cell configured with MIS transistors.
［発明の概要］
本発明は半導体集積回路装置に用いられるスタティック
型メモリセル於いて、単結晶シリコン基板表面に騒動用
ＭＩＳトランジスタを形成し、単結晶シリコン基板表面
上に絶縁膜を介して負荷用ＭＩＳトランジスタ及び伝送
用ＭＩＳトランジスタを形成するとともに負荷用ＭＩＳ
トランジスタＲ１及びＲ２と伝送用ＭＩＳトランジスタ
Ｑ３及びＱ４のチャンネル部に接する層間絶縁膜を負荷
用ＭＩＳトランジスタＲ１及びＲ２と伝送用ＭＩＳトラ
ンジスタＱ３及びＱ４のゲート絶縁膜よりも厚くし不純
物をほとんど含まない酸化硅素で形成したことによって
、寄生ＭＩＳトランジスタによる誤動作がなく負 −
画用ＭＩＳトランジスタ及び伝送用ＭＩＳトランジスタ
のリーク電流の少ないスタティック型メモリセルをチッ
プサイズの低減を計りながら実現したものである。[Summary of the Invention] The present invention relates to a static memory cell used in a semiconductor integrated circuit device, in which a MIS transistor for disturbance is formed on the surface of a single crystal silicon substrate, and a MIS transistor for load is formed on the surface of the single crystal silicon substrate via an insulating film. Forms MIS transistors and MIS transistors for transmission, as well as MIS for loads.
The interlayer insulating film in contact with the channel parts of the transistors R1 and R2 and the transmission MIS transistors Q3 and Q4 is made thicker than the gate insulating film of the load MIS transistors R1 and R2 and the transmission MIS transistors Q3 and Q4, and is oxidized to contain almost no impurities. By forming the memory cell with silicon, a static memory cell is realized that does not cause malfunctions due to parasitic MIS transistors and has low leakage current from negative picture MIS transistors and transmission MIS transistors while reducing the chip size.
［従来の技術］
従来技術によるＣＭＩＳスタティック型メモツメモリセ
ル施例の平面図及び断面図を第４図及び第５図に示す。[Prior Art] A plan view and a cross-sectional view of an example of a CMIS static memory cell according to the prior art are shown in FIGS. 4 and 5.
第６図は第４図に示したＣＭＩＳスタティック型メモツ
メモリセル図である。FIG. 6 is a diagram of the CMIS static type memory cell shown in FIG. 4.
２００は、Ｐ−型単結晶シリコン基板である。200 is a P-type single crystal silicon substrate.
２０１・２０２・２０３・２０４・２０５・２０６は、
ｐ−型単結晶シリコン基板２００の一表面に形成された
Ｎ＋型領領域ある。２０７・２０８は、Ｐ−型単結晶シ
リコン基板２００の一表面に絶縁膜を介して形成された
１層目のＮ“型多結晶シリコン薄膜層である。２０９・
２１０は、１層目のＮ＋型型詰結晶シリコン薄膜層２０
７２０８上に絶縁膜を介して形成された２層目のＮ＋型
型詰結晶シリコン薄膜層ある。201, 202, 203, 204, 205, 206 are
There is an N+ type region formed on one surface of the p-type single crystal silicon substrate 200. 207 and 208 are first N" type polycrystalline silicon thin film layers formed on one surface of the P-type single crystal silicon substrate 200 with an insulating film interposed therebetween. 209.
210 is the first N+ type packed crystalline silicon thin film layer 20
A second N+ type packed crystalline silicon thin film layer is formed on 7208 with an insulating film interposed therebetween.
２１３・２１６・２１７及び２１４・２１５は。213, 216, 217 and 214, 215.
２層目のＮ＋＋多結晶シリコン薄膜層２０９・２１０上
に絶ｍ膜を介して形成された３層目のＰ＋型及びＮ−型
多結晶シリコン薄膜層である。This is a third layer of P+ type and N− type polycrystalline silicon thin film layer formed on the second layer of N++ polycrystalline silicon thin film layer 209 and 210 via an absolute film.
２２０・２２１・２２３は、Ｎ＋型領領域２０１たは２
０２及び２０４と１層目のＮ＋型型詰結晶シリコンＮ膜
層２０７び２０８とを電気的に接続するための埋め込み
コンタクト部である。220, 221, and 223 are N+ type regions 201 or 2
This is a buried contact portion for electrically connecting 02 and 204 to the first N+ type packed crystal silicon N film layers 207 and 208.
２２２は、Ｎ１型領域２０３と２層目のＮ１型多結晶シ
リコン薄膜Ｍ２Ｏ９とを電気的に接続するための埋め込
みコンタクト部である。２１１・２１２は、１層目のＮ
＋型多結晶シリコンｆｉ１膜層２０８または２Ｎ目のＮ
＋＋多結晶シリコン薄膜層２０９と３層目のＰ＋型多結
晶シリコン薄膜層２１６または２１７とを電気的に接続
するためのコンタクトホールである。２１８・２１９は
、Ｎ′型領領域２０５たは２０６と第５図では国権して
いないが３層目のＰ＋型及びＮ−型多結晶シリコン薄膜
Ｍ２１３・２１６・２１７及び２１４・２１５上に絶縁
膜を介し＝ ６−
て形成されたアルミニューム配線層２２４とを電気的に
接続するためのコンタクトホールである。222 is a buried contact portion for electrically connecting the N1 type region 203 and the second layer N1 type polycrystalline silicon thin film M2O9. 211 and 212 are N of the first layer
+ type polycrystalline silicon fi1 film layer 208 or 2Nth N
This is a contact hole for electrically connecting the ++ polycrystalline silicon thin film layer 209 and the third P+ type polycrystalline silicon thin film layer 216 or 217. 218 and 219 are insulated on the N' type region 205 or 206 and the third layer of P+ type and N- type polycrystalline silicon thin films M213, 216, 217 and 214 and 215, which are not under national control in FIG. This is a contact hole for electrically connecting to the aluminum wiring layer 224 formed through the film.
２３１は、１層目のＮ＋型型詰結晶シリコン薄膜層２０
８ゲート電極とする駆動用ＮチャンネルＭＩＳトランジ
スタＱ１のゲート絶縁膜である。２３２は、２層目のＮ
＋型型詰結晶シリコン薄膜層２１０ゲート電極とする伝
送用Ｎチャンネル対工ＳトランジスタＱ３のゲート絶縁
膜である。２３３は、１層目のＮ“型多結晶シリコン薄
膜層２０８をゲート電極とする負荷用ＰチャンネルＭＩ
ＳトランジスタＲ１のゲート絶縁膜であり、２３４は３
層目のＰ＋型及びＮ−型多結晶シリコン薄膜層２１３・
２１６・２１７及び２１４・２１５とアルミニューム配
線層２２４との層間絶縁膜である。231 is the first N+ type packed crystalline silicon thin film layer 20
This is a gate insulating film of a driving N-channel MIS transistor Q1 having eight gate electrodes. 232 is the second layer N
+ type packed crystalline silicon thin film layer 210 This is the gate insulating film of the transmission N-channel pair S transistor Q3 which serves as the gate electrode. 233 is a P-channel MI for load using the first N" type polycrystalline silicon thin film layer 208 as a gate electrode.
234 is the gate insulating film of the S transistor R1, and 234 is the gate insulating film of the S transistor R1.
Layer P+ type and N- type polycrystalline silicon thin film layer 213.
This is an interlayer insulating film between 216, 217 and 214, 215 and the aluminum wiring layer 224.
チャンネル部がＰ−型単結晶シリコン基板２００表面に
形成された駆動用ＮチャンネルＭＩＳトランジスタＱ１
及びＱ２のソース・ドレイン・ゲートはＮ＋型領領域２
０１２０３・ＩＪｉｉＪ＝ ７ ＝
目のＮ＋型型詰結晶シリコン薄膜層２０８びＮ１型領域
２０２・２０４・２層目のＮ＋型型詰結晶シリコン薄膜
層２０９あり、伝送用ＮチャンネルＭＩＳトランジスタ
Ｑ３及びＱ４のソースまたはドレイン・ドレインまたは
ソース・ゲートはＮ＋型領領域２０３２０５・２層目の
Ｎ＋型多結晶シリコン薄膜ＦＪ２１０及びＮ＋型領領域
２０４２０６・２層目のＮ１型多結晶シリコン薄膜層２
１０である。チャンネル部が３層目のＮ−型多結晶シリ
コン薄膜層２１４及び２１５に形成された負荷用Ｐチャ
ンネルＭＩＳトランジスタＲ１及びＲ２のソース・ドレ
イン・ゲートは、３層目のＰ＋型多結晶シリコン薄膜層
２１３・２１６・１層目のＮ＋型型詰結晶シリコン薄膜
層２０８び３層目のＰ＋型多結晶シリコン薄膜層２１３
・２１７・２層目のＮ１型多結晶シリコン薄膜層２０９
である。A driving N-channel MIS transistor Q1 whose channel portion is formed on the surface of a P-type single crystal silicon substrate 200
The source, drain, and gate of Q2 are N+ type region 2.
01203・IJiiJ=7= N+ type packed crystalline silicon thin film layer 208 and N1 type regions 202, 204, second layer N+ type packed crystalline silicon thin film layer 209, transmission N channel MIS transistors Q3 and Q4 Source or drain Drain or source gate is N+ type region 203205, second layer N+ type polycrystalline silicon thin film FJ210 and N+ type region 204206, second layer N1 type polycrystalline silicon thin film layer 2
It is 10. The sources, drains, and gates of the load P-channel MIS transistors R1 and R2, whose channel portions are formed in the third layer of N− type polycrystalline silicon thin film layers 214 and 215, are formed in the third layer of P+ type polycrystalline silicon thin film layer. 213, 216, first N+ type packed crystalline silicon thin film layer 208 and third layer P+ type polycrystalline silicon thin film layer 213
・217・Second layer N1 type polycrystalline silicon thin film layer 209
It is.
また ■ＳＳの配線は、１層目のＮ＋型多結晶シリコン
ＷＪ膜層２０７である。ＶＤＤの配線は、３層目のＰ＋
型多結晶シリコン薄ＰｉＩ層２１ −
３である。ワード線ＷＬは、２層目のＮ＋型多結晶シリ
コン蒋膜層２１０である。ビット線対ＢＬ及び／ＢＬは
、コンタクトホール２１８及び２１９に接続されるアル
ミニューム配線層２２４である。Further, (2) the SS wiring is the first N+ type polycrystalline silicon WJ film layer 207. The VDD wiring is P+ on the third layer.
type polycrystalline silicon thin PiI layer 21-3. The word line WL is a second N+ type polycrystalline silicon film layer 210. Bit line pair BL and /BL is an aluminum wiring layer 224 connected to contact holes 218 and 219.
［発明が解決しようとする課題］
ところで、スタティック型メモリセルの設計上、駆動用
ＮチャンネルＭＩＳトランジスタＱ１及びＱ２と伝送用
ＮチャンネルＭＩＳトランジスタＱ３及びＱ４とによっ
て、スタティック型メモリセルの安定性が決定されるの
で一般的にβ（ＭＩＳトランジスタのＬとＷによるＭＩ
Ｓトランジスタの能力）比を３：ｌ以−ヒにすると共に
、チップサイズを小さく抑えるため、駆動用Ｎチャンネ
ルＭＩＳトランジスタＱ１及びＱ２と伝送用Ｎチャンネ
ル対工ＳトランジスタＱ３及びＱ４のトランジスタサイ
ズ（ＭＩＳトランジスタのＬとＷ）をできるだけ小さい
寸法にしなければならない。[Problems to be Solved by the Invention] By the way, in the design of the static memory cell, the stability of the static memory cell is determined by the drive N-channel MIS transistors Q1 and Q2 and the transmission N-channel MIS transistors Q3 and Q4. Therefore, in general, β (MI due to L and W of the MIS transistor
In order to increase the ratio (capacity of S transistors) to 3:1 or higher and to keep the chip size small, the transistor size (MIS The dimensions of the transistor (L and W) must be made as small as possible.
そこで、従来 伝送用ＮチャンネルＭＩＳ トランジス
タＱ３及びＱ４のβをでき石だけ小さくすることで駆動
用ＮチャンネルＭ Ｉ Ｓ トランジスタＱ１及びＱ２
のβを小さくするようにしていた。Therefore, by reducing β of the conventional transmission N-channel MIS transistors Q3 and Q4, the driving N-channel MIS transistors Q1 and Q2
I tried to make β smaller.
しかし、従来技術では伝送用ＮチャンネルＭＩＳトラン
ジスタＱ３及びＱ４のβがＷの最小寸法で決まるので、
メモリセルのセルサイズを小さくするのに限度があった
。However, in the conventional technology, β of transmission N-channel MIS transistors Q3 and Q4 is determined by the minimum dimension of W.
There was a limit to how small the cell size of memory cells could be.
［課題を解決するための手段］
本発明の半導体集積回路装置は、チャンネル部が半導体
基板表面に形成された駆動用ＭＩＳトランジスタＱ１及
びＱ２とチャンネル部が絶縁膜上の半導体薄膜層に形成
された負荷用ＭＩＳトランジスタＲ１及びＲ２と伝送用
ＭＩＳトランジスタＱ３及びＱ４とでスタティック型メ
モリセルが構成され、前記負荷用ＭＩＳ ｌ−ランジス
タＲ１及びＲ２上に第１の絶！！膜を介し前記伝送用Ｍ
ＩＳトランジスタＱ３及びＱ４が設けられると共に前記
負荷用ＭＩＳトランジスタＲ１及びＲ２もしくは前記伝
送用ＭＩＳトラン１０ −
ジスタＱ３及びＱ４のチャンネル部に接する少なくとも
一部の第１の絶縁膜の膜厚は前記負荷用ＭＩＳ ｌ−ラ
ンジスタＲ１及びＲ２もしくは伝送用ＭＩＳトランジス
タＱ３及びＱ４のゲート絶縁膜よりも厚く形成され、前
記伝送用ＭＩＳトランジスタＱ３及びＱ４上に第２の絶
縁膜を介してビット線対の金属配＃層が設けられると共
に前記伝送用ＭＩＳトランジスタＱ３及びＱ４のチャン
ネル部に接する少なくとも一部の第２の絶縁膜の膜厚は
前記伝送用ＭＩＳトランジスタＱ３及びＱ４のゲート絶
縁膜よりも厚く形成されていることを特徴とする。[Means for Solving the Problems] A semiconductor integrated circuit device of the present invention includes drive MIS transistors Q1 and Q2 whose channel portions are formed on the surface of a semiconductor substrate, and whose channel portions are formed on a semiconductor thin film layer on an insulating film. A static memory cell is constituted by the load MIS transistors R1 and R2 and the transmission MIS transistors Q3 and Q4, and a first transistor is arranged on the load MIS transistors R1 and R2. ! M for said transmission through the membrane
IS transistors Q3 and Q4 are provided, and the film thickness of at least a portion of the first insulating film in contact with the channel portions of the load MIS transistors R1 and R2 or the transmission MIS transistor 10 - transistors Q3 and Q4 is equal to the thickness of the load MIS transistors R1 and R2 or the transmission MIS transistor 10. The metal wiring of the bit line pair is formed thicker than the gate insulating film of the MIS l-transistors R1 and R2 or the transmission MIS transistors Q3 and Q4, and is formed on the transmission MIS transistors Q3 and Q4 via a second insulating film. At least a portion of the second insulating film in contact with the channel portions of the transmission MIS transistors Q3 and Q4 is formed thicker than the gate insulating film of the transmission MIS transistors Q3 and Q4. It is characterized by
［実施例］
本発明の一実施例として、ＣＭＩＳスタティック型メモ
型上モリセル図及び断面図を第１図及び第２図に示す。[Example] As an example of the present invention, a diagram and a sectional view of a CMIS static memo type Mori cell are shown in FIGS. 1 and 2.
第３図は、第１図に示したＣＭＩＳスタティック型メモ
型上モリセル図である。FIG. 3 is a Mori cell diagram of the CMIS static type memo type shown in FIG.
１００は、Ｐ−型単結晶シリコン基板である。100 is a P-type single crystal silicon substrate.
１０１・１０２・１０３・１０４は、Ｐ−型車１１
結晶シリコン基板１００の一表面に形成されたＮ＋型領
欅である。１０５・１０６は、Ｐ−型単結晶シリコン基
板１００の一表面に絶縁膜を介して形成された１層目の
Ｎ＋＋多結晶シリコンＮ膜層である。１０７は、１層目
のＮ＋型型詰結晶シリコン薄膜層１０５１０６上に絶縁
膜を介して形成された２層目のＮ＋型多結晶シリコン薄
ｍ層である。１０８・１１１・１１２及び１０９・１１
０は、２層目のＮ１型多結晶シリコンＮ膜層１０７上に
絶縁膜を介して形成された３層目のＰ＋型及びＮ−型多
結晶シリコン薄膜層である。１１３は、３層目のＰ＋型
及びＮ−型多結晶シリコンＮ膜Ｗｉ１０８・１１１・１
１２及び１０９・１１０上に絶縁膜を介して形成された
４層目のＮ８型多結晶シリコンＮ膜層である。１１４・
１１５・１１８・１１９及び１１６・１１７は、４層目
のＮ＋型多結晶シリコン薄！！層１１３上に絶縁膜を介
して形成された５Ｎ目のＮ＋型及びＰ−型多結晶シリコ
ン薄膜層である。１３０・１３１は、Ｎ＋型領域 ２−
１０１または１０２と１層目のＮ＋型型詰結晶シリコン
薄膜１０５とを電気的に接続するための埋め込みコンタ
クト部である。１３２は、Ｎ“型領域１０３と２層目の
Ｎ＋型型詰結晶シリコン薄膜層１０７を電気的に接続す
るための埋め込みコンタクト部である。１３３は、Ｎ＋
型領領域１０４１層目のＮ＋型型詰結晶シリコン薄膜層
１０６を電気的に接続するための埋め込みコンタクト部
である。１３４は、２層目のＮ１型多結晶シリコン薄膜
層１０７と３層目のＰ１型多結晶シリコン薄ＩＩ層１１
１とを電気的に接続するためのコンタクトホールである
。１３５は、１層目のＮ＋型型詰結晶シリコン薄膜層１
０６３Ｎ目のＰ＋型多結晶シリコン薄膜層１１２とを電
気的に接続するためのコンタクトホールである。１３６
・１３７は、少なくとも一部がコンタクトホール１３４
・１３５上にあり、３層目のＰ＋型多結晶シリコン薄膜
Ｍ１１１または１１．２と５ＷＪ目のＮ”型多結晶シリ
コン薄膜層１１４または１１５とを電気的に接続する〜
１３−
ためのコンタクトホールである。１３８・１３９は、少
なくとも一部がＩＮ目のＮ＋型型詰結晶シリコン薄膜層
１０５たは３層目のＰ中型多結晶シリコン薄膜層１０８
上に絶＃ｉ膜を介して形成された５層目のＮ＋型型詰結
晶シリコン薄膜層１１８たは１１９と第１図では国権し
ていないが５層目のＮ＋型及びＰ−型多結晶シリコン薄
膜１ｉ１１４・１１５・１１８・１１９及び１１６・１
１７上に絶縁膜を介して形成されたアルミニューム配線
層１２０とを電気的に接続するためのコンタクトホール
である。101, 102, 103, and 104 are N+ type regions formed on one surface of the P- type wheel 11 and the crystalline silicon substrate 100. 105 and 106 are first N++ polycrystalline silicon N film layers formed on one surface of the P- type single crystal silicon substrate 100 with an insulating film interposed therebetween. 107 is a second N+ type polycrystalline silicon thin m layer formed on the first N+ type packed crystalline silicon thin film layer 105106 with an insulating film interposed therebetween. 108, 111, 112 and 109, 11
0 is the third P+ type and N− type polycrystalline silicon thin film layer formed on the second layer N1 type polycrystalline silicon N film layer 107 with an insulating film interposed therebetween. 113 is the third layer P+ type and N- type polycrystalline silicon N film Wi108.111.1
This is a fourth N8 type polycrystalline silicon N film layer formed on 12, 109, and 110 with an insulating film interposed therebetween. 114・
115, 118, 119 and 116, 117 are the fourth layer of N+ type polycrystalline silicon! ! This is a 5Nth N+ type and P− type polycrystalline silicon thin film layer formed on layer 113 via an insulating film. 130 and 131 are buried contact portions for electrically connecting the N+ type region 2-101 or 102 and the first layer N+ type packed crystalline silicon thin film 105. 132 is a buried contact portion for electrically connecting the N" type region 103 and the second N+ type packed crystalline silicon thin film layer 107. 133 is an N+ type packed crystal silicon thin film layer 107.
This is a buried contact portion for electrically connecting the N+ type packed crystalline silicon thin film layer 106 of the mold region 1041 layer. 134 is a second N1 type polycrystalline silicon thin film layer 107 and a third layer P1 type polycrystalline silicon thin II layer 11.
This is a contact hole for electrically connecting with 1. 135 is the first N+ type packed crystalline silicon thin film layer 1
This is a contact hole for electrically connecting to the 063Nth P+ type polycrystalline silicon thin film layer 112. 136
・137 is at least partially a contact hole 134
・It is located on 135 and electrically connects the third layer P+ type polycrystalline silicon thin film M111 or 11.2 and the 5th WJ N'' type polycrystalline silicon thin film layer 114 or 115 ~
13- This is a contact hole for. 138 and 139 are the N+ type packed crystal silicon thin film layer 105 of the IN-th layer or the P medium polycrystalline silicon thin film layer 108 of the third layer.
A fifth layer of N+ type packed crystalline silicon thin film layer 118 or 119 is formed on top with an isolated #i film interposed therebetween, and a fifth layer of N+ type and P- type polycrystalline silicon, which is not under national control, is shown in Fig. 1. Silicon thin film 1i114, 115, 118, 119 and 116.1
This is a contact hole for electrically connecting to the aluminum wiring layer 120 formed on the aluminum wiring layer 17 via an insulating film.
１５０は、１層目のＮ１型多結晶シリコン薄膜層１０６
をゲート電極とする騒動用ＮチャンネルＭＩＳトランジ
スタＱ１のゲート絶縁膜である。１５１は、１Ｎ目のＮ
＋型型詰結晶シリコン薄膜層１０６ゲート電極とする負
荷用ＰチャンネルＭＩＳトランジスタＲ１のゲート絶ｍ
ＦＪである。１５２は、３層目のＰ＋型及びＮ−型多結
晶シリコン薄膜層１０８・１１１・１１２及び１１９・
１１０と４Ｎ目のＮ＋型多結晶シ ４−
リコン薄膜層１１３との眉間絶縁膜であり、負荷用ＭＩ
ＳトランジスタＲ１のゲート絶縁膜１５１よりも厚く尚
且つほとんど不純物を含まない酸化硅素によって形成さ
れている。１５３は、４Ｎ目のＮ＋型型詰結晶シリコン
薄膜層１１３ゲート電極とする伝送用ＮチャンネルＭＩ
ＳトランジスタＱ３のゲート絶縁膜である。１５４は、
５層目のＮ１型及びＰ−型多結晶シリコン薄膜層１１４
・１１５・１１８・１１９及び１１６・１１７とアルミ
ニューム配線層１２０との層間絶縁膜であり、ゲート絶
縁Ｍ１５３よりも厚く尚且つほとんど不純物を含まない
酸化硅素によって形成されている。150 is the first N1 type polycrystalline silicon thin film layer 106
This is the gate insulating film of the disturbance N-channel MIS transistor Q1 having the gate electrode. 151 is the 1Nth N
+ type packed crystalline silicon thin film layer 106 gate electrode of load P-channel MIS transistor R1
It is FJ. 152 is the third P+ type and N- type polycrystalline silicon thin film layer 108, 111, 112 and 119.
110 and the 4Nth N+ type polycrystalline silicon thin film layer 113.
It is made of silicon oxide, which is thicker than the gate insulating film 151 of the S transistor R1 and contains almost no impurities. 153 is the 4Nth N+ type packed crystalline silicon thin film layer 113 for transmission N-channel MI as the gate electrode.
This is the gate insulating film of the S transistor Q3. 154 is
Fifth layer N1 type and P- type polycrystalline silicon thin film layer 114
- This is an interlayer insulating film between 115, 118, 119 and 116, 117 and the aluminum wiring layer 120, and is made of silicon oxide, which is thicker than the gate insulator M153 and contains almost no impurities.
チャンネル部がＰ−型単結晶シリコン基板１００表面に
形成された駆動用ＮチャンネルＭＩＳトランジスタＱ１
及びＱ２のソース・ドレイン・ゲートは、Ｎ“型領域１
０１・１０３・１層目のＮ１型多結晶シリコン薄膜Ｍ１
０６及びＮ＋型領領域１０２１０４・２層目のＮ“型多
結晶シリコン薄膜Ｊｉｌ１０７である。チャンネル１５
部が３Ｎ目のＮ−型多結晶シリコン薄ＭＮ１１０９及び
１１０に形成された負荷用ＰチャンネルＭＩＳトランジ
スタＲ１及びＲ２のソース・ドレイン・ゲートは、３層
目のＰ＋型多結晶シリコン薄膜層１０８・１１１・１層
目のＮ＋型型詰結晶シリコン薄膜層１０６び３層目のＰ
＋型多結晶シリコン薄膜ＪｉＪ１０８・１１２・２Ｎ目
のＮ＋＋多結晶シリコン薄膜層１０７である。A driving N-channel MIS transistor Q1 whose channel portion is formed on the surface of a P-type single crystal silicon substrate 100
and the source, drain, and gate of Q2 are N“ type region 1
01・103・1st layer N1 type polycrystalline silicon thin film M1
06 and the N+ type region 102104 and the second layer N" type polycrystalline silicon thin film Jil107. The channel 15 part is the load P channel MIS transistor formed in the 3Nth N- type polycrystalline silicon thin MN1109 and 110. The source, drain, and gate of R1 and R2 are the third P+ type polycrystalline silicon thin film layer 108, 111, the first layer N+ type packed crystalline silicon thin film layer 106, and the third layer P+ type polycrystalline silicon thin film layer 106.
+ type polycrystalline silicon thin film JiJ108, 112, 2Nth N++ polycrystalline silicon thin film layer 107.
チャンネル部が５層目のＰ−型多結晶シリコン薄膜層１
１６及び１１７に形成された伝送用ＮチャンネルＭＩＳ
トランジスタＱ３及びＱ４のソースまたはドレイン・
ドレインまたはソース・ゲートは、５層目のＮ１型多結
晶シリコン薄膜層１１４・１１８・４層目のＮ＋＋多結
晶シリコン薄膜Ｎ１１３及び５層目のＮ＋型型詰結晶シ
リコン薄膜層１１５１１９・４１ｆ目のＮ１型多結晶シ
リコン薄膜Ｎ１１３である。P-type polycrystalline silicon thin film layer 1 whose channel portion is the fifth layer
N-channel MIS for transmission formed in 16 and 117
The sources or drains of transistors Q3 and Q4
The drain or source gate is formed by the fifth N1 type polycrystalline silicon thin film layer 114, 118, the fourth layer N++ polycrystalline silicon thin film N113, the fifth layer N+ type packed crystalline silicon thin film layer 115119, the 41fth layer This is an N1 type polycrystalline silicon thin film N113.
ＶＳＳの配線は、１層目のＮ＋＋多結晶シリコン薄膜Ｎ
１０５である。ＶＤＤの配線は、ＶＳＳの配線１０５と
平行に形成されるとともに−１６−
負荷用ＰチャンネルＭＩＳトランジスタＲ１及びＲ２の
ソースと一体形成された３Ｎ目のＰ１１型多結晶シリコ
ン薄膜１０８である。ワード＃ｌＷＬの配線は、ＶＳＳ
の配線１０５と平行に形成されるとともに伝送用Ｎチャ
ンネルＭＩＳトランジスタＱ３及びＱ４のゲート電極と
一体形成された４層目のＮ＋型型詰結晶シリコン薄膜層
１１３ある。ビット線対ＢＬ及び／ＢＬの配線は、ＶＳ
Ｓの配線１０５及びワード線ＷＬ１１３と直交して形成
されるとともにコンタクトホール１３８及び１３９に接
続されたアルミニューム配線層１２０である。The VSS wiring is the first layer of N++ polycrystalline silicon thin film N.
It is 105. The VDD wiring is a 3Nth P11 type polycrystalline silicon thin film 108 formed parallel to the VSS wiring 105 and integrally formed with the sources of the -16- load P-channel MIS transistors R1 and R2. The wiring of word #lWL is VSS
There is a fourth N+ type packed crystalline silicon thin film layer 113 formed parallel to the wiring 105 and integrally formed with the gate electrodes of the transmission N-channel MIS transistors Q3 and Q4. The wiring of bit line pair BL and /BL is VS
The aluminum wiring layer 120 is formed perpendicularly to the S wiring 105 and word line WL113 and is connected to contact holes 138 and 139.
本発明によれば、伝送用ＮチャンネルＭＩＳトランジス
タＱ３及びＱ４のチャンネル部をＰ−型単結晶シリコン
基板１００表面に設けず駆動用ＮチャンネルＭＩＳ ｌ
−ランジスタＱ１及びＱ２もしくは負荷用Ｐチャンネル
ＭＩＳトランジスタＲ１及びＲ２上に絶縁膜を介して形
成された５層目のＰ−型多結晶シリコン薄膜層１１６及
び１１７に設けることによって、トランジ１７
スタの移動度がチャンネル部をＰ−型単結晶シリコン基
板１００表面に設けられたトランジスタよりも低いので
Ｗの最小寸法を使用しなくても良い。According to the present invention, the channel portions of the transmission N-channel MIS transistors Q3 and Q4 are not provided on the surface of the P-type single crystal silicon substrate 100, and the driving N-channel MIS transistors Q3 and Q4 are
- By providing the fifth P-type polycrystalline silicon thin film layers 116 and 117 formed on the transistors Q1 and Q2 or the load P-channel MIS transistors R1 and R2 via an insulating film, the transistor 17 can be moved. Since the channel portion is lower than that of a transistor provided on the surface of the P-type single crystal silicon substrate 100, the minimum dimension of W need not be used.
また、伝送用ＮチャンネルＭＩＳトランジスタＱ３及び
Ｑ４を駆動用ＮチャンネルＭＩＳトランジスタＱ１及び
Ｑ２と同じＰ−型単結晶シリコン基板１００表面に設け
ていないので、伝送用ＮチャンネルＭＩＳトランジスタ
Ｑ３及びＱ４を設けるための面積が不要となった。Furthermore, since the transmission N-channel MIS transistors Q3 and Q4 are not provided on the same surface of the P-type single crystal silicon substrate 100 as the driving N-channel MIS transistors Q1 and Q2, area is no longer required.
更に、伝送用ＭＩＳトランジスタＱ３のゲート電極１１
３をゲート電極として負荷用ＭＩＳトランジスタＲ１の
ソースバチヤンネル部・ドレインである３層目のＰ１１
型多結晶シリコン薄膜１０８・３層目のＮ−型多結晶シ
リコン薄膜層１０９・３層目のＰ＋型多結晶シリコン薄
膜層１１１を共有した寄生ＭＩＳトランジスタ及びビッ
ト線ＢＬであるアルミニューム配ｗＡＮ１２０をゲート
電極として伝送用ＭＩＳトランジスタＱ３のソースまた
はドレイン・チャンネ ８−
ル部・ドレインまそはソースである５層目のＮ１型多結
晶シリコン薄膜Ｊ！７１１８・５層目のＰ−型多結晶シ
リコン薄膜層１１６・５層目のＮ“型多結晶シリコン薄
膜Ｎ１１４を共有した寄生ＭＩＳ トランジスタは、ゲ
ート絶縁膜である層間絶縁膜１５２及び１５４を厚くす
ることによって、しきい値電圧を動作上問題が起こらな
いようにすることができるとともに負荷用ＭＩＳトラン
ジスタ及び伝送用ＭＩＳトランジスタのソースとドレイ
ン間のリーク電流を少なくすることができる。Furthermore, the gate electrode 11 of the transmission MIS transistor Q3
P11 in the third layer which is the source channel part and drain of the load MIS transistor R1 with P3 as the gate electrode.
A parasitic MIS transistor and an aluminum wiring wAN 120, which is a bit line BL, share a type polycrystalline silicon thin film 108, a third layer N− type polycrystalline silicon thin film layer 109, and a third layer P+ type polycrystalline silicon thin film layer 111. The fifth layer N1 type polycrystalline silicon thin film J is used as the gate electrode for the source or drain of the transmission MIS transistor Q3. 7118/5th layer P-type polycrystalline silicon thin film layer 116/5th layer N" type polycrystalline silicon thin film N114 is shared by the parasitic MIS transistors by thickening interlayer insulating films 152 and 154, which are gate insulating films. By doing so, the threshold voltage can be set so that no operational problems occur, and leakage current between the sources and drains of the load MIS transistor and the transmission MIS transistor can be reduced.
更にまた、居間絶縁膜１５２及び】５４をほとんど不純
物を含まない酸化硅素にすることによっても、負荷用Ｍ
ＩＳトランジスタ及び伝送用ＭＩＳトランジスタのチャ
ンネル部である３層目のＮ−型多結晶シリコン薄膜層１
０９及び５層目のＰ−型多結晶シリコン薄膜層１１６に
ＮもしくはＰ壁領域が形成されないようにすることで負
荷用ＭＩＳトランジスタ及び伝送用Ｍ■Ｓトランジスタ
のソースとドレイン間のり− ９−
り電流を少なくすることができる。Furthermore, the load M
Third layer N-type polycrystalline silicon thin film layer 1 which is the channel part of the IS transistor and the transmission MIS transistor
By preventing the formation of N or P wall regions in the 09 and 5th P-type polycrystalline silicon thin film layers 116, the gap between the source and drain of the load MIS transistor and the transmission M■S transistor is reduced. Current can be reduced.
尚 本発明は、１層目・２層目・４層目のＮ“型多結晶
シリコン薄膜層の代りにポリサイド薄膜層、３層目のＰ
＋型及びＮ−型多結晶シリコン薄膜層の代りにＰ＋型及
びＮ−型単結晶シリコン薄膜層もしくはチャンネル部の
みがＮ−型単結晶シリコンまたは多結晶シリコン薄膜層
、５層目のＮ＋型及びＰ−型多結晶シリコン薄膜層の代
りにＮ＋型及びＰ−型単結晶シリコン薄膜層もしくはチ
ャンネル部のみがＰ−型単結晶シリコンまたは多結晶シ
リコン薄膜層等、使用する半導体材料は限定されず、伝
送用ＭＩＳトランジスタＱ３及びＱ４としてＮチャンネ
ルＭＩＳトランジスタを用いたが、ＰチャンネルＭ■Ｓ
トランジスタを用いても同様な効果が得られるのは言う
までもない。また、層間絶縁膜を一層によって形成した
が負荷用ＭＩＳトランジスタ及び伝送用ＭＩＳトランジ
スタのチャンネル部に接する例の少なくとも一部をほと
んど不純物の含まない絶縁膜にすれば二層以上で構成
０ ０
しても同様な効果が得られるのは言うまでもない。In the present invention, instead of the first, second, and fourth N" type polycrystalline silicon thin film layers, a polycide thin film layer and a third P layer are used.
Instead of the + type and N- type polycrystalline silicon thin film layers, only the P+ type and N- type single crystal silicon thin film layers or only the channel part is an N- type single crystal silicon or polycrystalline silicon thin film layer, and the fifth layer is the N+ type and The semiconductor material used is not limited, such as an N + type and P- type single crystal silicon thin film layer instead of the P- type polycrystalline silicon thin film layer, or a P- type single crystal silicon or polycrystalline silicon thin film layer only for the channel part, N-channel MIS transistors were used as transmission MIS transistors Q3 and Q4, but P-channel M
It goes without saying that similar effects can be obtained by using transistors. In addition, although the interlayer insulating film is formed of one layer, it can be formed of two or more layers if at least a part of the example in contact with the channel portion of the load MIS transistor and the transmission MIS transistor is made of an insulating film containing almost no impurities.
Needless to say, the same effect can be obtained even if the value is 0 0.
［発明の効果］
以上述べたように、伝送用ＭＩＳトランジスタＱ３及び
Ｑ４を駆動用ＭＩＳトランジスタＱｌ及びＱ２もしくは
負荷用ＭＩＳトランジスタＲ１及びＲ２上に絶縁膜を介
して設けることによって、伝送用ＭＩＳトランジスタＱ
３及びＱ４を形成する面積が不要になりチップサイズの
大幅な低減が実現でき、負荷用ＭＩＳトランジスタ及び
伝送用ＭＩＳトランジスタのチャンネル部に接する眉間
絶縁膜をほとんど不純物の含まない絶縁膜にすることに
よってしきい値電圧を動作上問題にならない電圧にでき
たとともにソースとドレイン間のリーク電流を少なくす
ることができた。[Effects of the Invention] As described above, by providing the transmission MIS transistors Q3 and Q4 over the driving MIS transistors Ql and Q2 or the load MIS transistors R1 and R2 via an insulating film, the transmission MIS transistor Q
3 and Q4 are no longer required, and the chip size can be significantly reduced. By making the glabella insulating film in contact with the channel parts of the load MIS transistor and the transmission MIS transistor an insulating film that contains almost no impurities. The threshold voltage could be set to a voltage that does not pose any operational problems, and the leakage current between the source and drain could be reduced.
第１図及び第２図は、本発明による平面図及び断面図で
ある。
第３図は、第１図及び第２図に示した本発明−２１−
によるＣＭＩＳスタティック型メモ型上モリセル図であ
る。
第４図及び第５図は、従来技術による平面図及び断面図
である。
第６図は、第４図及び第５図に示した従来技術によるＣ
ＭＩＳスタティック型メモ型上モリセル図である。
以上1 and 2 are a plan view and a sectional view according to the present invention. FIG. 3 is a Mori cell diagram of the CMIS static type memo type according to the present invention-21- shown in FIGS. 1 and 2. 4 and 5 are a plan view and a sectional view according to the prior art. FIG. 6 shows the C according to the prior art shown in FIGS. 4 and 5.
It is a Morisel diagram of MIS static type memo type. that's all
Claims (1)
ＭＩＳトランジスタＱ１及びＱ２とチャンネル部が絶縁
膜上の半導体薄膜層に形成された負荷用ＭＩＳトランジ
スタＲ１及びＲ２と伝送用ＭＩＳトランジスタＱ３及び
Ｑ４とでスタティック型メモリセルが構成され、前記負
荷用ＭＩＳトランジスタＲ１及びＲ２上に第１の絶縁膜
を介し前記伝送用ＭＩＳトランジスタＱ３及びＱ４が設
けられると共に前記負荷用ＭＩＳトランジスタＲ１及び
Ｒ２もしくは前記伝送用ＭＩＳトランジスタＱ３及びＱ
４のチャンネル部に接する少なくとも一部の第１の絶縁
膜の膜厚は前記負荷用ＭＩＳトランジスタＲ１及びＲ２
もしくは伝送用ＭＩＳトランジスタＱ３及びＱ４のゲー
ト絶縁膜よりも厚く形成され、前記伝送用ＭＩＳトラン
ジスタＱ３及びＱ４上に第２の絶縁膜を介してビット線
対の金属配線層が設けられると共に前記伝送用ＭＩＳト
ランジスタＱ３及びＱ４のチャンネル部に接する少なく
とも一部の第２の絶縁膜の膜厚は前記伝送用ＭＩＳトラ
ンジスタＱ３及びＱ４のゲート絶縁膜よりも厚く形成さ
れていることを特徴とする半導体集積回路装置。 ２）請求項１記載の駆動用ＭＩＳトランジスタＱ１及び
Ｑ２と伝送用ＭＩＳトランジスタＱ３及びＱ４が第１導
電型のＭＩＳトランジスタであり、負荷用ＭＩＳトラン
ジスタＲ１及びＲ２が前記第１導電型とは異なる第２導
電型のＭＩＳトランジスタであることを特徴とする半導
体集積回路装置。 ３）請求項２記載の第１導電型がＮ型であり、第２導電
型がＰ型であることを特徴とする半導体集積回路装置。 ４）請求項１記載の駆動用ＭＩＳトランジスタＱ１及び
Ｑ２が第１導電型のＭＩＳトランジスタであり、伝送用
ＭＩＳトランジスタＱ３及びＱ４と負荷用ＭＩＳトラン
ジスタＲ１及びＲ２が前記第１導電型とは異なる第２導
電型のＭＩＳトランジスタであることを特徴とする半導
体集積回路装置。 ５）請求項４記載の第１導電型がＮ型であり、第２導電
型がＰ型であることを特徴とする半導体集積回路装置。 ６）請求項１記載の半導体基板が単結晶シリコン基板で
あり、半導体薄膜層が多結晶シリコン薄膜層であること
を特徴とする半導体集積回路装置。 ７）請求項１記載の半導体基板が単結晶シリコン基板で
あり、半導体薄膜層が単結晶シリコン薄膜層であること
を特徴とする半導体集積回路装置。 ８）請求項１記載の負荷用ＭＩＳトランジスタＲ１及び
Ｒ２もしくは伝送用ＭＩＳトランジスタＱ３及びＱ４の
チャンネル部に接する少なくとも一部の第１及び第２の
絶縁膜はほとんど不純物を含まない酸化硅素であること
を特徴とする半導体集積回路装置。[Claims] 1) Drive MIS transistors Q1 and Q2 whose channel portions are formed on the surface of a semiconductor substrate, load MIS transistors R1 and R2 whose channel portions are formed on a semiconductor thin film layer on an insulating film, and transmission transistors. A static memory cell is constituted by the MIS transistors Q3 and Q4, and the transmission MIS transistors Q3 and Q4 are provided on the load MIS transistors R1 and R2 via a first insulating film, and the load MIS transistor R1 and R2 or the transmission MIS transistors Q3 and Q
The film thickness of at least a portion of the first insulating film in contact with the channel portion of No. 4 is the same as that of the load MIS transistors R1 and R2.
Alternatively, it is formed thicker than the gate insulating film of the transmission MIS transistors Q3 and Q4, and a metal wiring layer of a bit line pair is provided on the transmission MIS transistors Q3 and Q4 via a second insulating film, and the transmission A semiconductor integrated circuit characterized in that at least a portion of the second insulating film in contact with the channel portions of the MIS transistors Q3 and Q4 is formed thicker than the gate insulating film of the transmission MIS transistors Q3 and Q4. Device. 2) The driving MIS transistors Q1 and Q2 and the transmission MIS transistors Q3 and Q4 according to claim 1 are MIS transistors of a first conductivity type, and the load MIS transistors R1 and R2 are MIS transistors of a first conductivity type different from the first conductivity type. A semiconductor integrated circuit device characterized by being a two-conductivity type MIS transistor. 3) A semiconductor integrated circuit device according to claim 2, wherein the first conductivity type is N type and the second conductivity type is P type. 4) The driving MIS transistors Q1 and Q2 according to claim 1 are MIS transistors of a first conductivity type, and the transmission MIS transistors Q3 and Q4 and the load MIS transistors R1 and R2 are MIS transistors of a first conductivity type different from the first conductivity type. A semiconductor integrated circuit device characterized by being a two-conductivity type MIS transistor. 5) A semiconductor integrated circuit device according to claim 4, wherein the first conductivity type is N type and the second conductivity type is P type. 6) A semiconductor integrated circuit device according to claim 1, wherein the semiconductor substrate is a single crystal silicon substrate, and the semiconductor thin film layer is a polycrystalline silicon thin film layer. 7) A semiconductor integrated circuit device according to claim 1, wherein the semiconductor substrate is a single crystal silicon substrate, and the semiconductor thin film layer is a single crystal silicon thin film layer. 8) At least a portion of the first and second insulating films in contact with the channel portions of the load MIS transistors R1 and R2 or the transmission MIS transistors Q3 and Q4 according to claim 1 are made of silicon oxide containing almost no impurities. A semiconductor integrated circuit device characterized by:
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286507A JPH03148170A (en) | 1989-11-02 | 1989-11-02 | Semiconductor integrated circuit device |
| EP90120945A EP0426174B1 (en) | 1989-11-02 | 1990-10-31 | Semiconductor integrated circuit |
| DE69011038T DE69011038T2 (en) | 1989-11-02 | 1990-10-31 | Integrated semiconductor circuit. |
| KR1019900017519A KR910010741A (en) | 1989-11-02 | 1990-10-31 | Semiconductor integrated circuit device |
| US07/608,144 US5162889A (en) | 1989-11-02 | 1990-11-01 | Static random access memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286507A JPH03148170A (en) | 1989-11-02 | 1989-11-02 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
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| JPH03148170A true JPH03148170A (en) | 1991-06-24 |
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Family Applications (1)
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| JP1286507A Pending JPH03148170A (en) | 1989-11-02 | 1989-11-02 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
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| JP (1) | JPH03148170A (en) |
-
1989
- 1989-11-02 JP JP1286507A patent/JPH03148170A/en active Pending
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