JPH03139895A - Board for high-speed electronic component - Google Patents
Board for high-speed electronic componentInfo
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- JPH03139895A JPH03139895A JP1277391A JP27739189A JPH03139895A JP H03139895 A JPH03139895 A JP H03139895A JP 1277391 A JP1277391 A JP 1277391A JP 27739189 A JP27739189 A JP 27739189A JP H03139895 A JPH03139895 A JP H03139895A
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、高速信号を伝える信号線路を備えたパッケー
ジ、ボードなどの高速電子部品用の絶縁体からなる基板
に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field 1] The present invention relates to a substrate made of an insulator for high-speed electronic components such as packages and boards equipped with signal lines for transmitting high-speed signals.
［従来の技術ｊ
上記基板の一例として、高速で動作させるＩＣチップな
どの電子部品を実装する多層構造のセラミックパッケー
ジがある。このパッケージにおいては、従来、該パッケ
ージに備えたタングステンメタライズ等からなる信号線
路のアイソレーション値を高めるために、その信号線路
を疑似同軸線路に形成している。[Prior Art j] An example of the above-mentioned substrate is a multilayered ceramic package on which electronic components such as IC chips operated at high speed are mounted. Conventionally, in this package, in order to increase the isolation value of the signal line made of tungsten metallization or the like provided in the package, the signal line is formed into a pseudo-coaxial line.
以下、その構造を図面に従い説明する。The structure will be explained below with reference to the drawings.
第９図はその一部平面図を示し、第１０図と第１Ｉ図は
それぞれ第９図のＦ−Ｆ断面図と（、Ｇ断面図を示して
いる。FIG. 9 shows a partial plan view thereof, and FIGS. 10 and 1I respectively show a cross-sectional view taken along line FF and (, G) of FIG.
このパッケージ１０ａは、その上面１４に電子部品６０
収容用の有底のキャピテイ１８を設けている。また、パ
ッケージ内側に挟まれた層部材表面１２に信号線路２０
を備えている。そして、その信号線路２０を備えた層部
材端部をキャビティ１８内側に段状に突出させていて、
そのキャビテイ１８内両側に突出する層部材表面１２に
信号線路２０端部を露出させている。また、信号線路２
０両側の上記層部材表面１２に、タングステンメタライ
ズ等からなる幅広いグランド層３０ａを形成している。This package 10a has an electronic component 60 on its top surface 14.
A bottomed cavity 18 for accommodation is provided. Further, a signal line 20 is provided on the layer member surface 12 sandwiched inside the package.
It is equipped with The end portion of the layer member provided with the signal line 20 is made to protrude in a stepped manner inside the cavity 18,
The end portion of the signal line 20 is exposed on the layer member surface 12 that protrudes to both sides inside the cavity 18. In addition, signal line 2
A wide ground layer 30a made of tungsten metallization or the like is formed on the surface 12 of the layer member on both sides.
また、信号線路２０直上とその直下に当たるパッケージ
上下面１４．１６にタングステンメタライズ等からなる
グランド層３０ｂ、３０Ｃを広く形成している。さらに
、タングステンメタライズ等の導体を充填したヴイアフ
イル４０を、パッケージ１０ａの層部材を貫通させて、
信号線路２０両側に沿って一列に設けて、そのヴィアフ
ィル４０を介して、上記層部材表面１２とパッケージ上
下面１４．１６のグランド層３０ａ。Further, ground layers 30b and 30C made of tungsten metallization or the like are widely formed on the upper and lower surfaces 14.16 of the package directly above and below the signal line 20. Furthermore, a via film 40 filled with a conductor such as tungsten metallization is passed through the layer member of the package 10a,
The ground layer 30a is provided in a line along both sides of the signal line 20, and is connected to the layer member surface 12 and the top and bottom surfaces 14, 16 of the package via the via fill 40.
３０ｂ、３０Ｃ間を接続している。そして、信号線路２
０周囲を上記グランド層３０ａ、３０ｂ。30b and 30C are connected. And signal line 2
0 surrounding the ground layers 30a, 30b.
３０Ｃとヴィアフィル４０とで囲むようにして、信号線
路２０のアイソレーション値を高めている。30C and via fill 40 to increase the isolation value of the signal line 20.
また、前記基板の他の例として、高速で動作させるＩＣ
チップなどを封入した半導体装置を実装する多層構造の
セラミックボードがある。このボードにおいては、従来
、該ボードに備えたタングステンメタライズ等からなる
信号線路を伝わる信号の反射損失を少なく抑えるために
、その信号線路をマイクロストリップ線路に形成してい
る。Further, as another example of the substrate, an IC that operates at high speed may be used.
There is a multilayer ceramic board on which a semiconductor device encapsulating a chip or the like is mounted. Conventionally, in this board, the signal line is formed as a microstrip line in order to suppress the reflection loss of the signal transmitted through the signal line made of tungsten metallization or the like provided on the board.
以下、その構造を図面に従い説明する。The structure will be explained below with reference to the drawings.
第１２図はその一部平面図、第１３図と第１４図はそれ
ぞれ第１２図のＨ−Ｈ断面図とＩ−１断面を示している
。FIG. 12 is a partial plan view thereof, and FIGS. 13 and 14 are sectional views taken along the line HH and I-1 in FIG. 12, respectively.
このボード１０ｂは、その上面１４に、半導体装置８０
を収容する凹部７０を設けて、その凹部７０両側のボー
ド上面１４に、信号線路２０を備えている。また、信号
線路２０直下に当たるボード内側に挟まれた層部材表面
１２とボード下面１６とに、タングステンメタライズ等
からなるグランド層３０ａ、３０ｃを広く形成している
。さらに、タングステンメタライズ等の導体を充填した
ヴィアフィル４０を、ボード１０ｂの下部の層部材を貫
通させて、少数設けて、そのヴィアフィル４０を介して
、上記グランド層３０ａ、３０Ｃ間を接続している。そ
して、信号線路２０の特性インピーダンスをボード１０
ｂに実装する半導体装置８０の回路等とマツチングさせ
て、信号線路２０を伝わる信号の反射損失を少な（抑え
ている。This board 10b has a semiconductor device 80 on its top surface 14.
A recess 70 for accommodating the recess 70 is provided, and the signal line 20 is provided on the board upper surface 14 on both sides of the recess 70. Further, ground layers 30a and 30c made of tungsten metallization or the like are widely formed on the layer member surface 12 sandwiched between the inside of the board and the bottom surface 16 of the board, which are directly below the signal line 20. Furthermore, a small number of via fills 40 filled with a conductor such as tungsten metallization are provided to penetrate the lower layer member of the board 10b, and the ground layers 30a and 30C are connected via the via fills 40. There is. Then, the characteristic impedance of the signal line 20 is determined by the board 10.
The reflection loss of the signal transmitted through the signal line 20 is reduced (suppressed) by matching with the circuit of the semiconductor device 80 mounted on the signal line 20.
さらに、上述ボードに類似する例として、信号線路と同
一平面上に位置する信号線路両側または信号線路の一方
の側のボード上面に、グランド層を形成して、信号線路
のアイソレーション値を高めたり、信号線路の特性イン
ピーダンスのマ・ソチングを図ったりしたボードがある
。Furthermore, as an example similar to the above-mentioned board, a ground layer may be formed on the top surface of the board on both sides of the signal line or on one side of the signal line located on the same plane as the signal line to increase the isolation value of the signal line. There are boards that attempt to match the characteristic impedance of signal lines.
以下、その構造を図面に従い説明する。The structure will be explained below with reference to the drawings.
第１５図はその一部平面図、第１６図は第１５図のＪ−
Ｊ断面図を示している。Figure 15 is a partial plan view, and Figure 16 is the J-
A J cross-sectional view is shown.
このボードＩＯＣは、ボード上面１４に備えた信号線路
２０と同一平面上に位置する信号線路２０両側または信
号線路２０の一方の側のボード上面１４に幅広いグラン
ド層３０ｂを形成している。This board IOC has a wide ground layer 30b formed on the board top surface 14 on both sides of the signal line 20 or on one side of the signal line 20, which is located on the same plane as the signal line 20 provided on the board top surface 14.
また、ボード下面１６に、グランド層３０Ｃを広く形成
している。さらに、導体を充填したヴィアフィル４０を
、ボードＩＯＣの層部材を貫通させて、信号線路２０両
側または信号線路２０の一方の側に沿って一列に設けて
、そのヴィアフィル４０を介して、上記グランド層３０
ｂ、３０Ｃ間を接続している。そして、ボード上面１４
の信号線路２０のアイソレーシン値を高めたり、ボード
上面１４の信号線路２０の特性インピーダンスをボード
ＩＯＣに実装する半導体装置の回路等とマツチングさせ
たりしている。Further, a ground layer 30C is widely formed on the lower surface 16 of the board. Further, a via fill 40 filled with a conductor is provided in a row along both sides of the signal line 20 or one side of the signal line 20 by penetrating the layer member of the board IOC, and the above-mentioned ground layer 30
b and 30C are connected. Then, the top surface 14 of the board
The isolating value of the signal line 20 is increased, and the characteristic impedance of the signal line 20 on the board top surface 14 is matched with the circuit of the semiconductor device mounted on the board IOC.
「発明が解決しようとする課題］
しかしながら、上記パッケージ１０ａまたはボード１０
ｂ、ｔｏｃに備えた信号線路２０に、近時のｌ ０ＧＨ
ｚ前後の高速化した信号を伝えた場合には、その信号線
路２０間のアイソレーション値が十分に得られずに、入
力側の信号線路２０を伝わる信号が、出力側の信号線路
２０に混入したり、信号線路２０の特性インピーダンス
のマツチングを的確に行えずに、信号線路２０を伝わる
信号の反射損失が大きくなったりして、信号線路２０を
高速信号を効率良く的確に伝えることができなかった。“Problems to be Solved by the Invention” However, the package 10a or the board 10
b, recent l 0GH on the signal line 20 prepared for toc.
When a high-speed signal around z is transmitted, a sufficient isolation value between the signal lines 20 is not obtained, and the signal transmitted through the input side signal line 20 mixes into the output side signal line 20. Or, the characteristic impedance of the signal line 20 cannot be accurately matched, and the reflection loss of the signal transmitted through the signal line 20 becomes large, making it impossible to efficiently and accurately transmit high-speed signals through the signal line 20. Ta.
これは、パッケージ１０ａのグランド層３０ａ。This is the ground layer 30a of the package 10a.
３０ｂ、３０Ｃ間、またはボード１０ｂのグランド層３
０ａ、３０ｃ間やボード１０ｃのグランド層３０ｂ、３
０Ｃ間を、抵抗率の高いタングステンメタライズ等の導
体を充填した少数のヴィアフィル４０のみで接続してい
るので、そのグランド層３０ａ、３０ｂ、３０ｃ間に大
きな電位差が生じてしまうためであると推測される。30b, 30C or ground layer 3 of board 10b
between 0a and 30c or between the ground layers 30b and 3 of the board 10c.
It is assumed that this is because a large potential difference occurs between the ground layers 30a, 30b, and 30c because the 0C is connected with only a small number of via fills 40 filled with conductors such as tungsten metallized with high resistivity. be done.
本発明は、このような課題を解消した、信号線路間のア
イソレーション値を的確に高めたり、信号線路の特性イ
ンピーダンスのマツチングを的確に図ったりできる、パ
ッケージ、ボードなどの基板を提供しようとするもので
ある。The present invention aims to provide a substrate such as a package or board that solves these problems and can accurately increase the isolation value between signal lines and accurately match the characteristic impedance of the signal lines. It is something.
［課題を解決するための手段］
上記目的のために、本発明の基板は、パッケージ、ボー
ドなどの絶縁体からなる基板上面またはその下面または
基板内側に挟まれた一つ以上の層部材表面のいずれか二
つ以上の面に、基板に備えた信号線路のアイソレーショ
ン値を高めたり、基板に備えた信号線路の特性インピー
ダンスのマツチングを図ったりするためのグランド層を
備えてなる基板において、前記二つ以上のグランド層間
を、外径が０．０５〜０．１５ｍｍの導体を充填したヴ
ィアフィルであって、基板のヴィアフィル形成領域部分
に、該領域部分に対するヴィアフィル形成部分の面積比
が３〜２５％となるように、分散させて設けた多数のヴ
ィアフィルを介して、接続したことを特徴としている。[Means for Solving the Problems] For the above-mentioned purpose, the substrate of the present invention has the upper surface or lower surface of a substrate made of an insulator such as a package or board, or the surface of one or more layer members sandwiched between the inside of the substrate. A board comprising a ground layer on any two or more surfaces for increasing the isolation value of the signal line provided on the board or for matching the characteristic impedance of the signal line provided on the board. A via fill in which a conductor with an outer diameter of 0.05 to 0.15 mm is filled between two or more ground layers, and the via fill forming area of the substrate has an area ratio of the via filling forming area to the area. It is characterized in that it is connected via a large number of distributed via fills so that the ratio is 3 to 25%.
［作用］
上記構成の基板においては、基板のヴィアフィル形成領
域部分に設けた多数のヴィアフィルが、基板上面または
その下面または基板内側に挟まれた一つ以上の層部材表
面のいずれか二つ以上の面に備えたグランド層間を、抵
抗値少な（接続しているので、上記二つ以上の面のグラ
ンド層間の電位差を少なく抑えることができる。[Function] In the substrate having the above configuration, a large number of via fills provided in the via fill forming area of the substrate can be applied to either the upper surface of the substrate, the lower surface thereof, or the surface of one or more layer members sandwiched between the inside of the substrate. Since the ground layers provided on the above surfaces are connected to each other with a low resistance value, the potential difference between the ground layers on the two or more surfaces can be suppressed to a small value.
また、ヴィアフィルの外径を０．０５〜０． １５ｍｍ
としているので、ヴィアフィルの外径が小さ過ぎるため
に、ヴィアフィルに充填した導体中途部が分断された状
態となって、ヴィアフィルを介してのグランド層間の接
続状態が不安定となったり、ヴィアフィルの外径が大き
過ぎるために、ヴィアフィル周囲と基板との間に両者間
の熱膨張係数の差に基づく空隙が生じて、基板の気密性
が損なわれたりすることがない。In addition, the outer diameter of Viafil was set to 0.05 to 0. 15mm
Therefore, because the outer diameter of the via fill is too small, the conductor filled in the via fill may become disconnected in the middle, making the connection between the ground layers via the via fill unstable. Because the outer diameter of the via fill is too large, a gap is created between the periphery of the via fill and the substrate due to the difference in coefficient of thermal expansion between the two, and the airtightness of the substrate is not impaired.
ちなみに、タングステメタライズを充填したヴィアフィ
ルの熱膨張係数は、４．５Ｘ１０ ’／’Ｃ前後であり
、アルミナセラミックからなる基板の熱膨張係数は、６
． ７８１０−”／℃前後である。By the way, the coefficient of thermal expansion of viafill filled with tungsten metallization is around 4.5X10'/'C, and the coefficient of thermal expansion of the substrate made of alumina ceramic is 6.
．． It is around 7810-”/°C.
また、基板のヴィアフィル形成領域部分に対するヴィア
フィル形成部分の面積比が３〜２５％となるように、ヴ
ィアフィルを基板のヴイアフイル形成領域部分に分散さ
せて設けているので、基板のヴィアフィル形成領域部分
に対するヴイアフイルの数が多過ぎてヴィアフィル周辺
の基板部分が薄くなり、両者間の熱膨張係数の差などに
より、基板にクラックが生じたり、基板のヴィアフィル
形成領域部分に対するヴイアフイルの数が少な過ぎて、
ヴイアフイルで直接に接続したグランド層部分とそれか
ら離れたグランド層部分との間に大きな電位差が生じた
りすることがない。In addition, since the via fill is distributed in the via fill forming area of the substrate so that the area ratio of the via fill forming area to the via fill forming area of the substrate is 3 to 25%, the via fill forming area of the substrate is formed. If the number of via foils is too large for the via fill area, the substrate area around the via fill becomes thin, and cracks may occur in the substrate due to the difference in thermal expansion coefficient between the two, or the number of via foils for the via fill formation area of the substrate may become too large. Too little,
A large potential difference does not occur between the ground layer portion directly connected to the via film and the ground layer portion separated from the ground layer portion.
［実施例］ 次に、本発明の実施例を図面に従い説明する。[Example] Next, embodiments of the present invention will be described with reference to the drawings.
第１図ないし第３図は本発明の基板の一つであるパッケ
ージの好適な実施例を示し、第１図はその一部平面図、
第２図と第３図はそれぞれ第１図のパッケージのＡ−Ａ
断面図とＢ−Ｂ断面図である。以下、この図中の実施例
を説明する。1 to 3 show a preferred embodiment of a package, which is one of the substrates of the present invention, and FIG. 1 is a partial plan view thereof;
Figures 2 and 3 are A-A of the package in Figure 1, respectively.
They are a sectional view and a BB sectional view. The embodiment shown in this figure will be described below.
図において、１００ａは、既述第９図ないし第１１図に
示したパッケージＩＯａと同様な、多層構造のセラミッ
クパッケージである。In the figure, 100a is a multilayered ceramic package similar to the package IOa shown in FIGS. 9 to 11 previously described.
このパッケージ１ｏｏａでは、第３図に示したように、
パッケージ内側に挟まれた層部材表面１２とパッケージ
上下面１４．１６のグランド層３０ａ、３０ｂ、３０ｃ
間に挟まれた層部材部分、即ちパッケージのヴィアフィ
ル形成領域部分５０に、外径が０．０５〜０．１５ｍｍ
の導体を充填したヴィアフィル４０を、ヴィアフィル形
成領域部分５０に対するヴィアフィル４０形成部分の面
積比が３〜２５％となるように、分散させて多数設けて
いる。そして、その多数のヴィアフィル４０を介して、
上記グランド層３０ａ、３０ｂ、３０Ｃ間を接続してい
る。In this package 1ooa, as shown in Figure 3,
The layer member surface 12 sandwiched inside the package and the ground layers 30a, 30b, 30c on the top and bottom surfaces 14.16 of the package.
The layer member portion sandwiched between, that is, the via fill forming region portion 50 of the package has an outer diameter of 0.05 to 0.15 mm.
A large number of via fills 40 filled with a conductor are distributed and provided so that the area ratio of the via fill 40 forming portion to the via fill forming region portion 50 is 3 to 25%. And, through the large number of Viafil 40,
The ground layers 30a, 30b, and 30C are connected.
その他は、既述第９図ないし第１１図に示した従来のパ
ッケージ１０ａと同様に構成している。The rest of the structure is the same as the conventional package 10a shown in FIGS. 9 to 11 described above.
次に、上述実施例の本発明のパッケージ１００ａと従来
のパッケージ１０ａの入力側と出力側の信号線路２０間
のアイソレージコン値の比較実験を詳述する。Next, a comparison experiment of isolator values between the input side and output side signal lines 20 of the package 100a of the present invention of the above-described embodiment and the conventional package 10a will be described in detail.
実験には、以下の構造のパッケージを用いた。A package with the following structure was used in the experiment.
本発明と従来のパッケージ１００ａ、１０ａ共、パッケ
ージ内側に挟まれた信号線路２０両側の層部材表面１２
に、信号線路２０側縁からＯ，１〜０．６ｍｍ離して、
０．３ｍｍ以上の幅を持ったタングステンメタライズか
らなるグランド層３０ａを備えた。また、信号線路２０
直上とその直下に当たるパッケージの上下面１４．１６
に、タングステンメタライズからなるグランド層３０ｂ
。In both the present invention and the conventional packages 100a and 10a, the layer member surfaces 12 on both sides of the signal line 20 sandwiched inside the package
At a distance of 0.1 to 0.6 mm from the side edge of the signal line 20,
A ground layer 30a made of tungsten metallization and having a width of 0.3 mm or more is provided. In addition, the signal line 20
Top and bottom surfaces of the package directly above and directly below 14.16
A ground layer 30b made of tungsten metallization
.
３０Ｃを広く備えた。そして、本発明のパッケージ１０
０ａでは、上記グランド層３０ａ、３０ｂ。Equipped with a wide range of 30C. And the package 10 of the present invention
0a, the ground layers 30a and 30b.
３０ａ間を、外径が０．０５〜０．１５ｍｍのタングス
テンメタライズを充填したヴィアフィル４０であって、
パッケージのヴィアフィル形成領域部分５０に、該領域
部分５０に対するダイアフィル４０形成部分の面積比が
３〜２５％となるように、分散させて設けた多数のヴィ
アフィル４ｏを介して、接続した。また、従来のパッケ
ージ１゜ａでは、上記グランド層３０ａ、３０ｂ、３０
ａ間を、外径が０．３ｍｍのタングステンメタライズを
充填したヴィアフィル４０であって、パッケージのヴィ
アフィル形成領域部分５０に、２．Ｏｍｍのピッチで信
号線路２０両側に沿って一列に設けた少数のヴィアフィ
ル４０を介して、接続した。そして、本発明と従来のパ
ッケージのキャビティ１８に電子部品６０をそれぞれ収
容して、そのキャビティＩ８内両側の層部材表面１２に
露出した入力端と出力側の信号線路２０端部を、それに
対応する電子部品６０の電極に、ワイヤ６２を介して、
接続した。そして、本発明と従来のパッケージ１００ａ
、１０ａの信号線路２０にｌｏＣＨｚ前後の高速信号を
流して、その入力側と出力側の信号線路２０間のアイソ
レーション値Ｘをそれぞれ測定したところ、次の第１表
のようになった。A via fill 40 filled with tungsten metallization having an outer diameter of 0.05 to 0.15 mm between 30a,
It was connected to the via fill forming area 50 of the package through a large number of via fills 4o that were distributed and provided so that the area ratio of the diafill 40 forming area to the area 50 was 3 to 25%. Furthermore, in the conventional package 1°a, the ground layers 30a, 30b, 30
A via fill 40 filled with tungsten metallization having an outer diameter of 0.3 mm is placed between 2. Connection was made via a small number of via fills 40 arranged in a row along both sides of the signal line 20 at a pitch of 0 mm. Then, the electronic components 60 are housed in the cavities 18 of the packages of the present invention and the conventional package, and the input and output side signal line 20 ends exposed on the layer member surfaces 12 on both sides inside the cavities I8 are connected to the corresponding ones. To the electrode of the electronic component 60 via the wire 62,
Connected. The present invention and the conventional package 100a
, 10a were passed through the signal lines 20 of 10a, and the isolation values X between the input and output side signal lines 20 were measured, and the results were as shown in Table 1 below.
第１表
第１表によれば、本発明のパッケージ１００ａは、従来
のパッケージ１０ａに比べて、その入力側と出力側との
信号線路２０間のアイソレーション値Ｘが大幅に向上し
ていて、その信号線路２０をｌ ＱＧＨｚ前後の高速信
号を効率良く的確に伝えることができることが判る。Table 1 According to Table 1, the package 100a of the present invention has a significantly improved isolation value X between the signal line 20 on its input side and output side, compared to the conventional package 10a. It can be seen that high-speed signals around 1 Q GHz can be transmitted efficiently and accurately through the signal line 20.
第４図ないし第６図は本発明の基板の一つであるボード
の好適な実施例を示し、第４図はその一部平面図、第５
図と第６図はそれぞれ第４図のボードのＣ−Ｃ断面図と
Ｄ−Ｄ断面図である。以下、この図中の実施例を説明す
る。4 to 6 show a preferred embodiment of a board which is one of the substrates of the present invention, FIG. 4 is a partial plan view thereof, and FIG.
The figure and FIG. 6 are a CC sectional view and a DD sectional view of the board of FIG. 4, respectively. The embodiment shown in this figure will be described below.
図において、１００ｂは、既述第１２図ないし第１４図
に示したボード１０ｂと同様な、多層構造のセラミック
ボードである。In the figure, 100b is a multilayered ceramic board similar to the board 10b shown in FIGS. 12 to 14.
このボード１００ｂでは、第５図と第６図にそれぞれ示
したように、ボード内側に挟まれた層部材表面１２とボ
ード下面１４のグランド層３０ａ。In this board 100b, as shown in FIGS. 5 and 6, respectively, the layer member surface 12 sandwiched inside the board and the ground layer 30a on the bottom surface 14 of the board.
３０Ｃ間に挟まれた層部材部分、即ちボードのヴィアフ
ィル形成領域部分５０に、外径が０．０５〜０．１５ｍ
ｍの導体を充填したヴィアフィル４０を、つ゛イアフィ
ル形成領域部分５０に対するダイアフィル４０形成部分
の面積比が３〜２５％となるように、分散させて多数設
けている。そして、その多数のヴィアフィル４０を介し
て、上記グランド層３０ａ、３０ａ間を接続している。30C, that is, the via fill forming area 50 of the board, has an outer diameter of 0.05 to 0.15 m.
A large number of via fills 40 filled with m conductors are distributed and provided so that the area ratio of the diafill 40 forming portion to the via fill forming region 50 is 3 to 25%. The ground layers 30a, 30a are connected through the large number of via fills 40.
その他は、既述第１２図ないし第１４図に示した従来の
ボード１０ｂと同様に構成している。The rest of the structure is the same as that of the conventional board 10b shown in FIGS. 12 to 14.
次に、上述実施例の本発明のボード１００ｂと従来のボ
ード１０ｂの信号線路２０の特定インピーダンスのマツ
チング状況の比較実験を詳述する。Next, a comparison experiment of the matching status of the specific impedance of the signal line 20 of the board 100b of the present invention in the above-described embodiment and the conventional board 10b will be described in detail.
実験においては、以下の構造のボードを用いた。In the experiment, a board with the following structure was used.
本発明と従来のパッケージ１００ｂ、１０ｂ共、信号線
路２０直下に当たるボード内側に挟まれた層部材表面１
２とボード下面１６とに、タングステンメタライズから
なるグランド層３０ａ、３０Ｃを広く備えた。そして、
本発明のボード１００ｂでは、上記グランド層３０ａ、
３０Ｃ間を、外径が０．０５〜Ｏ，１５ｍｍのタングス
テンメタライズを充填したダイアフィル４０であって、
ボードのダイアフィル形成領域部分５０に、該領域部分
５０対するダイアフィル４０形成部分の面積比が３〜２
５％となるように、分散させて設けた多数のダイアフィ
ル４０を介して、接続した。また、従来のボード１０ｂ
では、上記グランド層３０ａ、３．Ｏｃ間を、外径がＱ
、３ｍｍのタングステンメタライズを充填したダイアフ
ィル４０であって、ボードのダイアフィル形成領域部分
５０に、該領域部分５０対するダイアフィル４０形成部
分の面積比が０．０１〜０．０５％となるように、分散
させて設けた少数のダイアフィルを介して、接続した。In both the present invention and the conventional packages 100b and 10b, the layer member surface 1 sandwiched between the inside of the board directly under the signal line 20
2 and the lower surface 16 of the board, ground layers 30a and 30C made of tungsten metallization are widely provided. and,
In the board 100b of the present invention, the ground layer 30a,
A diafilter 40 filled with tungsten metallization having an outer diameter of 0.05 to 0.15 mm between 30C and 30C,
In the diafill forming area portion 50 of the board, the area ratio of the diafill 40 forming portion to the area portion 50 is 3 to 2.
The connection was made through a large number of diafils 40 which were distributed and provided so that the diafiltration ratio was 5%. Also, the conventional board 10b
Now, the ground layer 30a, 3. The outer diameter is Q between Oc
, a diafill 40 filled with 3 mm of tungsten metallization, in a diafill forming area 50 of the board such that the area ratio of the diafill 40 forming part to the area 50 is 0.01 to 0.05%. They were connected to each other through a small number of diafils that were distributed.
そして、本発明と従来のボード上面の凹部７０に半導体
装置８０を収容して、半導体装置の外部リード８２をそ
れに対応するボード上面の信号線路２０に接続した。そ
して、本発明と従来のボード上面の信号線路２０に１０
ＧＨｚ前後の高速信号を流した。そして、本発明と従来
のボード１００ｂ、１０ｂ上面の信号線路２０の特性イ
ンピーダンスのマツチング状況、即ちその信号線路２０
における高速信号の反射損失をそれぞれ測定したところ
、次の第２表のようになった。Then, a semiconductor device 80 was housed in the recess 70 on the top surface of the board according to the present invention and the conventional method, and the external lead 82 of the semiconductor device was connected to the corresponding signal line 20 on the top surface of the board. Then, 10
A high-speed signal around GHz was transmitted. The matching situation of the characteristic impedance of the signal line 20 on the upper surface of the board 100b and 10b of the present invention and the conventional board 100b, that is, the signal line 20
When the return losses of high-speed signals were measured, the results were as shown in Table 2 below.
第２表
第２表によれば、本発明のボード１００ｂは、従来のボ
ード１０ｂに比べて、その信号線路２０を伝わる高速信
号の反射損失が大幅に低く、その信号線路２０を１０Ｇ
Ｈｚ前後の高速信号を効率良く的確に伝えることができ
ることが判る。Table 2 According to Table 2, the board 100b of the present invention has significantly lower return loss of high-speed signals transmitted through its signal line 20 than the conventional board 10b, and has a signal line 20 of 10G.
It can be seen that high-speed signals around Hz can be transmitted efficiently and accurately.
第７図および第８図は上述ボードに類似する本発明のボ
ードの好適な実施例を示し、第７図はその一部平面図、
第８図は第７図のボードのＥ−Ｅ断面図を示している。7 and 8 show a preferred embodiment of a board of the invention similar to the board described above, FIG. 7 being a partial top view;
FIG. 8 shows a sectional view of the board shown in FIG. 7 along line E-E.
以下、この図中の実施例を説明する。The embodiment shown in this figure will be described below.
図において、１００ｃは、既述第１５図および第１６図
に示したボードＩＯＣと同様な、セラミックボードであ
る。In the figure, 100c is a ceramic board similar to the board IOC shown in FIGS. 15 and 16 previously described.
このボード１００Ｃでは、第８図に示したように、ボー
ド上下面１４．１６のグランド層３０ｂ。In this board 100C, as shown in FIG. 8, the ground layer 30b on the upper and lower surfaces 14 and 16 of the board.
３０Ｃ間に挟まれた層部材部分、即ちボードのダイアフ
ィル形成領域部分５０に、外径が０．０５〜０．１５ｍ
ｍの導体を充填したダイアフィルを、ダイアフィル形成
領域部分５０に対するダイアフィル４０形成部分の面積
比が３〜２５％となるように、分散させて多数段４すで
いる。そして、その多数のダイアフィル４０を介して、
上記グランド層３０ｂ、３０Ｃ間を接続している。The layer member portion sandwiched between 30C, that is, the diafill forming area portion 50 of the board has an outer diameter of 0.05 to 0.15 m.
The diafill filled with m conductors is distributed in multiple stages 4 such that the area ratio of the diafill 40 forming portion to the diafill forming region 50 is 3 to 25%. Then, through the large number of diafils 40,
The ground layers 30b and 30C are connected.
その他は、既述第１５図および第１６図に示した従来の
ボードＩＯＣと同様に構成している。The rest of the structure is the same as the conventional board IOC shown in FIGS. 15 and 16 already described.
このボード１００Ｃによれば、ボード上下面１４．１６
に備えたグランド冶３０ｂ、３０Ｃ間の電位差を少なく
抑えて、ボード上面１４の信号線路２０のアイソレーシ
ョン値を的確に高めたり、ボード上面１４の信号線路２
０の特性インピーダンスのマツチングを的確に図ったり
できる。According to this board 100C, the upper and lower surfaces of the board 14.16
By suppressing the potential difference between the grounding boards 30b and 30C in preparation for the
It is possible to accurately match the characteristic impedance of 0.
なお、本発明は、パッケージ、ボードなどの基板内側に
挟まれた二つ以上の層部材表面、または基板内側に挟ま
れた一つ以上の層部材表面と基板上面の二つ以上の面に
、基板に備えた信号線路のアイソレーション値を高めた
り、基板に備えた信号線路の特性イン−ピーダンスのマ
ツチングを図ったりするためのグランド層を備えてなる
基板や、プラスチックからなるパッケージ、ボードなど
の基板にも利用可能である。In addition, the present invention provides for the surface of two or more layer members sandwiched inside a substrate such as a package or a board, or the surface of one or more layer members sandwiched inside the substrate and the top surface of the substrate, Substrates equipped with a ground layer to increase the isolation value of the signal lines provided on the substrate and to match the characteristic impedance of the signal lines provided on the substrate, packages and boards made of plastic, etc. It can also be used for substrates.
［発明の効果］
以上説明したように、本発明のパッケージ、ボードなど
の基板によれば、基板に備えた信号線路のアイソレーシ
ョン値を高めたり、基板に備えた信号線路の特性インピ
ーダンスのマツチングを図ったりするために、基板の二
つ以上の面に備えたグランド層間を、抵抗僅少なく接続
して、そのグランド層間の電位差を少なく抑えることが
できる。[Effects of the Invention] As explained above, according to the substrate such as a package or board of the present invention, it is possible to increase the isolation value of the signal line provided on the substrate and to match the characteristic impedance of the signal line provided on the substrate. In order to achieve this, it is possible to connect the ground layers provided on two or more surfaces of the substrate with a small resistance, thereby suppressing the potential difference between the ground layers.
そして、アイソレーション値の高い、または信号の反射
損失の少ない、ｌ ＱＧＨｚ前後等の高速信号を効率良
く的確に伝えることの可能な信号線路を持った、高周波
特性に優れた基板を提供できる。Furthermore, it is possible to provide a substrate with excellent high frequency characteristics, which has a signal line that has a high isolation value or a low signal return loss, and is capable of efficiently and accurately transmitting high-speed signals such as around 1 Q GHz.
第１図は本発明の基板の一つのパッケージの一部平面図
、第２図と第３図はそれぞれ第１図のパッケージのＡ−
Ａ断面図とＢ−Ｂ断面図、第４図は本発明の基板の一つ
のボードの一部平面図、第５図と第６図はそれぞれ第４
図のボードのＣ−Ｃ断面図とＤ−Ｄ断面図、第７図は本
発明の基板の一つのボードの一部平面図、第８図は第７
図のボードのＥ−Ｅ断面図、第９図は従来の基板の一つ
のパッケージの一部平面図、第１０図と第１１図はそれ
ぞれ第９図のパッケージのＩ−Ｆ断面図とＧ−Ｃ断面図
、第１２図は従来の基板の一つのボードの一部平面図、
第１３図と第１４図はそれぞれ第１２図のボードのＨ−
Ｈ断面図と１−１断面図、第１５図は従来の基板の一つ
のボードの一部平面図、第１６図は第１５図のボードの
Ｊ−Ｊ断面図である。
１０ａ、１００ａ・・・パッケージ、
Ｏｂ、 ｌ００ｂ・・・ボード、
Ｏｃ、 １００ｃ・・・ボード、
０・・・信号線路、
Ｏａ 、 ３０ ｂ 、 ３０ ｃ ＝−グランド層
、Ｏ・・・ヴィアフィル、
Ｏ・・・ヴィアフィル形成領域部分。FIG. 1 is a partial plan view of one package of the substrate of the present invention, and FIGS. 2 and 3 are A-A of the package of FIG. 1, respectively.
A cross-sectional view and a B-B cross-sectional view, FIG. 4 is a partial plan view of one of the substrates of the present invention, and FIGS. 5 and 6 are respectively
7 is a partial plan view of one of the boards of the present invention, and FIG. 8 is a sectional view of the board shown in FIG.
FIG. 9 is a partial plan view of one package of a conventional board, and FIGS. 10 and 11 are IF sectional views and G-F sectional views of the package in FIG. 9, respectively. C sectional view, FIG. 12 is a partial plan view of one board of the conventional board,
Figures 13 and 14 show the H- of the board in Figure 12, respectively.
15 is a partial plan view of one of the conventional boards, and FIG. 16 is a JJ sectional view of the board in FIG. 15. 10a, 100a...Package, Ob, l00b...Board, Oc, 100c...Board, 0...Signal line, Oa, 30b, 30c =-ground layer, O...Via fill, O: Via fill formation area.
Claims (1)
またはその下面または基板内側に挟まれた一つ以上の層
部材表面のいずれか二つ以上の面に、基板に備えた信号
線路のアイソレーション値を高めたり、基板に備えた信
号線路の特性インピーダンスのマッチングを図ったりす
るためのグランド層を備えてなる基板において、前記二
つ以上の面に備えたグランド層間を、外径が０．０５〜
０．１５ｍｍの導体を充填したヴィアフィルであって、
基板のヴィアフィル形成領域部分に、該領域部分に対す
るヴィアフィル形成部分の面積比が３〜２５％となるよ
うに、分散させて設けた多数のヴィアフィルを介して、
接続したことを特徴とする高速電子部品用基板。1. Increase the isolation value of the signal line provided on the board on the top or bottom surface of a substrate made of an insulator such as a package or board, or on the surface of one or more layer members sandwiched inside the board. In a board comprising a ground layer for matching the characteristic impedance of a signal line provided on the board, the outer diameter of the ground layer between the two or more surfaces is 0.05 to 0.05.
A via fill filled with a 0.15 mm conductor,
Through a large number of via fills distributed in the via fill formation area of the substrate so that the area ratio of the via fill formation area to the area is 3 to 25%,
A high-speed electronic component board characterized by being connected.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1277391A JP2796143B2 (en) | 1989-10-25 | 1989-10-25 | Substrate for high-speed electronic components |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1277391A JP2796143B2 (en) | 1989-10-25 | 1989-10-25 | Substrate for high-speed electronic components |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03139895A true JPH03139895A (en) | 1991-06-14 |
| JP2796143B2 JP2796143B2 (en) | 1998-09-10 |
Family
ID=17582885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1277391A Expired - Lifetime JP2796143B2 (en) | 1989-10-25 | 1989-10-25 | Substrate for high-speed electronic components |
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| Country | Link |
|---|---|
| JP (1) | JP2796143B2 (en) |
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Also Published As
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|---|---|
| JP2796143B2 (en) | 1998-09-10 |
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