JPH0313592B2 - - Google Patents
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- JPH0313592B2 JPH0313592B2 JP57043508A JP4350882A JPH0313592B2 JP H0313592 B2 JPH0313592 B2 JP H0313592B2 JP 57043508 A JP57043508 A JP 57043508A JP 4350882 A JP4350882 A JP 4350882A JP H0313592 B2 JPH0313592 B2 JP H0313592B2
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- 230000006870 function Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 238000000605 extraction Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000005855 radiation Effects 0.000 description 1
Description
【発明の詳細な説明】
本発明は、Ｘ線などの放射線を用いたCT装置
におけるCRT表示装置に関するものであり、更
に詳しくは同一CRT画面上で主画面の中に副画
面を任意の位置及び大きさで同時表示することの
できるCRT表示装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a CRT display device in a CT apparatus that uses radiation such as X-rays. This invention relates to a CRT display device that can simultaneously display images of various sizes.
従来より、CT装置において、CRT画面に表示
された情報に更に任意にON／OFFできるように
して別個の情報を付け加えて同時表示させたい要
求があり、通常次のような方式が採られている。
その一つは、第１図に示すようにCRT画面に対
応したメモリ領域１（主画面の領域）の中に書替
え領域２（副画面の領域）を設けこの領域２に新
たな情報を書き込み、同時表示させるものであ
り、他の方式は第２図に示すように領域１の下部
の一部（ｙ方向の一部）をｘ方向全幅にわたつて
新たな情報を書き込み、これを同時表示させるも
のである。しかしながら、いずれの方式も新しい
情報を書き込むので以前の情報は壊れてしまい、
領域２の表示をOFFとしたとき（表示しない場
合）この部分の表示画像が欠けてしまうという欠
点があり、また、後者の方式では領域２として任
意の矩形領域の指定ができず、領域１の必要な部
分が削られるという欠点があつた。 Traditionally, in CT equipment, there has been a demand for the information displayed on the CRT screen to be turned on and off at will so that separate information can be added and displayed at the same time, and the following methods are usually adopted. .
One of them is to create a rewrite area 2 (sub-screen area) in memory area 1 (main-screen area) corresponding to the CRT screen, write new information in this area 2, as shown in FIG. As shown in Figure 2, the other method is to write new information across the entire width of the lower part of area 1 (part in the y direction) in the x direction and display it simultaneously. It is something. However, since both methods write new information, the previous information is destroyed.
There is a drawback that when the display of area 2 is turned OFF (when it is not displayed), the display image of this part is missing, and in the latter method, it is not possible to specify an arbitrary rectangular area as area 2, and the display image of area 1 is not displayed. The drawback was that necessary parts were removed.
本発明はこのような欠点を解消するもので、そ
の目的とするところは、主画面メモリとは別個に
副画面メモリを設け、この副画面メモリより所望
の画面を任意のサイズで切出してCRTに映し出
されている主画面の任意の位置にこれを埋め込み
主画面と副画面を同時表示することのできる
CRT表示装置を提供することにある。 The present invention aims to eliminate these drawbacks, and its purpose is to provide a sub-screen memory separate from the main screen memory, cut out a desired screen of any size from this sub-screen memory, and display it on a CRT. You can embed this at any position on the main screen being displayed and display the main screen and sub screen at the same time.
Our objective is to provide CRT display devices.
本発明の他の目的は、主画面と副画面の画面情
報はそれぞれ壊されることなく保存され、副画面
をON／OFFしても主画面の一部の情報が損なわ
れることのないようにしたCRT表示装置を提供
することにある。 Another object of the present invention is to save the screen information of the main screen and the sub-screen without being destroyed, so that part of the information on the main screen will not be lost even if the sub-screen is turned on or off. Our objective is to provide CRT display devices.
本発明の更に他の目的は、主画面のデータか副
画面のデータかにより、自動的にリアルタイムデ
ータ処理のモードを変えるように制御し得る
CRT表示装置を提供することにある。 Still another object of the present invention is to control the real-time data processing mode to be automatically changed depending on whether the data is on the main screen or the data on the sub-screen.
Our objective is to provide CRT display devices.
本発明の装置は、映像メモリを主画面に表示さ
れる画像データを記憶しておく主画面メモリとこ
の主画面の一部に埋め込んで表示するための画像
データを記憶しておく副画面メモリで構成し、前
記メモリをアドレツシングするためのアドレス信
号を発生する画面用アドレス回路と、主画面の切
出し領域のアドレス及びこの切出し領域に埋め込
むべき副画面の領域のアドレスを前記アドレス信
号とそれぞれ比較し副画面を切出すタイミングを
つかむためのアドレス判定回路と、該アドレス判
定回路の出力と副画面を表示するか否かの条件を
判定し前記メモリのアドレツシングを制御すると
共に前記信号処理の態様を指定する条件判定回路
を具備し、副画面表示を行なう場合は主画面デー
タと副画面データに対し定められた態様の信号処
理をリアルタイムで施し主画面に副画面を埋め込
んで２画面を同時に表示し、副画面表示を行なわ
ない場合は主画面データのみを読出して所定の信
号処理を施した後表示し得るようにしたことを特
徴とするものである。 The device of the present invention has a video memory consisting of a main screen memory for storing image data to be displayed on the main screen and a sub-screen memory for storing image data to be embedded and displayed in a part of the main screen. and a screen address circuit that generates an address signal for addressing the memory, and a screen address circuit that compares the address of the cutout area of the main screen and the address of the subscreen area to be embedded in the cutout area with the address signal, respectively. an address determination circuit for grasping the timing to cut out a screen; and an address determination circuit for determining the output of the address determination circuit and a condition for displaying a sub-screen to control addressing of the memory and specifying a mode of the signal processing. Equipped with a condition judgment circuit, when displaying a sub-screen, it performs signal processing in a specified manner on the main screen data and sub-screen data in real time, embeds the sub-screen in the main screen, displays the two screens simultaneously, and displays the sub-screen. When screen display is not performed, only the main screen data is read out and can be displayed after being subjected to predetermined signal processing.
以下図面を用いて本発明を実施例につき詳細に
説明する。第３図は本発明に係るCRT表示装置
の実施例を示す概念的構成図であるが、実施例で
はＸ方向アドレスは主画面メモリ、副画面メモリ
とも同一の場合を例にとつて示してある。１０は
画面用アドレス回路で、主画面用のアドレス及び
副画面用のｙ方向のアドレスを発生するものであ
る。２０はアドレス制御回路で、画面用アドレス
回路１０の出力を受け主画面ないし副画面のアド
レスを発生すると共に副画面を選択しているとき
は副画面セレクト信号を発生する。３０は映像メ
モリで、第４図に示すように主画面用画像データ
を記憶しておく主画面メモリ３１と、主画面の中
に埋め込む画像データの記憶される副画面メモリ
３２より構成されている。この副画面メモリ３２
は主画面メモリ３１と同じか又はそれ以上の領域
を有し、任意の画像データが記憶されるようにな
つている。４０は映像メモリ３０より読出される
データをリアルタイムで所定のデータ処理を行な
うリアルタイムデータ処理回路である。副画面セ
レクト信号が入力され副画面のデータが読出され
ているときは、副画面所定のデータ処理が行なわ
れるようになつている。処理されたデータはデイ
ジタル・アナログ変換器（以下DA変換器と略
す）５０によつてアナログ信号に変換され、ビデ
オ信号としてCRT表示器を含む表示回路６０に
導かれ可視像で表示される。 DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in detail below with reference to the drawings. FIG. 3 is a conceptual configuration diagram showing an embodiment of a CRT display device according to the present invention. In the embodiment, the X-direction address is shown as an example where the main screen memory and sub-screen memory are the same. . A screen address circuit 10 generates an address for the main screen and an address in the y direction for the sub screen. Reference numeral 20 denotes an address control circuit which receives the output of the screen address circuit 10 and generates an address for the main screen or sub-screen, and also generates a sub-screen select signal when the sub-screen is selected. Reference numeral 30 denotes a video memory, which, as shown in FIG. 4, is composed of a main screen memory 31 for storing image data for the main screen, and a sub-screen memory 32 for storing image data to be embedded in the main screen. . This sub-screen memory 32
has an area equal to or larger than the main screen memory 31, and is configured to store arbitrary image data. 40 is a real-time data processing circuit that performs predetermined data processing on data read from the video memory 30 in real time. When the sub-screen select signal is input and sub-screen data is being read, predetermined data processing for the sub-screen is performed. The processed data is converted into an analog signal by a digital-to-analog converter (hereinafter abbreviated as DA converter) 50, and is led as a video signal to a display circuit 60 including a CRT display to be displayed as a visible image.
第５図は、第３図における画面用アドレス回路
１０とアドレス制御回路２０よりなる部分の詳細
を示す構成図である。同図において、画面用アド
レス回路１０は、第４図に示す映像メモリの主画
面メモリ空間に対するＸ方向及びＹ方向のアドレ
スを発生するためのＸアドレスカウンタ１０１と
Ｙアドレスカウンタ１０２、並びに副画面メモリ
空間に対するＹ方向のスタートアドレスがセツト
されるｙスタートアドレスレジスタ１０３とこの
レジスタ１０３の値に基づき副画面用のＹ方向の
アドレスを発生させるためのｙアドレスカウンタ
１０４より構成されている。ｙスタートアドレス
レジスタ１０３には図示しないマイクロプロセツ
サ又は計算機の中央処理装置からデータバスを介
して副画面メモリに対する所望のＹ方向スタート
アドレスデータが与えられセツトされる。一方、
アドレス制御回路２０は次のような構成となつて
いる。すなわち、マイクロプロセツサより副画面
表示のオン・オフ条件がセツトされる副画面用オ
ン・オフレジスタ２０１と、副画面のＸ方向及び
Ｙ方向のエンドアドレスｘ及びｙをセツトしてお
くｘエンドアドレスレジスタ２０２及びｙエンド
アドレスレジスタ２０３と、主画面における切出
アドレスのＸ方向アドレス及びＹ方向アドレスを
それぞれセツトしておくＸ切出アドレスレジスタ
２０４及びＹ切出アドレスレジスタ２０５と、こ
れらレジスタの出力と画面用アドレス回路１０よ
り出力されるアドレスとを比較して副画面を切出
すタイミング及び副画面のエンドアドレスに達す
るタイミングを検出するためのアドレス判定回路
２０６と、アドレス判定回路２０６より出力され
るアドレス条件と副画面オン・オフレジスタ２０
１の副画面オン条件を判定して主画面データの読
出し表示かあるいは副画面データの読出し表示か
を判定し所定の制御信号を送出する条件判定回路
２１１と、主画面用のアドレス又は副画面用のア
ドレスを択一的に選択して出力するアドレス切換
え回路２１２より構成されている。 FIG. 5 is a block diagram showing details of the portion consisting of the screen address circuit 10 and the address control circuit 20 in FIG. 3. In the figure, a screen address circuit 10 includes an X address counter 101 and a Y address counter 102 for generating addresses in the X direction and Y direction for the main screen memory space of the video memory shown in FIG. 4, and a sub screen memory. It is composed of a y start address register 103 in which a start address in the Y direction for the space is set, and a y address counter 104 for generating an address in the Y direction for the sub-screen based on the value of this register 103. The y start address register 103 is set by receiving desired Y direction start address data for the sub-screen memory from a microprocessor or central processing unit of a computer (not shown) via a data bus. on the other hand,
The address control circuit 20 has the following configuration. That is, a sub-screen on/off register 201 in which the on/off conditions for sub-screen display are set by the microprocessor, and an x-end address in which the end addresses x and y of the sub-screen in the X and Y directions are set. A register 202 and a y end address register 203, an X extraction address register 204 and a Y extraction address register 205, which respectively set the X direction address and Y direction address of the extraction address on the main screen, and the outputs of these registers. An address determination circuit 206 for comparing the address output from the screen address circuit 10 to detect the timing to cut out the sub-screen and the timing to reach the end address of the sub-screen, and the address output from the address determination circuit 206. Conditions and subscreen on/off register 20
a condition determination circuit 211 that determines the sub-screen ON condition of No. 1 and determines whether the main screen data is read and displayed or the sub-screen data is read and displayed and sends a predetermined control signal; The address switching circuit 212 selectively selects and outputs an address.
更に詳述するに、アドレス判定回路２０６は、
切出アドレスのタイミングを検出するためのＸア
ドレス比較回路２０９とＹアドレス比較回路２１
０と、副画面のエンドアドレスのタイミングを検
出するためのｘアドレス比較回路２０７とｙアド
レス比較回路２０８より構成されている。Ｘアド
レス比較回路２０９はＸアドレスカウンタ１０１
より繰出されるアドレスがＸ切出アドレスレジス
タ２０４の出力を越えるとＸ切出タイミングを示
すＸ切出信号を発生する。Ｙアドレス比較回路２
１０はＹアドレスカウンタ１０２より繰出される
アドレスがＹ切出アドレスレジスタ２０５の出力
を越えるとＹ切出タイミングを示すＹ切出信号を
発生する。ｘアドレス比較回路２０７はＸアドレ
スカウンタ１０１より繰出されるアドレスがｘエ
ンドアドレスレジスタ２０２の出力を越えると副
画面のＸ方向のエンドアドレスのタイミングを示
すｘエンド信号を発生し、ｙアドレス比較回路２
０８は副画面用ｙアドレスカウンタ１０４より繰
出されるアドレスがｙエンドアドレスレジスタ２
０３の出力を越えると副画面のＹ方向のエンドア
ドレスのタイミングを示すｙエンド信号を発生す
る。 More specifically, the address determination circuit 206:
X address comparison circuit 209 and Y address comparison circuit 21 for detecting the timing of the cut address
0, an x address comparison circuit 207 and a y address comparison circuit 208 for detecting the timing of the end address of the sub-screen. The X address comparison circuit 209 is the X address counter 101
When the address read out exceeds the output of the X extraction address register 204, an X extraction signal indicating the X extraction timing is generated. Y address comparison circuit 2
10 generates a Y cutting signal indicating the Y cutting timing when the address read out from the Y address counter 102 exceeds the output of the Y cutting address register 205. When the address output from the X address counter 101 exceeds the output of the x end address register 202, the x address comparison circuit 207 generates an x end signal indicating the timing of the end address in the X direction of the sub screen, and the y address comparison circuit 2
08, the address read out from the sub-screen y address counter 104 is the y end address register 2.
When the output of 03 is exceeded, a y end signal indicating the timing of the end address in the Y direction of the sub-screen is generated.
アドレス切換え回路２１２は、主画面用アドレ
スとしてＸアドレスカウンタ１０１とＹアドレス
カウンタ１０２の繰出すアドレスを受け、また副
画面用アドレスとしてＹアドレスカウンタ１０′
とｙアドレスカウンタ１０４の繰出すアドレスを
受けるように構成されている。 The address switching circuit 212 receives the addresses output from the X address counter 101 and the Y address counter 102 as the main screen address, and receives the addresses output from the Y address counter 10' as the sub screen address.
It is configured to receive the address output by the y address counter 104.
このような構成における本発明の動作を第４図
を参照しながら次に説明する。図示しないキーボ
ードより副画面のサイズと主画面の切出し位置及
び副画面を表示させるか否かの条件（オン又はオ
フにより）を指定する。マイクロプロセツサはそ
れらの条件を読み取り、各レジスタに次のように
セツトする。 The operation of the present invention in such a configuration will be explained next with reference to FIG. Using a keyboard (not shown), the size of the sub-screen, the cropping position of the main screen, and the condition for displaying the sub-screen (by turning it on or off) are specified. The microprocessor reads these conditions and sets them in each register as follows.
(1) 主画面上の副画面を埋め込む先頭アドレスす
なわち切出アドレスX1、Y1を切出アドレスレ
ジスタ２０４，２０５にセツトする。(1) Set the start address for embedding the sub-screen on the main screen, that is, the cut-out addresses X 1 and Y 1 in the cut-out address registers 204 and 205.
(2) 主画面に埋め込む副画面のスタートアドレス
y1をｙスタートアドレスレジスタ１０３にセツ
トする。なお、本実施例では副画面のＸ方向の
スタートアドレスx1は切出アドレスX1と同一
であり、新たな設定は不要である。(2) Start address of the subscreen to be embedded in the main screen
Set y 1 in the y start address register 103. Note that in this embodiment, the start address x1 of the sub-screen in the X direction is the same as the cutting address X1 , and no new setting is required.
(3) 副画面エンドアドレスx2、y2をエンドアドレ
スレジスタ２０２，２０３にセツトする。(3) Set sub-screen end addresses x 2 and y 2 to end address registers 202 and 203.
(4) 副画面のオン・オフ条件を副画面オン・オフ
レジスタ２０１にセツトする。このオン・オフ
条件は任意に単独で変更することができ、従つ
て副画面表示のオン・オフ制御が可能である。(4) Set the sub-screen on/off conditions in the sub-screen on/off register 201. This on/off condition can be changed independently as desired, thus making it possible to control on/off of the sub-screen display.
以上のレジスタ設定を完了した後Ｘアドレスカ
ウンタ１０１及びＹアドレスカウンタ１０２が作
動し順次アドレスを繰り出す。XY指定される画
面メモリの１つのアドレスはCRT表示画面の１
つのピクセルに対応しており、ピクセルの走査順
序に一致してメモリのアドレスが指定される。ア
ドレス切換え回路２１２はＸアドレスカウンタ１
０１とＹアドレスカウンタ１０２の出力を選び映
像メモリ３０に与える。第４図のように構成され
た映像メモリ３０の主画面メモリ３１の左上アド
レスからＸ方向に順次その内容が出力され、リア
ルタイムデータ処理回路４０により主画面用の所
定のデータ処理が行なわれる。処理の施されたデ
ータはDA変換器５０を介してアナログ信号に変
換されてビデオ信号となり、CRT表示器６０に
導かれて可視像で表示される。１段目のＸ方向の
アドレスの走査が終るとＹアドレスが更新され２
段目のアドレス走査に移り、上述と同様にして表
示が行なわれる。以下同様にして走査が進む。 After the above register settings are completed, the X address counter 101 and the Y address counter 102 operate to sequentially read out addresses. One address of the screen memory specified by XY is 1 of the CRT display screen.
The memory address is specified according to the pixel scan order. Address switching circuit 212 is X address counter 1
01 and the output of the Y address counter 102 are selected and applied to the video memory 30. The contents are sequentially output in the X direction from the upper left address of the main screen memory 31 of the video memory 30 configured as shown in FIG. 4, and the real-time data processing circuit 40 performs predetermined data processing for the main screen. The processed data is converted into an analog signal via the DA converter 50 and becomes a video signal, which is led to a CRT display 60 and displayed as a visible image. When the scanning of the first stage address in the X direction is completed, the Y address is updated and 2
Moving on to the address scanning of the row, display is performed in the same manner as described above. The scanning proceeds in the same manner.
この間比較回路２０７〜２１０は常に比較判定
を行なつており、アドレスＸ、Ｙが切出アドレス
領域内を指定しているときすなわちX1Ｘx2、
Y1Ｙy2はＸ切出信号及びＹ切出信号を同時
に発生している。条件判定回路２１１は、これら
の信号及び水平及び垂直同期信号Ｈ、Ｖを受けて
副画面セレクト信号を発生すると共に、アドレス
切換え回路２１２を制御してカウンタ１０１のア
ドレスＸとカウンタ１０４のアドレスｙを送出さ
せる。これにより切出しアドレス領域内では主画
面の画像データに代つて副画面メモリで指定した
部分の画像データが読出され、かつデータ処理回
路４０ではセレクト信号が与えられているため副
画面用の所定の信号処理が行なわれる。その後の
CRT表示までの動作は主画面表示と同様である。 During this time, the comparison circuits 207 to 210 are constantly making comparison decisions, and when the addresses X and Y specify the inside of the cutout address area, that is, X 1 Xx 2 ,
Y 1 Yy 2 generates an X cutting signal and a Y cutting signal simultaneously. The condition determination circuit 211 receives these signals and the horizontal and vertical synchronization signals H and V to generate a sub-screen select signal, and also controls the address switching circuit 212 to change the address X of the counter 101 and the address y of the counter 104. send it out. As a result, in the cutout address area, the image data of the specified part in the sub-screen memory is read instead of the image data of the main screen, and since the data processing circuit 40 is given a select signal, the predetermined signal for the sub-screen is read out. Processing is performed. after that
The operation up to the CRT display is the same as the main screen display.
アドレスＸ、Ｙが副画面のエンドアドレスx2、
y2を越えると比較回路２０７，２０８よりｘエン
ド信号及びｙエンド信号が発生し、これにより条
件判定回路２１１はセレクト信号を下げると共に
アドレス切換え回路２１２を元の状態すなわちカ
ウンタ１０１，１０２の出力アドレスＸ、Ｙを選
択する状態に復帰させる。なお、レジスタ２０１
の内容がオフのときすなわち副画面オフの条件の
ときは比較回路の出力のいかんに拘らず条件判定
回路２１１は主画面メモリのみの読出し及び表示
を司どる。 Addresses X and Y are the end address of the subscreen x 2 ,
When y2 is exceeded, the x-end signal and y-end signal are generated from the comparison circuits 207 and 208, which causes the condition determination circuit 211 to lower the select signal and return the address switching circuit 212 to its original state, that is, the output address of the counters 101 and 102. Return to the state where X and Y are selected. Note that the register 201
When the content of is off, that is, when the condition is that the sub-screen is off, the condition determination circuit 211 controls reading and display of only the main screen memory, regardless of the output of the comparison circuit.
このようにして主画面画像表示中の任意の四角
形領域に副画面を置き換えて表示することがで
き、また副画面表示を中止した場合にはその部分
の主画面が欠損されることなく表示される。 In this way, the sub screen can be replaced and displayed in any rectangular area during the main screen image display, and even if the sub screen display is stopped, that part of the main screen will be displayed without being lost. .
なお、実施例ではＸ方向に関して切出アドレス
と副画面のスタートアドレスは同一としたが、そ
れぞれ独立に定め、第６図に示すように任意の位
置に任意の大きさの副画面を埋め込み得るように
することもできる。また、主画面メモリ空間と副
画面メモリ空間とはハードウエア構成上別個のメ
モリ空間としてもよい。更に、副画面表示の位置
及び大きさが固定でかつ副画面用メモリアドレス
も固定としてもよく、そのような場合には前述の
ようなレジスタ群は不要となり、第７図に示すよ
うに副画面セレクト信号をアドレスに割当て主画
面と副画面を同時表示させることもできる。 In addition, in the embodiment, the cutting address and the start address of the sub-screen in the X direction were the same, but they were determined independently so that a sub-screen of any size could be embedded in any position as shown in FIG. It can also be done. Furthermore, the main screen memory space and the sub-screen memory space may be separate memory spaces due to the hardware configuration. Furthermore, the position and size of the sub-screen display may be fixed and the memory address for the sub-screen may also be fixed. In such a case, the register group described above becomes unnecessary, and the sub-screen display as shown in FIG. It is also possible to display the main screen and sub screen simultaneously by assigning a select signal to an address.
以上説明したように、本発明によれば、副画面
メモリに貯えられた画像の中の任意の部分を主画
面像の任意の位置にそのまま埋め込んで同時表示
することができ、しかも同時表示の主画面と副画
面の画像はそれぞれ定められデータ処理モードで
信号処理され、また副画面表示を消したときその
部分の画像は破壊されることなく元の主画面画像
に復元して表示されるようなCRT表示装置を実
現することができる。 As explained above, according to the present invention, any part of the image stored in the sub-screen memory can be directly embedded in any position of the main screen image and displayed simultaneously. The images on the screen and the sub-screen are each determined and signal-processed in a data processing mode, and when the sub-screen display is turned off, the image in that area is restored to the original main screen image without being destroyed. A CRT display device can be realized.
第１図及び第２図は従来の画像メモリの構成を
示す図、第３図は本発明に係るCRT表示装置の
実施例構成図、第４図及び第６図は第３図に示す
メモリ３０の実施例構成図、第５図はアドレス回
路とアドレス制御回路の詳細を示す実施例図、第
７図はアドレス信号を得る他の実施例図である。
１，３１……主画面メモリ、２，３２……副画
面メモリ、１０……アドレス回路、２０……アド
レス制御回路、３０……映像メモリ、４０……デ
ータ処理回路、５０……DA変換器、６０……表
示回路、２０６……アドレス判定回路、２１１…
…条件判定回路、２１２……アドレス切換え回
路。
1 and 2 are diagrams showing the configuration of a conventional image memory, FIG. 3 is a configuration diagram of an embodiment of a CRT display device according to the present invention, and FIGS. 4 and 6 are diagrams showing the memory 30 shown in FIG. 3. FIG. 5 is a diagram showing the details of an address circuit and an address control circuit, and FIG. 7 is a diagram of another embodiment for obtaining an address signal. 1, 31... Main screen memory, 2, 32... Sub screen memory, 10... Address circuit, 20... Address control circuit, 30... Video memory, 40... Data processing circuit, 50... DA converter , 60...display circuit, 206...address determination circuit, 211...
...Condition judgment circuit, 212...Address switching circuit.
Claims (1)
ドレス指定により内容を読み出すことのできるメ
モリから画像データを読出し、これに信号処理を
施した後CRT表示画面に表示するように構成さ
れたCRT表示装置において、 前記メモリは、主画面に表示される画像データ
を記憶しておく主画面メモリと、この主画面の一
部に埋め込んで表示する画像データを記憶してお
く副画面メモリより構成し、 主画面メモリ空間および副画面メモリ空間に対
するＸ方向およびＹ方向のアドレスをそれぞれ発
生するアドレス回路と、 副画面表示の可否の設定、および主画面メモリ
の切出し領域の切出しアドレスとエンドアドレ
ス、表示画面上でこの切出し領域に埋め込んで表
示する副画面メモリの領域についてのスタートア
ドレスとエンドアドレスが予め設定され、これら
アドレスと前記アドレス回路より出力されるアド
レスを比較し主画面メモリの切出し領域のアドレ
スであるかまたは副画面メモリの埋め込み用の領
域のアドレスであるかを判定し、副画面表示が許
可されている場合には前記判定結果に基づいて前
記アドレス回路より出力される主画面用アドレス
または副画面用アドレスを選択し、そのアドレス
を前記メモリに与えるアドレスとして出力すると
共に、副画面用のアドレスを出力している時には
副画面セレクト信号を出力するアドレス制御回路
と、 前記メモリの出力データに対して主画面用と副
画面用のデータ処理をリアルタイムで行う機能を
有し、前記副画面セレクト信号が与えらると副画
面用のデータ処理を行うように構成したリアルタ
イムデータ処理回路 を具備し、副画面表示を行う場合は主画面データ
と副画面データに対して所定の信号処理をリアル
タイムで施し、主画面に副画面を埋め込んで２画
面を同時に表示し、副画面表示を行わない場合は
主画面データのみを読出して所定の信号処理を施
した後表示し得るようにしたことを特徴とする
CRT表示装置。[Claims] 1. Image data is read from a memory whose contents can be read by specifying addresses in the X and Y directions corresponding to the XY display screen, and after signal processing is performed on the image data, it is displayed on a CRT display screen. In a CRT display device configured in It consists of a screen memory, and includes an address circuit that generates addresses in the X direction and Y direction for the main screen memory space and subscreen memory space, respectively, settings for whether or not to display the subscreen, and an address for cutting out the cutting area of the main screen memory. The start address and end address of the sub-screen memory area to be embedded and displayed in this cut-out area on the display screen are set in advance, and these addresses are compared with the address output from the address circuit to calculate the main screen memory. It is determined whether the address is a cutout area address or an address for an embedding area in the sub-screen memory, and if sub-screen display is permitted, the main address output from the address circuit is determined based on the judgment result. an address control circuit that selects a screen address or a sub-screen address, outputs the selected address as an address to be given to the memory, and outputs a sub-screen select signal when the sub-screen address is being output; and the memory. Real-time data processing having a function of performing data processing for the main screen and sub-screen in real time on the output data of , and configured to perform data processing for the sub-screen when the sub-screen select signal is given. Equipped with a circuit, when displaying a sub-screen, it performs predetermined signal processing on the main screen data and sub-screen data in real time, embeds the sub-screen in the main screen, displays two screens at the same time, and displays the sub-screen. If not, only the main screen data can be read out and displayed after being subjected to predetermined signal processing.
CRT display device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043508A JPS58160983A (en) | 1982-03-18 | 1982-03-18 | Crt display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043508A JPS58160983A (en) | 1982-03-18 | 1982-03-18 | Crt display unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58160983A JPS58160983A (en) | 1983-09-24 |
| JPH0313592B2 true JPH0313592B2 (en) | 1991-02-22 |
Family
ID=12665669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57043508A Granted JPS58160983A (en) | 1982-03-18 | 1982-03-18 | Crt display unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58160983A (en) |
Families Citing this family (12)
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|---|---|---|---|---|
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| JPS61226794A (en) * | 1985-03-30 | 1986-10-08 | 株式会社シーエスケイ | Desired pattern insertion display system for scan type display unit |
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| JP2748562B2 (en) * | 1988-07-13 | 1998-05-06 | セイコーエプソン株式会社 | Image processing device |
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| US5387945A (en) * | 1988-07-13 | 1995-02-07 | Seiko Epson Corporation | Video multiplexing system for superimposition of scalable video streams upon a background video data stream |
| JP2738286B2 (en) * | 1988-07-13 | 1998-04-08 | セイコーエプソン株式会社 | Image processing apparatus and method, and computer system |
| JPH0727506Y2 (en) * | 1989-03-31 | 1995-06-21 | 日本電気ホームエレクトロニクス株式会社 | Image superimposing device |
| JP2001276027A (en) * | 2000-03-29 | 2001-10-09 | Hitachi Medical Corp | Digital radiographic instrument |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5290232A (en) * | 1976-01-19 | 1977-07-29 | Nugraphics Inc | Method of generating graphic display and computer graphic display unit |
| JPS5454531A (en) * | 1977-10-11 | 1979-04-28 | Hitachi Ltd | Crt display unti |
| JPS5666894A (en) * | 1979-11-02 | 1981-06-05 | Mitsubishi Electric Corp | Color image display unit |
-
1982
- 1982-03-18 JP JP57043508A patent/JPS58160983A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5290232A (en) * | 1976-01-19 | 1977-07-29 | Nugraphics Inc | Method of generating graphic display and computer graphic display unit |
| JPS5454531A (en) * | 1977-10-11 | 1979-04-28 | Hitachi Ltd | Crt display unti |
| JPS5666894A (en) * | 1979-11-02 | 1981-06-05 | Mitsubishi Electric Corp | Color image display unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58160983A (en) | 1983-09-24 |
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