JPH03114264A - 固体撮像装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 の 本発明は固体撮像装置、特に光計測用のＣＣＤラインセ
ンサに関する。

女じ糺９」Ｌ術− 光計測等の測定装置にＣＣＤラインセンサを用いる場合
、特に入射光量と出力信号値の間のリニアリティ（直線
性）が重要な特性となる。このリニアリティを確保する
ために、米国特許第４．３８９．６６１号等では光電変
換部で発生した電荷を光電変換部自身で蓄積せず、それ
に隣接して設けた電荷蓄積部で蓄えるという方法を提案
している。

一方、光計測用のＣＣＤラインセンサに要求されるもう
一つの重要な特性は精度であるが、一般に光電変換デバ
イスの精度に影響を及ぼす要因の一つは光ショットノイ
ズである。この光ショットノイズによる影響を低減する
ためには、ＣＣＤラインセンサで扱う電荷量を増大させ
るのが効果的であるが、従来はむしろＣＣＤラインセン
サの感度を上げる方向が中心に考えられており、扱い電
荷量を増大させるという考え方はあまりされなかった。

前記米国特許第４，３８９．６６１号においても電荷蓄
積部の扱い電荷量を増大させるという記述はない。

が　　゛　　　よ　　と　　る 電荷蓄積部の扱い電荷量を増大させる手段として、次の
３つの方法が考えられる。

■　電荷蓄積部の面積を増やす。

■　半導体基板の不純物濃度を増やす。

■　電荷蓄積部のポテンシャルを深くする。

上記３つの方法のうち、電荷蓄積部に関しては■の対策
が有効であるが、同じ半導体基板上にＣＯＤ転送レジス
タを形成することが困難となる。

また、不純物濃度を増やした場合には、その部分の電極
に高電圧を印加しなければならないという欠点がある。

電荷蓄積部のポテンシャルを深くすると（■の方法）、
電荷蓄積部から電荷転送部への電荷の移送の際に全ての
電荷が移送されず、電荷蓄積部に一部の電荷が残留する
可能性があり、正確な出力が得られないという問題が生
ずる。

■の対策については、電荷蓄積部の幅（ラインセンサの
長手方向の長さ）はＣＣＤラインセンサの画素ピッチ（
光電変換部のピッチ）によって制約されることから、長
さ（ラインセンサの長手方向に対して直角の方向の長さ
）を大きくする方向に向かわざるを得ない、しかし、こ
のときには電荷を読み出すときの読み出し時間が長くな
るという問題が生ずる。

めの 上記■に関連する上記の問題を解決するため、本発明の
第１の構成では、 入射光量に応じた電荷を発生する複数の光電変換部と、 光電変換部で発生した電荷を一時蓄積するために、各光
電変換部に対して各々設けられ、ＭＯＳ構造によって形
成された複数の電荷蓄積部と、電荷を順次転送して出力
するための電荷転送部と、 電荷蓄積部から電荷転送部への電荷の移送を制御するた
めに、電荷蓄積部と電荷転送部との間に設けられ、ＭＯ
３構造によって形成された電荷移送制御部と を備える固体撮像装置において、さらに、光電変換時に
は電荷蓄積部のポテンシャルを電荷蓄積部から電荷転送
部への電荷移送時の電荷移送制御部のポテンシャルより
も深くし、該電荷移送時には電荷蓄積部のポテンシャル
を電荷移送制御部のポテンシャルよりも浅くするように
制御するポテンシャル制御手段を備えることを特徴とす
る。

上記のに間する問題を解決するための本発明の第２の構
成では、 入射光量に応じた電荷を発生する複数の光電変換部と、 光電変換部で発生した電荷を一時蓄積するために、各光
電変換部に対して各々設けられ、ＭＯ３構造によって形
成された複数の電荷蓄積部と、電荷を順次転送して出力
するための電荷転送部と、 電荷蓄積部から電荷転送部への電荷の移送を制御するた
めに、電荷蓄積部と電荷転送部との間に設けられ、ＭＯ
Ｓ構造によって形成された電荷移送制御部と を備える固体撮像装置において、 電荷蓄積部が少なくとも２つの部分より構成され、それ
らのうち電荷転送部側の部分のポテンシャルが光電変換
部側の部分のポテンシャルよりも深くなるようにポテン
シャルの段差を設けたことを特徴とする。

作−」Ｌ 第１の構成では、ポテンシャル制御手段は、（ａ）光電
変換部で光電変換が行われている時には、電荷蓄積部の
ポテンシャルを（電荷蓄積部から電荷転送部への電荷移
送時の）電荷移送制御部のポテンシャルよりも深くする
。これにより、電荷蓄積部には大量の電荷を蓄積するこ
とができ、しかも、その間、電荷蓄積部から電荷転送部
へ電荷が漏れることはない。

（ｂ）光電変換が終了し、光電変換により発生された電
荷が電荷蓄積部から電荷転送部へ移送される時には、ポ
テンシャル制御手段は、電荷蓄積部のポテンシャルを電
荷移送制御部のポテンシャルよりも浅くする。これによ
り、電荷蓄積部に電荷が残留することなく、全ての電荷
が電荷転送部へ移送される。

第２の構成では、電荷蓄積部を２つ以上の部分に分割す
ることにより、総体として電荷蓄積部の面積を大きくし
て蓄積容量を増やしている。また、電荷読み出し時間を
短縮するため、電荷転送部側の部分のポテンシャルを光
電変換部側の部分のポテンシャルよりも深くして、電荷
の電荷転送部方向への拡散速度の促進を図っている。

ス」１劃− 以下、本発明を分光センサに応用した実施例を図面を参
照しつつ説明する。この分光センサは、干渉フィルタを
用いて場所に応じて異なる波長の光を通過させることに
より分光し、その下に配置したＣＣＤラインセンサによ
りＣＣＤの単位受光部（画素）毎に異なる波長の光を受
光・光電変換して電気信号として出力するものである。

このセンサを用いることにより、物体の反射光の分光反
射率等を測定することができる。

本実施例の分光センサの説明は、以下の順序により行う
。

■　分光センサの全体構成、原理 ■　分光センサに使用するＣＣＤラインセンサの構成 （１）ＣＯＤ及び周辺ハードウェア概略（２）ＣＣＤラ
インセンサの光電変換部構成及び駆動方法 ＠１の実施例 第２の実施例 （３）光電変換部と転送レジスタの組み合せ構成及び駆
動方法 第１の実施例 第２の実施例 ■ 第３の実施例 （４）転送レジスタの出力部構成 ＣＣＤラインセンサの制御方法及び 信号処理手段 （１）非転送効率の補正手段 第１の実施例 第２の実施例 第３の実施例 （２）分光計測の方法 有効画素選択手段の実施例 暗時出力補正手段の実施例 感度調整手段の実施例 ■　まとめ ■　分光センサの全体構成、原理 第１図に、本実施例の分光センサの概念的構成図を示す
０分光フィルタ１は、Ｘ方向に沿ってその分光透過主波
長が連続的に変化するように、また、Ｙ方向に沿っては
その分光透過主波長が同一であるようにされている。こ
の分光フィルタ１の具体的構成例としては、ガラス基板
上に高屈折率の誘電体と低屈折率の誘電体とを交互に蒸
着したものが挙げられる。例えば、ガラス基板から順に
、Ｇｌａｓｓ／　（ＨＬ　）’　２　Ｈ（Ｌ　Ｈ）’／
　Ａｉｒ（ここで、　ｒ）（Ｊは高屈折率の誘電体、　
「Ｌ」は低屈折率の誘電体）と構成したものである。こ
こで、ｎ−ｄ／λ＝１／４ （ｎは各物質の屈折率、ｄは膜厚、λは透過する光の主
波長）の関係を考慮して、各層の膜厚ｄをＸ方向に連続
的に変化させることにより、通過する光の分光透過主波
長λがＸ方向に連続的に変化する分光フィルタ１が形成
される。

分光フィルタ１のある点（Ｘｓ、　　Ｙａ）を通過する
光の分光特性を第３図に示す。主波長λｅに現れる透過
率のピークのほかに、λＢ−λＳより短波長側とλ８＋
λ、より長波長側に透過率がゼロとならない不要透過域
が現れる。高屈折率物質にＴ　ｉ　Ｏ２、低屈折率にＳ
ｉＯ２を用いた場合、λＳ　λＬ　　０．１５×λ、と
なり、本分光センサを４００〜７００ｎｍで使用する場
合には、例えば、λ＠：　５００ｎｍに対するλｓ１　
　λＬは約７５ｎｍとなり、λ＜４２５ｎｍ、　　λ＞
５７５ｎｍの不要光が透過することになる。従って、そ
れら不要透過光域をカットするために、第１図に示すよ
うに、バンドパスフィルタ６が必要となる。

分光フィルタ１の下方には、Ｘ方向に配列された多数の
画素を有するＣＣＤラインセンサ２が配置され、Ｘ方向
から入射した光はバンドパスフィルタ６及び分光フィル
タ１で分光された後、ＣＣＤラインセンサ２の各画素で
光電変換される。

第２図（ａ）において、入射光３がバンドパスフィルタ
６及び分光フィルタ１を通過してＣＣＤラインセンサ２
に入射するとき、ＣＣＤラインセンサ２のある画素４ａ
に入射する光は、その上方に位置する分光フィルタ１の
その位置における透過主波長λ１の光のみであり、別の
画素４ｂに入射する光は、分光フィルタ１のその位置に
おける透過主波長λ２の光のみである。ラインセンサ２
の各画素の出力は第２図（ｂ）に示す通りとなり、画素
４ａの出力５ａは主波長λ１の分光強度に対応し、画素
４ｂの出力５ｂは主波長λ２の分光強度に対応する。

■　分光センサに使用するＣＣＤラインセンサの構成 （１）ＣＯＤ及び周辺ハードウェア概路次に、ＣＣＤラ
インセンサ２の各画素と分光フィルタ１及びバンドパス
フィルタ６の位置関係と分光特性について、第４図〜第
７図を用いて説明する。第４図（ａ）に示すように、本
実施例のＣＣＤラインセンサ２は２列の画素列ＣＣＤ−
Ａ、　　ＣＣＤ−Ｂから構成される。また、バンドパス
フィルタ６は４枚の部分３−ａ、　３−ｃ、　３−ｂ、
　３−ｄから構成され、透過帯域の異なる２枚の部分で
上記各画素列ＣＣＤ−Ａ、　　ＣＣＤ−Ｂを覆うように
なっている。

ここで、バンドパスフィルタの左下の部分３−ａに着目
して分光の様子を説明する。画素２−ａ上の分光フィル
タ１の透過率は第５図（ａ）のように表され、画素２−
ａ上の分光フィルタ１の透過率は第５図（Ｃ）のように
表される。一方、これらの画素上のバンドパスフィルタ
３−ａの分光透過率は第５図（ｅ）に示す通り、その短
波長側のカット波長λｃｓと長波長側のカット波長λＣ
Ｌが各々 λｓｏ＜λｃｓ＜λ。

λ、くえｃＬ＜λ、。

（ここで、λＳ、は画素２−ｅ上の分光フィルタ１の短
波長側の不要透過域の上限値、λＬ、は画素２−ａ上の
分光フィルタ１の長波長側の不要透過域の下限値、λ、
は画素２−ａ上の分光フィルタ１の透過主波長、λ、は
画素２−ｅ上の分光フィルタ１の透過主波長）の関係を
満たすようになっている。従って、このバンドパスフィ
ルタ３−ａの帯域通過特性を加味した分光フィルタの分
光特性は、画素２−ａ１２−ｅ上において各々第５図（
ｂ）及び（ｄ）に示す通りとなり、結局、画素２−ａ〜
２−ｅに入射する光の分光透過率は第５図（ｆ）に示す
通りとなる。この図かられかる通り、画素２−ａ〜２−
ｅに入射する光は、一定のピッチで連続的にその主波長
λ、〜λ。が変化するように分光され、各画素の出力は
そのようにして分光された光の出力となる。

次に第６図により、Ａ列ＣＣＤ−Ａの画素グループ２−
ａ〜２−ｅと８列ＣＣＤ−Ｈの画素グループ２−ｆ　〜
２−にの検出主波長の連続性について説明する。Ａ列の
画素グループ２−ａ〜２−ｅの分光感度の分布は第６図
（ａ）に示す通りであり、Ｂ列の画素グループ２−ｆ〜
２−にの分光感度の分布は第６図（ｂ）に示す通りであ
る。各画素は一定のピッチ（距離）で配列されているた
め、各画素グループ内での入射光の分光主波長λ、〜λ
０、λ、〜λ３のピッチも等しい。一方、Ａ列の画素グ
ループ２−ａ　〜２−ｅとＢ列の画素グループ２−ｆ　
〜２−には、Ｙ方向については異なった位置にあるが、
Ｘ方向に関しては画素２−ｅと画素２−ｆとが同じ位置
になるように配置されている。画素グループ２−ｆ〜２
−にと画素グループ２−１〜２−ｑｌ　　画素グループ
２−１〜２−ｑと画素グループ２−ｒ〜２−ｗの関係も
同様である。

このようにＣＣＤラインセンサの画素２−ａ〜２−胃。

分光フィルタ１及びバンドパスフィルタ３−ａ〜３−ｄ
を配置することにより、４００〜７００ｎｍの波長帯域
で、第７図に示すように、分光主波長が等ピッチとなる
ように入射光３を連続的に分光し、強度を測定すること
ができる。

ここで、画素２−ｅと２−ｆのように、同じ分光主波長
をＣＣＤラインセンサ２の異なる画素によって測定する
ようにしたのは、バンドパスフィルタ６の製造ばらつき
等により、その透過帯域端波長（上記短波長側、長波長
側のカット波長λＣ８ｑ　　λＣＬ）が上記不等式を満
足しなくなり、いずれかの画素の出力が正規の出力とな
らなくなった場合にも、他方の画素の出力により常に第
７図の正確な連続分光特性を得るようにするためである
。

（２）ＣＣＤラインセンサの光電変換部構成及び駆動方
法 ＣＣＤラインセンサ２とその駆動回路及び駆動方法につ
いて第８図により説明する。

ＣＣＤラインセンサチップ７は、上記の通り、２列の画
素列Ｃ０Ｄ−Ａ（８−ａ）とＣＣＤ−Ｂ（８−ｂ）から
構成されており、更に、温度検出素子８−ｃを備えてい
る。

まず、この温度検出素子８−ｃについて説明する。

・温度検出素子 温度検出素７千８−ｃは、センサチップ７の温度変化に
よる特性変化（温度ドリフト）を補償するためのもので
あり、例えば第２９図に示す構成とすることができる。

ここでは、デイプリージョンタイプのＭＯＳ−ＦＥＴ８
０を用いており、そのチャンネルはＣＯＤセンサ７の埋
め込みチャンネルと同じ構造を採用し、Ｐｇ基板上にＮ
−を形成したものとしている。ゲート電極はソースに接
続され、接地されている。、このため、このＦＥＴ８０
は定電流源として働くが、この電流値は温度により変化
し、例えば、Ｎ−層を濃度Ｉ　Ｘ　Ｉ　Ｏ”ｃｍ−”、
深さ１．０μｍで形成した場合、電流値Ｉ　（Ｔ）は温
度Ｔに対して、次の式のように変化する。

１　（Ｔ）＝　Ｉ　（Ｔｓ）Ｘ　（１＋ａ＋　・（Ｔ＋
　　Ｔｓ））（ここで、Ｔ、は任意の基準温度） この場合、温度係数α１は５６００ｐｐｍ程度である。

ＦＥＴ８０のドレインはチップ７外の抵抗８１を介して
電源電圧Ｂ　（１２Ｖ　）に接続される。この抵抗８１
は温度係数が±１５０ｐｐｍ程度の金属皮膜抵抗で、抵
抗値は２０にΩである。抵抗８１とＦＥＴ８０のドレイ
ンとの接点に発生する温度検出電圧は、インピーダンス
変換用のバッファアンプ８２を介して本温度検出素千８
−ｃの出力端子８３から取り出される。ＦＥＴ８０に流
れる電流を５０μＡに設定すると出力電圧の動作点は１
１ｖとなり、この出力電圧の温度に対する変化の割合は
、 ΔＶ　ｒｌＩｐ／　（Ｔ　　Ｔ＠）＝５．５ｍＶ／　ｄ
ｅｇとなり、高感度な温度検出素子が得られる。

・信号処理回路 第８図に戻り、画素列８−ａ、８−ｂ及び温度検出素子
８−ｃの出力Ｏ８Ａ、Ｏ８Ｂ、ＴＭＰはマルチプレクサ
９でマルチプレクサされ、アナログ処理回路１０に信号
Ｏ８として入力される。アナログ処理回路１０はＣＣＤ
ラインセンサ７の出力信号Ｏ８の波形整形及び増幅を行
い、ｖｏｓとしてＡ／Ｄコンバータ１１へ出力する。

ここでＡ／Ｄ変換されたｖｏｓ信号は、Ａ／Ｄ変換終了
コードパルスＥＯＣを付加され、デジタル信号■ａｓ’
としてマイコン（μＣＯＭ）１２に入力される。

・制御回路 クロック発生回路１４では安定な水晶発振回路により正
確なりロックパルス列を発生し、ＣＣＤラインセンサ７
の駆動のための基本パルス列ＣＰをパルス発生ロジック
回路１５に供給する。パルス発生ロジック回路１５では
、そのクロック信号ＣＰとマイコン１２からの供給され
るＣＯＤ制御信号ＨＲ８，ＬＲ８により、ＣＣＤ駆動パ
ルスφ０ＰＱｓ　　φ７、φ２、φ３、φ４、　φ□、
　φ５．Ｈ１φ５，１、　φＨ５Ｈｓ　　φ）ｌｓＴを
生成し、インタフェイス回路１６に供給する。また、ア
ナログ信号処理回路１０には信号処理タイミングパルス
φＳ　／Ｈ，φＡＲ１を、Ａ／Ｄコンバータ１１にはＡ
／Ｄスタートパルスφｌｌ０９を供給している。インタ
フェイス回路１６は、パルス発生ロジック回路１５より
供給されたパルスの振幅をＣＯＤのレベルに変換すると
共に、ＣＯＤセンサ７で用いるＤＣバイアスの発生回路
も含んでいる１本実施例では光源としてストロボ光を用
いるため、ストロボ回路１３が設けられ、マイコン１２
からのストロボ発光信号ＳＴＴを受けて発光の制御を行
う。

・ＣＯＤラインセンサ 画素列ＣＣＤ−Ａ（８−ａ）と画素列Ｃ０Ｄ−Ｂ（８−
ｂ）はその構造が同一であるため、ＣＣＤ−Ａ（以下、
単にｒｃｃＤＪという）８−ａについて説明する。この
ＣＯＤの構成は第９図に示す通りである。この図におい
て、Ｘ・Ｙ方向は第１図に示すＸ−Ｙ方向と間じである
（すなわち、分光フィルタの分光透過主波長はＸ方向に
連続的に変化し、Ｙ方向には一定）０本実施例のＣＯＤ
では、高感度の受光部３０と低感度の受光部３１が転送
レジスタ２３を共有する形で平行に配列されている。高
感度及び低感度の各受光部３０．３１の外側（第９図で
は上下）には各々オーバーフロードレイン１７．２４が
設けられ、各受光素子（フォトダイオード）１９．２６
で発生して蓄積しきれなくなった過剰電荷を排出する。

この排出動作の制御は、各フォトダイオード列１９．　
２８とオーバーフロードレイン１７．　２４の間に設け
られたオーバーフローゲート１８．２５が行っている。

フォトダイオード１９．２６で発生された電荷は、バリ
アゲート２０．２７を挟んで位置する蓄積部２１−ａ、
　　２ｌ−ｂ１２８−ａ１２８−　ｂに一時蓄積される
。蓄積部２ｌ−ａ１２１−ｂ、　　２８−ａ、　　２８
−　ｂに蓄積された電荷は移送ゲート２２．２９により
アナログ用の転送レジスタ２３へ移送され、転送レジス
タ２３は移送された各フォトダイオードの出力電荷を順
次転送し、出力する。前述の通り、分光フィルタ１のあ
る場所ＸＩＩを通過した主波長λｅの光は高感度受光部
３０のフォトダイオード１９と低感度受光部３１のフォ
トダイオード２６の双方に同時に入射する。

本実施例では、一方のフォトダイオード１９の面積を他
方のフォトダイオード２６の面積よりも大きくすること
により、感度の異なる２種類の受光部を得ている（面積
の広い方が高感度受光部３０．　　狭い方が低感度３１
） 同図において、両受光部３０．３１に共通に用いられる
転送レジスタ２３の配列ピッチは、各受光部３０．３１
のフォトダイオード１９．２６の配列ピッチの１／２と
なっており、転送レジスタ２３の数は各フォトダイオー
ド１９．２６の数の和となっている。高感度フォトダイ
オード（Ａｌ、Ａ２・・・）で発生し、蓄積部２ｌ−ａ
１２１−ｂで蓄積された電荷は、移送ゲート２２にバイ
アスを印加することにより転送レジスタ２３の奇数番目
の段（Ｃ１，Ｃ２・・・）に移送され、低感度フォトダ
イオード（Ｂｌ、Ｂ２−）で発生し、蓄積部２８−ａ１
２８−ｂで蓄積された電荷は、移送ゲート２９にバイア
スを印加することにより転送レジスタ２３の偶数番目の
段（Ｃ１’　、　Ｃ２′・・・）に移送される。このよ
うにして、各フォトダイオード（Ａｌ、　Ａ２・・・　
Ｂｌ、Ｂ２・・・）の電荷はすべて転送レジスタ２３へ
移送され、その後、転送レジスタ２３は各段の電荷を順
次（Ｃ１→Ｃ１°→Ｃ２→Ｃ２’→・・・）転送し、出
力する。出力された電荷はコンデンサ３３により電圧に
変換され、バッファ３５でインピーダンス変換されて出
力端子から信号電圧Ｏ８として出力される。なお、同回
路には更に、ダイオード３２、及び転送されてきた電荷
を次の電荷が転送されてくる前に排出するためのＦＥＴ
３４が設けられる。

ＣＯＤラインセンサチップ７を以上のような構造とする
ことにより、分光計測に適した、広いダイナミックレン
ジを有するイメージセンサを作ることができる。以下に
、このダイナミックレンジ拡大の原理を説明する。

第１０図（ａ）は従来のＣＣＤセンサによる入射光量と
出力の関係を示しており、入射光量がＬの以下の領域Ｉ
では、出力は暗出力Ｖ　ｄ　Ｉ　ｒ　＆で一定となる。

二の領域工では入射光の強弱に対応した出力が得られな
いため、光センサとしては使用できない。

一方、入射光量がり２以上の領域■では、画素に蓄積し
得る最大の電荷量まで電荷が蓄積され、飽和しているた
め、やはり出力は一定■３．．となシバ　領域Ｉと同様
、センサとしては利用できない。結局、光センサとして
使用できるのは、それらの中間の領域■だけである（こ
の領域の幅がダイナミックレンジである）が、通常、こ
の幅は２〜３桁程度であり、分光計測に使おうとすると
きには、それに必要とされるスペックを満足しない場合
が多い。

本実施例においては、第１０図（ｂ）のように、感度の
異なる受光素子を並用することにより、ダイナミックレ
ンジの拡大を図っている。第１０図（ｂ）において、左
側のカーブ３８ａは高感度の受光素子の出力を表し、右
側のカーブ３６ｂは低感度の受光素子の出力を表してい
る。

このように感度の異なる受光素子を並用した場合、入射
光量がり、ｌｌ以下の領域工では高感度受光素子も低感
度受光素子も共に暗時出力Ｖ　ｄａｒｋの領域であり、
光センサとしては使用不能な領域である。入射光量がり
、＠〜Ｌｌｌ１１の領域ｎ−ａでは、低感度受光素子は
暗時出力Ｖ　ｄ　ｓ　ｒ　ｋとなるが、高感度受光素子
については入射光の強弱に応じた出力が得られ、光セン
サとして使用可能な領域となっている。中央ＣＬｂ＠〜
Ｌ　、１）の領域ｎ−ｂは、低感度受光素子、高感度受
光素子共に入射光の強弱に対応した出力が得られる使用
可能領域である。ここで低感度受光素子と高感度受光素
子の使用可能領域をオーバーラツプさせているのは、製
造プロセス上のばらつきによってＬ　ａ＠１Ｌ　ｍｌ、
Ｌ、。、Ｌｂ＋が多少変動した場合でも、使用可能領域
を確保するためである６　入射光量がＬ１〜Ｌｂ＋の領
域Ｉ［−ｃは、高感度受光素子については飽和出力Ｖ　
ｓ　＊　ｔの領域であるが、低感度受光素子からは入射
光の強弱に対応した出力が得られ、ここでも使用可能と
なっている。入射光量がＬｂ＋以上の領域■では、高感
度受光素子、低感度受光素子共に飽和出力Ｖ　ｓ　ａ　
ｔの領域であり、光センサとしては使用不能である。

第１０図（ａ）と（ｂ）を比較すると明らかなように、
高感度受光素子と低感度受光素子とを並用することによ
り、光センサとして使用できる領域（ダイナミックレン
ジ）が拡大され、精度の高い分光計測にも使用できる光
センサが得られる。

次に、ＣＯＤの光電変換部の詳細な構造について述べる
。第９図に示した例では、高感度フォトダイオード１９
と低感度フォトダイオード２６の２つの光電変換部を共
通の転送レジスタ２３の両側に配置した構造となってい
るが、これら２つの光電変換部は、フォトダイオードの
面積が異なるだけで、他の構造は同一であるため、ここ
では高感度フォトダイオード１９の光電変換部の構造に
ついて説明する。

まず、第１１図及び第１２図（ａ）、（ｂ）ニより、Ｘ
ＩＩ−ＸＩＩ（縦）方向断面の構造について説明する。

フォトダイオードＰＤはＰ型半導体基板４２上にＮ−層
３９を形成し、更にその上にＰ゛層４０を形成した、い
わゆる埋め込みフォトダイオード構造となっており、Ｎ
−層３９のポテンシャルは、Ｎ−層３９が基板４２とＰ
′″層４層上０間に挟まれて完全に空乏化しているため
、φＰＤに固定されている。

３７はＮ０層により形成されたオーバーフロードレイン
ＯＦＤであり、このＮ９層３７に正の電圧ｖｏｐｏが印
加されるとフォトダイオードＰＤで発生した過剰電荷を
排出するようになっている。

３８はオーバーフローゲートＯＦＧであり、Ｐ−基板４
２上に形成された厚さ１１００ｎの５ｉＯａ膜上に第１
ポリシリコン電極を形成したＭＯＳ構造とすることで、
そのポリシリコン電極端子〇ＦＧの電圧に応じて電極３
８下のＰ−基板４２領域のポテンシャルを制御している
。このＯＦＧ端子にはパルス電圧が印加され、このパル
スがＨレベルのときはゲート３８下のポテンシャルはφ
。、ｏ７Ｈ１となり、φ０Ｆ１１＜φ０Ｆ１１”’＜φ
、Ｄとなる。また、パルスがＬレベルのときは、ゲート
３８下のポテンシャルはφ奸。（口となり、φ３ｕ８〉
φｏｐａ”＞φｐｎ（ただし、φｓｕｓは基板電位＝０
）となる。このオーバーフローゲート３８のＯＮ、　　
ＯＦＦにより、フォトダイオードＰＤとオーバーフロー
ドレイン３７の間の電荷の流通を制御している。

４１はバリアゲートＢＧであり、Ｐ−基板４２上の１１
００ｎの５ｉｆ２膜上に第１ポリシリコン電極を形成し
て成り、この端子ＢＧの電圧に応じて、この電極４１下
のＰ−基板４２領域のポテンシャルφ８Ｇを制御するも
のである。このポテンシャルφ８Ｇを、φａｎ＜φＰＤ
とすることで、フォトダイオードＰＤと電荷蓄積部Ｈ８
Ｔｌ、Ｈ８Ｔ２の間の電荷の流通が可能となる。

４３及び４４は電荷蓄積部Ｈ３ＴＩ、Ｈ３Ｔ２であり、
ＭＯＳ構造となっている。電極Ｈ８ＴＩ（４３）は第２
のポリシリコンで形成され、電極Ｈ３Ｔ２（４４）は第
１のポリシリコンで形成されている。これら第１ポリシ
リコン層と第２ポリシリコン層とは５ｉｆ２膜で絶縁さ
れている。　電極Ｈ８ＴＩ（４３）とＨ８Ｔ２　（４４
）にはパルス電圧が印加され、パルスのＨレベルのとき
には各電極下のポテンシャルはそれぞれφＨ８Ｔｌ”’
　　φＨ、Ｔ２１Ｎ＋となる。このとき、両者Ｈ８Ｔｌ
、Ｈ８Ｔ２の印加電圧に１膜程度の差を与え、常にφＨ
８Ｔｌ”’＜φＨ、、ＩＨＩとなるようにしている。ま
た、Ｌレベルのときには、各電極下のポテンシャルはそ
れぞれφ＋１１Ｔｌ”　　φＨ８Ｔ２”となり、同様に
、常にφＰＤ＞φＨ８Ｔｌ　”’　＞φＨ８Ｔ　２　Ｌ
　Ｌ　＋となるように印加電圧が設定されている。

４５は移送ゲート３８Ｈテア）Ｊ、Ｐ−基板４２上（７
）１００ｎｍの５ｉ０２膜上に第２のポリシリコン電極
を設けたものである。この電極Ｈ８Ｈ４５にもパルス電
圧が印加され、Ｌレベルのときには電極下のＰ−基板４
２のポテンシャルφＨＩＭはゼロであり、Ｈレベルのと
きにはφＨｓ　Ｈ’　ｌ’ｌ　ｌとなる。ここで、φ、
、Ｈ（Ｉ４１が常にφＨｓＨ（”＜φＨ８Ｔ２”’とな
るようにＨレベルの電圧が設定されている。

電極４６及びＮ−層４７は転送レジスタを構成し、周知
の２層ポリシリコン構造・４相駆動構成となっている。

本実施例では、第１２図（ａ）の右側部分で、Ｐ−基板
４２上に、Ｎ−層（４７）　・１０１００ｎ　ｔｏ　２
膜・第１ポリシリコン電極（４６）の積層から形成され
る埋め込みチャンネル転送レジスタとし、移送ゲート４
５とＮ−層４７トノ間テハ、Ｐ−基板（４２）　・１０
０ｎｍ１００ｎ膜・第１ポリシリコン電極（４６）の積
層から形成される表面チャンネルのＭＯＳ構造としてい
る。

転送電極４６に印加するパルス電圧がＬレベルのときは
、この部分（表面チャンネル部分）のポテンシャルはほ
ぼゼロであり、ＨレベルのときはφＳ　１１４１となる
。一方、埋め込みチャンネルの部分では、パルス電圧が
Ｌレベルのときはポテンシャルはφ８（Ｌｌであり、Ｈ
レベルのときはφ、（Ｈ）となる。ここで、　φ、（Ｍ
ｌとφ８（Ｈ）とが、　φｓ　Ｉ　Ｈｌ（φ％Ｈ１＜φ
■□ＩＬＩの関係を満たすように、バイアス電圧及びＮ
−層４７の不純物濃度・深さが決められている。なお、
第１１図において実線は第１ポリシリコン層の境界を示
し、点線は第２ポリシリコン層の境界を示す。

次に第１３図（ａ）、（ｂ）ニより、第１１図ノＸＩＩ
Ｉ−ＸＩＩＩ（横）方向断面の構造について説明する。

フォトダイオード３９．４０間に配置されたオーバーフ
ロードレインＯＦＤのＮ”層３７は、ＣＣＤの出力ＦＥ
Ｔのソース−ドレインと同時に形成するため、第１ボ芽
シリコン形成後に形成する。このＮ゛層はＸＩＩ−ＸＩ
Ｉ断面（第１２図（ａ））ノオーバーフロードレインと
電気的に接続している必要があるため、オーバーフロー
ゲート３８を部分的に切断しく第１１図）、この部分に
Ｎ０層３７をはわせている。これによって、第１ポリシ
リコン形成後にＮ′″層３７を形成しても、電気的な接
続が得られる。

Ｎ−層３９及びＰ・層４０はフォトダイオードＰＤを形
成し　ｐ　＋層４０がＮ−層３９を完全に覆うことで、
埋め込み構造となっている。下にＮ−層３９のないＰ゛
層４０の部分は、表面にチャンネルが形成されるのを防
ぐチャンネルストップとして働く。

フォトダイオード以外の部分の表面には遮光層４９が形
成される。

第１３図（ａ）に示すように、Ｐ−基板４２のオーバー
フロードレイン３７の下及びＮ−層３９の下には、点線
で示す空乏層５０．５１が形成され、オーバーフロード
レイン３７の下の空乏層５０（深さＬ　ＤＯＦＤ）はフ
ォトダイオードの下の空乏層５１よりも深い。このため
、Ｐ−基板４２のフォトダイオード部分の下の方（深さ
Ｌ　ＤＯＦＤ以内）で光電変換されて発生したキャリア
は、この空乏層５０でトラップされ、隣接したフォトダ
イオードにリークすることがない。また、深さり。。Ｆ
Ｄよりも深いところで発生したキャリアは、隣接フォト
ダイオードに到達する前に再結合によって消滅する。こ
れにより、本実施例のＣＯＤチップでは受光素子間のク
ロストークが無くなり、高精度が要請される分光計測に
適したものとなっている。

次に、積分読み出しのプロセスについて、第１４図及び
第１５図により説明する。本実施例では、高感度フォト
ダイオードと低感度フォトダイオードを並用するため、
高感度フォトダイオードに対して飽和する光量を与えた
ときに安定した動作をさせる必要がある。この動作を以
下に、飽和条件（第１４図（ｂ−１）　〜（ｂ−６））
と非飽和条件（第１４図（ａ−１）〜（ａ−６））の２
つの動作モードに分けて説明する。

第１４図（ａ−１）、（ｂ−１）は、第１５図の時刻ｔ
１でのポテンシャルを示した図である。時刻ｔ１以前は
、ストロボ発光により高感度及び低感度フォトダイオー
ドＰＤで発生された電荷がそれぞれの電荷蓄積部Ｈ８Ｔ
にバリアゲートＢＧを通って蓄積されている。

（ａ−１）は非飽和時で、（ｂ−１）は飽和時である。

　　（ｂ−１）において蓄積部）ＩＳＴで蓄積しきれな
くなった電荷は、オーバーフローゲートＯＦＧを介して
オーバーフロードレインＯＦＤへ排出されており、ポテ
ンシャルはφｏ　Ｆｏ　Ｌ　Ｌ　ｌに抑えられている。

前記のφｏＦａ”＜φＨｓ、１１の関係により、過剰電
荷は転送レジスタＲＧへ流入することはない。

時刻ｔ２においてオーバーフローゲート電極ＯＦＧにＨ
レベルの電圧が印加されると、（ｂ−２）で示されるよ
うに、オーバーフローゲートＯＦＧのポテンシャルはφ
ｏ、Ｇ（Ｈｌまで下がり、フォトダイオードＰＤ上に蓄
積された過剰電荷はオーバーフロードレインＯＦＤへ排
出されて、電荷は蓄積部Ｈ８ＴとバリアゲートＢＧの一
部のみに残される。これは、フォトダイオードＰＤに過
剰電荷が蓄積されていると、電荷量が極めて大きくなり
、その分転送レジスタＲＧの転送チャンネルを広げなけ
ればならなくなることを防ぐために行っているものであ
る。

時刻ｔ３ではオーバーフローゲートＯＦＧに印加する電
圧をＬレベルに戻し、オーバーフローゲートＯＦＧを初
期状態に戻している（（ａ−３）、（ｂ−３））。

続いて、転送レジスタ電極φ４にＨレベルの電圧が印加
されている間の時刻ｔ４で移送ゲート電極Ｈ８ＨにＨレ
ベルの電圧を印加する。これにより、移送ゲートＨ８Ｈ
のポテンシャルはφＨ３Ｈ（Ｈｌまで下がり、蓄積部Ｈ
８Ｔに蓄積された電荷の一部が転送レジスタＲＧへ移送
される（（ａ−４）、（ｂ−４））。

さらに時刻ｔ５で蓄積部Ｈ８Ｔの電極Ｈ３ＴＩ、１（Ｓ
ｒ１の電圧をＬレベルにすると、各ポテンシャルがφ□
５、。

＋Ｌｌ　　φ、□２（Ｌ）に上がる。前記の通り、φＨ
８Ｔｌ”’〉φ８８７２ＣＬ）＞φＨ５１１ＣＩ′＋＋
の関係があるため、蓄積領域）ＩＳＴに残されていた電
荷は、第１４図（ａ−５）、（ｂ−５）で示される通り
、スムーズに転送レジスタＲＧに移送される。この状態
は蓄積部Ｈ８Ｔの電荷がほぼ完全にゼロになるまで保持
される。この読み出しに必要な時間が転送りロックの周
期の１７２を超えるような場合には、グロックを必要時
間だけ停止すればよい。

電荷の移送が完了した後、時刻ｔ６で移送ゲートＨ２Ｏ
に印加する電圧をＬレベルに戻す（ａ−６）、（ｂ　−
６）。

その後は通常のクロックパルスを転送電極φ１〜φ４に
印加することにより、各信号電圧は順次出力される。

以上、光電変換部の動作を説明したが、ここで、蓄積電
極を２つ（Ｈ８ＴＩ及びＨ３Ｔ２）にした理由を説明す
る。本実施例では、ＣＯＤを分光計測用に使用するため
、通常のイメージセンシングと比べると、より高い繰り
返し再現性が要求される。この繰り返し再現性は、その
ほとんどが光電変換時のショットノイズにより制限され
る。ショットノイズは発生した電子の数Ｎの平方根ＪＮ
で与えられるため、発生する電子の数Ｎが大きいほど、
それに対するショットノイズの比ＣＪ　Ｎ　／　Ｎ　）
は小さくなる。

本実施例では、ショットノイズを最大扱い電荷量に対し
て０．０３％以下に抑えることを目標としたため、 ＪＮ／Ｎ　＝　３　Ｘｌ０−’ より、電子数Ｎは Ｎ　　　１．ｌＸ１０’ あるいは、電荷量Ｑにして Ｑ　　１．８ｐＣ が必要となる。通常のＣＣＤラインセンサではＮ１０８
程度であるため、本実施例では扱い電荷量が通常の場合
の１０〜１００倍必要となる。本実施例のように、表面
チャンネルのＭＯＳ構造部を蓄積部として用いる場合、
蓄積部の扱い電荷量は、蓄積部の面積と基板濃度とバイ
アス電圧に大きく依存し、基板濃度を大きくし、バイア
ス電圧を大きく設定した方が扱い電荷量が大きくなる。

しかし、ＣＯＤ転送レジスタに関していえば、Ｎ井戸（
Ｎ−ｗｅｌｌ）形成時のＮ−形成時の濃度と深さのばら
つきがチャンネルポテンシャルに大きく効いてくるため
、基板濃度を高めることは転送レジスタの製造プロセス
を困難にする。また、バイアス電圧については、このＣ
ＯＤを含むデバイス自体に供給する電源電圧により制約
を受けることと、バイアス電圧を大きくすると蓄積部に
おける暗時出力が増大することから、制約を受ける。こ
のようなことから、蓄積部の面積を大きくとることで、
扱い電荷量の増大を図っている。

蓄積部の面積を大きくするためには、その幅が単位受光
素子のピッチで規定されるため、長さを大きくするしか
方法がない、しかし、単に１つの蓄積部の長さを大きく
するのみでは、読み出し時間が長くなるという欠点があ
る。すなわち、移送ゲートを通して転送レジスタへ電荷
を移送するに要する時間はキャリヤの熱拡散に要する時
間であり、蓄積部の長さをＬｓｙｑ　　キャリアの拡散
定数をＤとすると、この時間ｔｒｒは、 ｔ　ｔｒ＝　４　・Ｌ　ＳＴ２／　（π２．Ｄ）となる
。

つまり、ＬＩＴが大きくなると時間ｔｔｒはその自乗に
比例して大きくなるため、本実施例では蓄積部を２つに
分割して同者間にポテンシャルの段差を形成し、蓄積部
の長さをＬａｙ／２づつにして、読み出し時間の短縮を
図っている。このような構成をとることにより、本実施
例では、分割しない場合に比べて読み出し時間ｔｔｒ’
を ｊｔ、’＝４　　・（Ｌ　ｓｒ／　２　）２／　（π２
・　Ｄ）＋４　　・（ＬＳＴ／　２）２／（π２・　Ｄ
）＝　ｔ　ｔ、／　２ と、半分に短縮している。

次に、蓄積部電極に印加する電圧をＤＣバイアスではな
く、パルス電圧としている理由について述べる。

前述の通り、扱い電荷を増やすためにはバイアス電圧を
大きくすればよいが、このときの蓄積部のポテンシャル
を移送ゲートのバイアス電圧のＨレベル時のポテンシャ
ルより低くすると、電荷の読み残しが発生してしまう。

これを防ぐため、読み出し時に蓄積部のポテンシャルを
高くし、蓄積部の残留電荷が無くなるようにパルス電圧
駆動を行っているのである。

蓄積部にポテンシャルの段差を作る変形例として、第１
６図の構成を採ることも可能である。この場合には、第
１層ポリシリコンパターン形成後に、レジストと第１ポ
リシリコンの両方をマスクとして、蓄積電極が形成され
る領域４３をボロンイオン注入によりＰ−基板４２より
も濃度を高くすることで、蓄積部４４よりもポテンシャ
ルを低くする。この方法によれば、領域４３上の電極と
領域４４上の電極には同じバイアス電圧を印加すればよ
く、端子を共通にすることができるため、端子数を減ら
すことができる。また、領域４３はＰ−基板４２よりも
濃度が高いため、扱い電荷量も増やすことができ、蓄積
領域の長さ減少、すなわち読み出し時間の短縮が図れる
。

次に、ＣＯＤの光電変換部の構造に関する変形実施例に
ついて説明する。

フォトダイオードを埋め込み構造にする場合、Ｎ−層３
９とＰ　”Ｍ　４０との重ね方に２通りの方法がある。

　１つは第１７図（ａ）のように、Ｐ＋層４０がＮ−層
３９を完全に覆ってしまう方法であり、もう１つは第１
７図（ｂ）のように、Ｎ−層３９に２０層４０で覆われ
ない部分を残す方法である。前者（ａ）の方法では、フ
ォトダイオードとバリアゲート４１との間にポテンシャ
ルの「こぶ」９０ができてしまい、フォトダイオードか
らバリアゲートへの電荷の転送がいわゆる不完全転送動
作となってしまう。この場合、フォトダイオード上に蓄
積された電荷は熱放出によって蓄積部へ流れるため、非
常に時間がかかるという欠点がある。一方、後者（ｂ）
の場合には、Ｐ◆層４０で覆われないＮ−層３９の部分
があり、ここが電荷量り９１となってしまい、ここから
の熱放出により、やはり光電変換で発生した電荷を全て
読み出すのには時間がかかるという欠点がある。ただ、
この時間は（ａ）の場合と比較すると十分小さいため、
本実施例では（ｂ）の方法を採っているが、高速動作が
要求されるセンサ（例えば、定常光を光源とする分光計
測装置）への使用には不利である。そこで、この欠点を
回避した実施例を以下に述べる。

第２３図の平面図及び第２５図のＸＸＶ−ＸＸＶ断面図
（電荷の転送部への移送方向）に示した通り、この実施
例では、フォトダイオードＰＤは、Ｐ型半導体基板４２
上にＮ−層３９を形成し、さらにその上にＰ゛層４０を
形成した埋め込みフォトダイオード構造としている。フ
ォトダイオードＰＤで発生した電荷を蓄積するための蓄
積部Ｈ８Ｔ７２は、Ｐ−基板４２上にＮ−層３９を形成
し、　　１１００ｎのＳｉＣ２膜を介して第１ポリシリ
コン電極を形成して成る埋め込みチャンネル間Ｏ８構造
となっている。このＨ８Ｔ電極７２にはＤＣバイアスが
印加され、フォトダイオード部ＰＤのポテンシャルより
も低いポテンシャルに固定されている。移送ゲートＨ８
Ｈ４５は蓄積部Ｈ８Ｔ７２と同様な構造となっているが
、電極は第２ポリシリコンで形成され、第１ポリシリコ
ンとは絶縁されている。このＨ８Ｈ電極４５にはパルス
電圧が印加され、Ｈレベルの電圧が印加された場合には
そのポテンシャルは蓄積部Ｈ８Ｔ７２のポテンシャルよ
りも低くなり、転送レジスタＲＧ４６への電荷の流通が
可能となるようになっている。転送レジスタＲＧ４６も
やはり蓄積部Ｈ８７７２と同様な構造となっており、４
相のパルス電圧が与えられることで転送動作を行う。

第２４図は第２３図の折れ線ＸＸＩＶ−ＸＸＩＶ（電荷
のドレイン方向）に沿った断面図及びポテンシャル図で
あるが、この図において、オーバーフロードレイン０Ｆ
Ｄ３７は、フォトダイオードＰＤで光電変換され蓄積部
Ｈ８Ｔ７２で蓄積しきれない過剰電荷を排出する。この
過剰電荷のレベルを決定するのがオーバーフローゲート
０Ｆ０３８で、蓄積部Ｈ８Ｔと同様な構成となっている
。ただし、電極は第２ポリシリコンで形成され、蓄積部
Ｈ８Ｔの第１ポリシリコン電極とは絶縁されている。こ
のＯＦＧ電極３８にはＤＣバイアスが印加され、ポテン
シャルを固定している。このポテンシャルはＬレベル電
圧を印加したときの移送ゲートＨ８）ｌのポテンシャル
よりは低く、かつ、蓄積部Ｈ８Ｔのポテンシャルよりは
高い。これによって、蓄積部Ｈ８Ｔにはオーバーフロー
ゲートＯＦＧのポテンシャルに達するまで電荷が蓄積さ
れ、かつ、過剰な電荷は転送レジスタＲＧへ流出する前
にオーバーフロードレインＯＲＤに排出される。なお、
Ｃ８４８はチャンンネルストップである。

以上の構成において、前記構成（第１２図、第１３図）
のようにフォトダイオードＰＤと蓄積部Ｈ８Ｔとの間に
バリアゲートＢＧを設けないのは、本実施例ではフオド
ダイオードＰＤが完全に空乏化しているため、ポテンシ
ャルをバリアゲートで固定する必要がないためである。

また、蓄積部Ｈ３Ｔ、　　移送ゲートＨ８）ｌ。

オーバーフローゲートＯＦＧをいわゆる埋め込みチャン
ネルＭＯ３構造としているのは、フォトダイオードＰＤ
を含めた光電変換部全体を完全に空乏化することにより
、第１７図（ｂ）のような電荷量りができないようにす
るためである。

また、この例では蓄積部！（ＳＴをパルス駆動していな
いが、これは埋め込みチャンネル間Ｏ８構造に電荷を蓄
積する場合、Ｎ−層３９の濃度がＰ−基板４２の濃度の
１０倍程度であり、単位面積当りに扱える電荷量が表面
チャンネル構造よりも大きいためである。このため、蓄
積部Ｈ８Ｔを２層のポリシリコンで分割して形成する必
要もなく、深いバイアスを与えて蓄積時に移送ゲートの
バイアスがＨレベルの時のポテンシャルよりも低いポテ
ンシャルに設定する必要もなく、単にＤＣバイアスを印
加しておくだけで動作が可能であり、駆動回路の負担を
軽減することができる。

（３）光電変換部と転送レジスタの組み合せ構成及び駆
動方法 続いて、高感度光電変換部と低感度光電変換部とで転送
レジスタを共用する構造と方法について述べる。

第１８図に第１の例の構造を示す。この図において、５
４は高感度光電変換部の蓄積部、５７は低感度光電変換
部の蓄積部、５５は高感度光電変換部の移送ゲート、５
６は低感度光電変換部の移送ゲート、５８はチャンネル
ストップ領域、５９は転送レジスタのチャンネルである
。６０〜６３は転送電極であり、各々φ１〜φ４の転送
グロックパルスが印加される。

これら４つの電極のうち、６０及び６２は第１層目のポ
リシリコン（点線で示した）で形成され、コンタクトホ
ール６４で各々のクロックラインに接続される。クロッ
グφ２がＨレベルになっているときに前述の方法で高感
度光電変換部５４の電荷は１つおいて隣のφ４電極下の
転送チャンネルに移送される。

この電極に隣接したφ４電極下には低感度光電変換部５
７の電荷が移送される０以上により、高感度光電変換部
５４の電荷は転送レジスタ５９の偶数段に移送され、低
感度光電変換部５７の電荷は転送レジスタ５９の奇数段
に移送される。従って、転送レジスタは高感度出力と低
感度出力を交互に出力する。

第２の例を第１９図に示し、その動作のタイミングチャ
ートを第２０図に示す。第１９図における記号は第１８
図と同じである。クロックφ４がＨレベルになっている
時、前述の方法で低感度光電変換部の電荷が転送レジス
タの偶数段目のφ４電極下へ移送される。その後、クロ
ックφ２がＨレベルになると、低感度出力の電荷は奇数
段目のφ２電極下へ転送される。この状態で高感度出力
の電荷を移送すると、この電荷は偶数段目のφ２電極下
へ移送される０以上により、高感度出力は転送レジスタ
の偶数段目に移送され、低感度出力は転送レジスタの奇
数段目に転送され、転送レジスタは高感度出力と低感度
出力を交互に出力する。

次に、高感度出力と低感度出力を読み出す別の方法につ
いて述べる。前述の方法は高感度出力と低感度出力を同
時に転送レジスタから読み出すものであるが、全読み出
し時間に大きな制約が無い場合には、まず高感度出力を
転送レジスタへ移送し、その間、低感度出力は電荷蓄積
部に保持しておき、高感度出力の全読み出しが完了した
後に、低感度出力を転送レジスタに移送する、という方
法も可能である。この場合、各出力は転送レジスタの２
ビット置きに出力されるが、後述の転送効率の補正に好
適な出力となる。なお、この場合、高感度出力の中には
飽和状態に近いもので、蓄積中の暗時出力のために、長
時間保持されると飽和してしまうものもある。このよう
に保持中に無効なデータとなることを排除するため、先
に高感度出力を読み出すようにすると良い。

また、この交互読み出しに限定した構成として、第２２
図の例が考えられる。本図においても、記号は第１８図
と共通である。６１はφ２のグロックパルスが印加され
る転送電極で、このφ２がＨレベルの場合に移送ゲート
５５をＨレベルとすることにより、高感度蓄積部から電
荷を読み出すことが可能である。また、６３はφ４のグ
ロックパルスが印加される転送電極で、このφ４がＨレ
ベルの時に移送ゲート５６をＨレベルとすることにより
、低感度蓄積部から電荷を読み出すことが可能となる。

同図から明らかなように、本実施例では受光素子のピッ
チと転送レジスタのピッチとが等しく、高集積化が可能
となる。

（４）転送レジスタの出力部構成 次に、転送レジスタの出力部を説明する。第２１図の例
では、６０〜６３が前記同様転送電極であり、６５が出
力ゲート、６８（斜線部）はフローティングデイフュー
ジョン、６７はリセットドレインである。

リセットドレイン６７は、フローティングデイフュージ
ョン６８の電位を、電荷が転送されるに先だって所定の
電位にリセットするためのものである。

６６はこの動作を制御するためのリセットゲートである
。７０１７１は転送レジスタの出力を取り出すためのＦ
ＥＴのそれぞれ、ソース、　ドレインである。

ドレイン７１は電源に接続され、ソース７０は、抵抗又
は定電流源等の負荷を介して接地されてソースフォロア
アンプが形成される。このＦＥＴのゲートにはフローテ
ィングデイフュージョン６８の電位が印加され、このＦ
ＥＴのソース７０の電位が、このＣＯＤ転送レジスタの
出力電位となる。同図で６９は、チャンネルストップ（
Ｐ・）上に１１００ｎのＳｉＯ２膜を形成し、その上に
ポリシリコンの電極を配置したＭＯ３容量である。本実
施例では、このＣＯＤを分光計測用センサとして用いる
ため、扱い電荷量を大きくしてショットノイズの影響を
避けていることは前に述べた通りである。従って、多量
の電荷がフローティングデイフュージョン６８に流入す
る。これを電圧変換する場合、フローティングデイフュ
ージョン部の容量を大きくしないと適切な出力電圧（１
〜２Ｖ）が得られない。フローティングデイフュージョ
ン６８はＰＮ接合であるため、単位面積当りの容量を大
きくすることはできず、面積を大きくする必要がある。

本実施例ではこれを防ぐため、フローティングデイフュ
ージョン６８にＭＯ３容量６９を付加し、容量の増大を
図っている。この場合、ＰＮ接合の単位面積当りの容量
ＣＰＮは、Ｐ−基板４２の濃度が１×１０＋６　　バイ
アス電圧が１４Ｖ、Ｎの濃度が１Ｘ１０２自のとき、Ｃ
ｐｘ＝　２．４Ｘ　１０−”（Ｆ　／　ｃｍ”）である
が、ＭＯ３容量ＣＭＯＳの方は、Ｃｎｏｓ＝３．５Ｘ１
０−＠（Ｆ／　ｃｍ２）であり、フローティングデイフ
ュージョン６８の約１７１０の面積で必要な容量が得ら
れる。

また、ＰＮ接合はその空乏層幅により容量が変化する特
性を有しているため、出力される電圧に応じて容量が変
化する。このため、出力電圧が、転送された電荷にリニ
アに対応せず、計測用のセンサとしては不利である。こ
の欠点は本実施例の次のような構造により解決されてい
る。すなわち、ＭＯＳ容量を接合容量よりも大きくする
ことにより、容量変化の無いＭＯ３容量が支配的となり
、リニアリティの向上が図られている。なお、同図でチ
ャンネルストップ５８がフローティングデイフュージョ
ン６８側に向かってテーバがついているのは、電荷をス
ムーズにフローティングデイフュージョン６８へ転送さ
せるためであり、また、転送電極のピッチが段階的に変
化しているのは各電極６０〜６３下の扱い電荷量をチャ
ンネル幅に拘らず一定に保つためである。

Ｉ［Ｉ　　ＣＣＤラインセンサの制御方法及び信号処理
手段 （１）非転送効率の補正手段 次に、転送され、出力された信号の非転送効率の補正方
法について述べる。分光計測用の受光素子としてアナロ
グシフトレジスタを用いる場合、非転送効率の効果につ
いて考慮する必要がある。

１段当りの非転送効率が１×１０−５であっても、１０
０段の転送を行えば全体としての非転送効率による誤差
は０．１％に達し、分光計測用としては許容できない大
きさとなる。本実施例で、この非転送効率を向上する構
造と方法を次に説明する。

１段当りの非転送効率をε、元の電荷パケットの電荷を
Ｑ＋８１とし、ｎ回の転送を行うと、元の電荷パケット
に残された電荷は、 （１−ｎ・ε）・Ｑ（１） となる、また、次の電荷パケットに積み残す電荷は ｎ　、ｇ　　、Ｑ　ｆ＠ｌ となる。実際には更に次の電荷パケットにも積み残して
しまうが、それはε２のオーダーであり、ε１×１０弓
とすれば全く無視できる大きさである。

転送レジスタの出力側から数えてｉ番目の電荷パケット
の初期電荷をＱ＋”’　　Ｊ回目の転送出力をＱ　Ｉ　
Ｎ　　転送レジスタの全段数をＮとすると、　１段目の
電荷パケットの電荷が出力されるのはｉ回目の転送出力
であるから、自分自身の電荷パケットに積み残される電
荷量は、 （１−１・ε）・Ｑ　＋”’ であり、ｉ＋１番目の電荷パケットに積み残されるのは
、 ｉ　・　ε　・　Ｑ　＋　＋＠１ である。これがｉ＋１番目のパケットの電荷と共に出力
される０以上のことから、 れる電荷量は次の通りとなる。

Ｑ＋＝（１−１・ε）・Ｑ　ＩＣｌ１ｌＱ２＝（１−２
−１：）−Ｑ２”’＋’ＩＱａ＝（１３・ｓ）　Ｑｌ”
’＋２ ｉ番目に出力さ Ｑ＋”’ Ｑ　２　’　１１’ Ｑ＋＝（１ｉ　　・　ε）・Ｑ　％１１１＋（ｉ−１）
・　ε　・Ｑ＋−＋”’ ＱＮ−１＝（１（Ｎ　−１）・ｅ　）　’　Ｑｓ−＋”
’＋（Ｎ−２）・ε・Ｑｌ２（日） Ｑ）Ｉ＝（１−Ｎ　・　ε）・　ＱＮ’＠’＋（Ｎ−１
）・　ε　・Ｑｓ−＋”’ この結果をマトリックスを用いて表すと第３２図の通り
となるが、このマトリックス式を、変換行列をＲ１出力
信号をＱｌ　　初期のパケット電荷量をＱ（＠）として
表すと、 Ｑ＝　ＲＸ　ＩＱ”’１ となる。従って、初期電荷量（Ｑ（”ｌは、出力信号Ｑ
から、 Ｑ＋＠１＝ｌｌ１９−１×Ｑ で計算される。ここで、Ｒ−１はＲの逆行列であり、Ｒ
−’＝ａｄｊＲ／　ｌ　Ｒ （ａｄｊＲはＲの余因子行列） Ｒ＝ｒＩ（１−ｉ・ε） （ａｄｊＲ）＋、＋＝　ｌ　ＩＲｌ　／　（１−（Ｎ−
ｊ＋１）　・ｔ　）（ｊ＝１〜Ｎ） （ａｄｊＲ）＋＋＋、＋＝−（Ｎ−ｊ）　＋　ｇ　＋　
（１−（Ｎ−ｊ）　・ｇ　）・（ａｄＪＲ）ｊ、ｒ （ｊ＝１〜Ｎ−１） （ａｄｊＲ）＋、１＝　Ｏ（上記以外の要素）で求めら
れる。

この場合、−段当りの非転送効率εを求める必要がある
。非転送効率εは周囲の温度等により影響されるため、
測定に先だってこの値を求めなければならない、これは
、転送レジスタに電荷入力部を設け、電荷を入力して測
定するという周知の方法で行ってもよいし、また、画素
のピッチが転送レジスタのピッチの２倍となっている本
実施例の形態では、以下に示す測定方法が考えられる。

まず、分光計測を行う場合には、測定に先だって各フォ
トダイオードの感度ばらつきを補正する必要がある。こ
のため、測定サンプルとして標準白色板を使用し、この
反射光の分光特性の測定を行ってフォトダイオードの感
度ばらつきの補正を行うが、このときに非転送効率εの
測定も行う。

まず、ストロボ光発光後、前述の方法により低感度画素
の読み出しのみを行う。本実施例では、転送レジスタの
配列ピッチが受光素子の配列ピッチの１７２であるため
、低感度画素の出力は１つ置きに出てくる。最終画素か
らの出力は、前述のように次段の電荷パケットへの積み
残しを生ずる。そのため、元々の電荷量をＱ　Ｈｌ　＠
　ｌとすれば、出力は（１−Ｎ・ε）・Ｑ　Ｎ＋　＠　
ｌとなる。信号電荷は１つ置きに入っているため、前の
段からの積み残しＱ　Ｎ−＋ｔｉｌ＋はゼロであり、そ
の前の段からの電荷の積み残しＱＮ−２”’が最終電荷
パケットＱ　Ｎ　’θ）に混入するが、これはε２のオ
ーダーであるため、無視できる。

従って、Ｎ段目の出力Ｑ１１は、 ＱＮ＝（Ｉ　　Ｎ・ε）・Ｑ　Ｎ　’　”　’となる、
一方、Ｑ　Ｎｉ＠ｌの電荷パケットの次段への積み残し
量はＮ・ε・ＱＮ＋ｌｌ＋であるから、ＱＩｌ、Ｉ／（
Ｎ・ε）＝ＱＮ／（１−Ｎ・ε）（１−Ｎ・ε）・ＱＮ
−１＝Ｎ・ε・ＱＮＱｓ−＋＝Ｎ・ε・（ＱＮ＋ＱＮ、
Ｉ）ε＝　（Ｑｓ−＋／（Ｑｓ＋Ｑｓ、＋））　／Ｎと
非転送効率εが算出される。この非転送効率εを基に前
述の非転送効率補正演算を行えば、非常に精度の高い分
光計測が可能となる。

次に、高感度画素と低感度画素の出力を、同時にではな
く、一方ずつまとめて読み出す場合の補正計算について
述べる。この方法は転送レジスタの配列ピッチが画素ピ
ッチの１７２である場合に有効な方法であり、前述の非
転送効率測定と同様な考え方で補正計算が可能である。

すなわち、ＣＯＤの出力は１つ置きに転送レジスタへ出
力されるため、偶数段に初期電荷が蓄積されるとすれば
、その前段（奇数段）の初期電荷はゼロである。従って
、転送により、最初電荷があったパケットに前段からの
積み残しはなく、次段への積み残しがあるだけである。

すなわち、初期電荷が移送されたパケットの出力をＱｌ
とすれば、 Ｑ＋＝（１ｉ・ε）・Ｑ　Ｉ’θ） また、次段の出力Ｑ＋＋＋はＱｌ（ｅ）の電荷パケット
からの積み残しにより、 ＱＩｌ１”ｌ・ε・Ｑ、（＠１ これら２つの出力を加算することにより、Ｑ　＋　”’
　＝　Ｑ　＋　＋　Ｑ　ｌ＊１として、元の電荷が計算
できる。この２つの電荷の加算は、各々のデータをマイ
コン１２に取り込んだ後に計算してもよいし、また、以
下に示す駆動方法を用いてデバイス上で行うことも可能
である。

゛第３０図の駆動タイミングチャートの時刻ｔ１におい
て、出力部に最も近い電荷パケットには、転送されてき
た光電変換電荷７３が入っている（第３１図）。

この電荷は、転送によってその電荷の一部７４が後続の
電荷パケットに積み残されている。時刻ｔ２、ｔ　３．
では転送りロックにより順次電荷が出力側へ転送されて
いる。時刻ｔ４でリセットゲートにＨレベルの電圧が印
加され、第３１図のポテンシャル図で示すようにフロー
ティングデイフュージョン部の電位がリセットドレイン
の電位にリセットされる。

時刻ｔ５でリセットゲートが閉じ、時刻ｔ６の状態を経
て時刻ｔ７で電荷（７３）がフローティングデイフュー
ジョンに流れ込み、　　（７５）で示される分だけ電位
が下がる。フローティングデイフュージョンは時刻ｔ９
：ｔｔｏにおいてこの電位を保持し、時刻ｔ１１で積み
残し電荷（７４）が流れ込んで（７６）で示される分だ
けさらに電位が下がる。従って、フローティングデイフ
ュージョンはリセット後から（７７）で示される電位だ
け下がり、これが（７３）とく７４）の合計の電荷量に
対する出力電位となる。

以上のように、リセットゲートに印加するパルスの周期
を転送りロックの２倍とする駆動方法を採るだけで、非
転送効率の補正が可能となる。

（２）分光計測の方法 分光計測の方法について具体的に説明する。第２６図の
フローチャートに示す通り、最初にステップ＃ｌで不要
電荷の排出を行う、これは、光信号の読み出しに先だっ
てＣＯＤの光電変換部内の不要電荷排出及び転送レジス
タの初期化のために行うものである。ＣＯＤに対して電
源を投入した後は、転送レジスタの埋め込みチャンネル
が空乏化されておらず、電荷が満たされている。このた
め、転送りロックを与えて転送動作を行わせることで、
レジスタ内の不要電荷を排出する。また、光電変換部も
電源投入後からの暗時出力等が蓄積された状態であり、
これらの不要電荷を前述の方法で転送レジスタへ移送し
、転送動作を行わせることで排出する。

この初期化後、ステップ＃２でストロボ発光を行い、フ
ォトダイオード部で光電変換を行わせる。

ステップ＃３ではこの光電変換で生成された電荷を、第
２７図に示すような有効画素選択ルーチンでマイコン１
２内に取り込む。

第２７図のルーチンでは、ステップ＃１０１で画素番号
のインデックス変数Ｉを初期値１にセットし、ステップ
＃１０２で工番目の画素で有効なものはＡ列にあるのか
Ｂ列にあるのかの判定をする（Ａ列、Ｂ列については第
４図（ａ）参照）。これは、前述のように、バンドパス
フィルタ６がＡ列のＣＯＤとＢ列のＣＯＤの上に、ずら
して千鳥状に配置されておシバ　いずれが一方からの出
方はバンドパスフィルタ６で分光フィルタ１の不要透過
帯域をカットしていない無効画素からのものだからであ
る。ここで、有効画素がＡ列のＣＯＤにあるのがＢ列の
ＣＯＤにあるのかの情報は、前もってマイコン１２内部
のＥ２ＦＲＯＭに記憶されている。ステップ＃１ｏ２で
有効画素がＡ列にあると判定された場合には、ステップ
＃１０３へ進んでマルチプレクサ９にＯ３Ａの出力をＯ
８として選択するセレクト信号Ｃ３ＥＬＥＣＴ−Ａ＞を
出力し、Ａ列のＣＯＤでない場合にはステップ＃１ｏ４
で、マルチプレクサ９にＯ３Ｈの出力をｏｓとするよう
に指令するセレクト信号（ＳＥＬＥＣＴ−Ｂ）を出方す
る。

その後、ステップ＃１０５でＯ８信号をアナログ処理し
てＡ／Ｄ変換されたデータをマイコン１２内に読み込む
。ステップ＃１０６では、現在の画素が最終画素（Ｎ番
目）であるか否かを判定し、そうであれば終了する。最
終でない場合には、ステップ＃１０７でインデックス■
を１だけインクリメントし、ステップ＃１０２へ戻る。

高感度画素と低感度画素を別個に行う場合には、この動
作を繰り返して双方の画素出力をマイコン１２内へ取り
込む。

第２６図のルーチンに戻り、ステップ＃４では暗信号の
読み出しを行う。分光計測装置にＣＯＤを用いる場合、
光信号中に混入する暗時出力分を補償するため、ストロ
ボ光を照射せずに読み出し動作を実行し、暗時信号を読
み出す。ステップ＃５では前述の非転送効率εの補正計
算を行う。補正計算により、読み出したデータから転送
前の光電変換データが求められる。これは光信号データ
と暗時信号データの双方について行う。次にステップ＃
６で光信号出力から暗時信号出力を減算し、光に応じた
出力のみを取り出す。

最後にステップ＃７で高感度画素と低感度画素から最適
なデータを選択して、データの規格化を行う、これにつ
いて第２８図のフローチャートにより詳しく述べる。い
ま、高感度及び低感度の各素子の１番目の画素に第１０
図（ｂ）に示した領域ｎ−ｂの光が入射し、（ｉ＋１）
番目の画素には領域ＩＩ−ｃの光、（ｉ＋２）番目の画
素には領域ＩＩ−ａの光が入射したものとして、各出力
データの選択の方法について説明する。まず、ステップ
＃２０１で画素番号インデックス変数工を初期値１にセ
ットする。次に、ステップ＃２０２で高感度画素の出力
Ｖ１４（Ｉ）と飽和出力値Ｖ　ｓ　＠　ｔとの比較を行
う、この飽和出力値Ｖ。ｔは予め測定してマイコン１２
のＥ２　ＰＲＯＭ等に記憶しておく。ＶＨ（１）＜　Ｖ
−＃ｔ（７）場合、ステップ＃２０４へ進み、高感度画
素の出力ＶＨ（Ｉ）をその高感度画素の感度ＲＨ（Ｉ）
で除してデータの規格化を行う。ここで、Ｉ＝ｉである
場合（領域ｎ−ｂの光が入射）、低感度画素からの出力
Ｖ　Ｌ　（ｉ　）も暗時出力Ｖ　ｄ　ａ　ｒ　ｋ以上の
出力となっているが、■□（ｉ）≧Ｖ　ｔ　（ｉ　）で
あるので、ノイズの影響を受けにくい高出力■。（ｉ）
の方を選択する。次にステップ＃２０５へ進み、全画素
について選択が完了したか否かをチエツクする。未だ完
了していない場合にはステップ＃２０６でインデックス
Ｉを１だけインクリメントしてステップ＃２０２へ戻る
。今度は、次の画素ベア（１＝　ｉ　＋　１゜領域■−
Ｃの光が入射）からの出力Ｖ、（ｉ＋１）、Ｖｔ（ｉ＋
１）について、いずれかの選択を行う。この場合には、
ステップ＃２０２でＶ　Ｈ（ｉ÷１）＝ＶｓＱｙである
からステップ＃２０３へ進み、低感度画素からの出力Ｖ
Ｌ（ｉ÷１）をその低感度画素の感度ＲＬ（ｉ＋１）で
除してデータの規格化を行う。以上の処理を繰り返すこ
とによ）ハＣＣＤセンサ３０．３１の全画素についてデ
ータが求められるが、この場合の出力は第１０図（ｂ）
の領域■−Ｂ、　　ＩＩ−ｂ、　　ＩＩ−ｃの全てに対
して有効な値となるため、極めてダイナミックレンジの
広い高精度計測用分光センサとなる。

ここで、各画素の感度Ｒｓ（ｉ）、ＲＬ（ｉ）の求め方
は次の通りである。マイコン１２内のメモリには各画素
のある温度’ｒｅにおける感度ＲＨ”’（ｉ）、ＲＬ（
”　（ｉ）と、各画素の感度の温度特性のデータに＋が
記憶されている。測定に先だって、マイコン１２からＣ
ＣＤチップ７上の温度情報の出力ＴＭＰをＯ８として選
択するようなセレクト信号（ＳＥＬｇＣＴ−Ｔ）をマル
チプレクサ９に出力し、温度情報をマイコン１２へ取り
込む。この情報からＣＣＤチップ７の温度Ｔを計算し、 ＲＨ（ｉ）＝　　Ｒ，イ８ン（ｉ）十　ｋ　　＋Ｘ　　
（Ｔ　　　　Ｔｓ）ＲＬ（Ｄ＝　Ｒｔ”’（ｉ）＋　ｋ
　＋Ｘ　（’ｒ　−Ｔ＠）より各画素の感度を計算する
。

以上で本発明の種々の実施例の説明を終えるが、その説
明ではＣＣＤラインセンサとして、電子を転送するＮチ
ャンネル型を例示したが、これはもちろんＰチャンネル
型でもかまわない、また、２層ポリシリコン構造、４相
駆動の転送レジスタ構造もあくまで一例として挙げたも
のであり、他の構造を採っても同様に本発明を適用する
ことは可能である。また、分光機能素子として干渉フィ
ルタ２を用いたが、当然、グレーティング等を用いても
同じことである。　さらに、上記実施例では高感度受光
素子と低感度受光素子とで１つの転送レジスタを共用し
たが、これはもちろん、高低缶受光素子に各々転送レジ
スタを設けた構造としてもよい。

■　まとめ 本発明では、第２３図〜第２５図に示した通り、フォト
ダイオード（ＰＤ）３９．４０及び電荷蓄積部（Ｈ８Ｔ
）７２を共に埋め込み構造とすることにより、フォトダ
イオードのポテンシャル（φｐｏ）が固定されるため、
フォトダイオードのポテンシャルを制御するためのバリ
アゲートＢＧが不要となる。このため、従来、フォトダ
イオードとバリアゲートとの間に発生した電荷溜りがな
くなり、この電荷溜りからの電子の熱放出による暗信号
が大幅に低減されるとともに、電荷溜りによる電荷転送
の遅れが防止され、応答性に優れた固体受光素子を得る
ことができる。

また、バリアゲート電極が不要となるために、電極数が
減らせるという特長も有する。

ｌ肚立羞１ 以上説明した通り、本発明の第１の構成によれば、光電
変換時には電荷蓄積部に十分な量の電荷が蓄積される一
方、その電荷が電荷転送部に移送されるときには、電荷
蓄積部に電荷が残留することなく、全て排出（移送）さ
れる、これにより、光ショットノイズに強く、リニアリ
ティの確保された大出力の固１体撮像装置が得られる。

また、第２の構成によると、電荷蓄積部の面積が十分確
保され、十分な量の電荷が蓄積されると共に、そのよう
な大量の電荷の読み出しが十分高速で行われるため、応
答性の良い大出力固体撮像装置が得られる。これらの特
性は、特に光計測用ＣＣＤラインセンサに適したものと
なる。

【図面の簡単な説明】

第１図は本発明の実施例である分光センサの概念的構成
図、第２図（ａ）、（ｂ）はその分光センサによる分光
出力を示す説明図、＃１３図は分光フィルタの分光特性
を示すグラフ、第４図（ａ）〜（Ｃ）は分光フィルタと
ＣＣＤラインセンサの位置関係を示す平面図及び断面図
、第５図（ａ）〜（ｆ）は分光フィルタの透過率を示す
グラフ、第６図（ａ）、（ｂ）は画素グループの間の分
光感度の連続性を示すグラフ、第７図は全画素による分
光感度の連続性を示すグラフ、第８図はＣＣＤラインセ
ンサとその周辺回路のブロック回路図、第９図はＣＣＤ
ラインセンサの構造を示す平面図、第１０図（ａ）、　
（ｂ）はダイナミックレンジ拡大の原理の説明図、第１
１図はＣＯＤの光電変換部の積層構成を示す平面図、第
１２図（ａ）は第１１図の光電変換部のＸＩＩ−ＸＩＩ
断面図、（ｂ）はそのポテンシャル図、第１３図（ａ）
は同じく第１１図の光電変換部のＸＩＩＩ−ＸＩＩＩ断
面図、（ｂ）はそのポテンシャル図、第１４図（ａ−１
）〜（ｂ−６）は積分読み出しの際のポテンシャルの変
化を示す図、第１５図はそのときのタイムチャート、第
１６図は２分割蓄積部の例を示すＣＯＤの断面図、第１
７図（ａ）、（ｂ）はフォトダイオード部の積層構成の
２例を示す断面図、第１８図は共通転送レジスタ近傍の
ＣＯＤチップの平面図、第１９図は共通転送レジスタの
別の例を用いたＣＯＤチップの平面図、第２０図はその
例の転送タイミングチャート、第２１図は転送レジスタ
終段と出力部の構成を示す平面図、第２２図は交互読み
出しのための転送レジスタの構成を示す平面図、第２３
図はバリアゲートを使用しないＣＯＤチップの平面図、
第２４図（ａ）、（ｂ）　Ｇ；ｉ　（−）ＸＸＩＶ−Ｘ
ＸＩＶ断面図とポテンシャル図、第２５図は第２３図の
ＸＸＶ−ＸＸＶ（折れ線）断面図とポテンシャル図、第
２６図は分光計測のフローチャート、第２７図は有効画
素選択ルーチンのフローチャート、第２８図は出力デー
タ選択の手順のフローチャート、第２９図は温度検出素
子の具体的構成例の回路図、第３０図は出力加算の説明
のための駆動タイミングチャート、第３１図はその各時
刻におけるポテンシャル図、第３２図は出力電荷量と初
期電荷量との関係を示すマトリックス式である。 １・・・分光フィルタ ２・・・ＣＣＤラインセンサ ６．３−ａ、　　３−ｂ、　　３−ｂ、　　３−ｄ−＝
バンドパスフィルタ７・・・ＣＯＤラインセンサチップ １９．２６・・・フォトダイオード １７．２４・・・オーバーフロードレイン１８．２５・
・・オーバーフローゲート２０．２７・・・バリアゲー
ト ２１−ａ、　　２ｌ−ｂ１２８−ａ、　　２８−　ｂ−
蓄積部２２．２９・・・移送ゲート ２３・・・共通転送レジス ３０・・・高感度受光部 ３１・・・低感度受光部 り ３７・・・オーバーフロードレイン０ＦＤ３８・・・オ
ーバーフローゲート０ＦＧ３９（Ｎ−層）、４０（Ｐ中
層）・・・フォトダイオ−４１・・・バリアゲートＢＧ ４２・・・Ｐ型半導体基板 ４３．４４・・・電荷蓄積部１（ＳＴＩ、Ｈ８Ｔ２４５
・・・移送ゲートＨ８Ｈ ４６・・・転送レジスタ電極 ４７・・・転送レジスタＮ−層 ４９・・・遮光層 ５０．５１・・・空乏層 ５４・・・高感度光電変換部 ５７・・・低感度光電変換部 ５８・・・チャンネルストップ ５９・・・転送レジスタ ドＰＤ ６０．６１，６２．６３・・・転送電極（φ１〜φ４）
６４・・・コンタクトホール ６５・・・出力ゲート ６６・・・リセットゲート ６７・・・リセットドレイン ６８・・・フローティングデイ ６９・・・ＭＯＳ容量部 ７０・・・出力ＦＥＴのソース ７１・・・出力ＦＥＴのドレイン ７２・・・電荷蓄積部 フュージョン

Claims (6)

【特許請求の範囲】
1. （１）入射光量に応じた電荷を発生する複数の光電変換
   部と、 光電変換部で発生した電荷を一時蓄積するために、各光
   電変換部に対して各々設けられ、ＭＯＳ構造によって形
   成された複数の電荷蓄積部と、電荷を順次転送して出力
   するための電荷転送部と、 電荷蓄積部から電荷転送部への電荷の移送を制御するた
   めに、電荷蓄積部と電荷転送部との間に設けられ、ＭＯ
   Ｓ構造によって形成された電荷移送制御部と を備える固体撮像装置において、さらに、 光電変換時には電荷蓄積部のポテンシャルを電荷蓄積部
   から電荷転送部への電荷移送時の電荷移送制御部のポテ
   ンシャルよりも深くし、該電荷移送時には電荷蓄積部の
   ポテンシャルを電荷移送制御部のポテンシャルよりも浅
   くするように制御するポテンシャル制御手段を備えるこ
   とを特徴とする固体撮像装置。
2. （２）前記ポテンシャル制御手段は、光電変換時及び電
   荷移送開始後所定の期間、電荷蓄積部のポテンシャルを
   電荷移送制御部のポテンシャルよりも深くし、その後電
   荷移送制御部のポテンシャルよりも浅くするように制御
   する請求項１記載の固体撮像装置。
3. （３）入射光量に応じた電荷を発生する複数の光電変換
   部と、 光電変換部で発生した電荷を一時蓄積するために、各光
   電変換部に対して各々設けられ、ＭＯＳ構造によって形
   成された複数の電荷蓄積部と、電荷を順次転送して出力
   するための電荷転送部と、 電荷蓄積部から電荷転送部への電荷の移送を制御するた
   めに、電荷蓄積部と電荷転送部との間に設けられ、ＭＯ
   Ｓ構造によって形成された電荷移送制御部と を備える固体撮像装置において、 電荷蓄積部が少なくとも２つの部分より構成され、それ
   らのうち電荷転送部側の部分のポテンシャルが光電変換
   部側の部分のポテンシャルよりも深くなるようにポテン
   シャルの段差を設けたことを特徴とする固体撮像装置。
4. （４）電荷蓄積部の上記段差は、上記各部分毎に分離し
   た電極を設け、各部分の電極毎に異なった電圧を印加す
   ることにより形成されるものである請求項３記載の固体
   撮像装置。
5. （５）電荷蓄積部の上記段差は、上記各部分毎に分離し
   た電極を設け、電極の下の酸化膜層の厚さを各部分の電
   極毎に異なった厚さにすることにより形成されるもので
   ある請求項３記載の固体撮像装置。
6. （６）電荷蓄積部の上記段差は、上記各部分毎に分離し
   た電極を設け、電極の下の半導体層の不純物濃度を各部
   分の電極毎に異なった値にすることにより形成されるも
   のである請求項３記載の固体撮像装置。