JPH03112361A - Inverter driving circuit - Google Patents
Inverter driving circuitInfo
- Publication number
- JPH03112361A JPH03112361A JP24585989A JP24585989A JPH03112361A JP H03112361 A JPH03112361 A JP H03112361A JP 24585989 A JP24585989 A JP 24585989A JP 24585989 A JP24585989 A JP 24585989A JP H03112361 A JPH03112361 A JP H03112361A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- load
- transformer
- delay
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims description 18
- 238000004804 winding Methods 0.000 claims description 15
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 230000000630 rising effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 2
- 238000009499 grossing Methods 0.000 description 2
- 230000005415 magnetization Effects 0.000 description 1
Abstract
Description
【発明の詳細な説明】
「産業上の利用分野」
本発明は負荷に起因する共振条件を自動的に補正するよ
うにしたインバータ駆動回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION "Field of Industrial Application" The present invention relates to an inverter drive circuit that automatically corrects resonance conditions caused by a load.
ｒ従来の技術」
本出願人は、先に、第３図に示すような回路を出願した
。これは直流電源（１）の＋側から１−ランス（２）の
センタータップ（３）を介した一方の巻線（４）−ＭＯ
ＳＦＥＴなどの第１のスイッチング素子（５）を経て一
側に至る第１の閉回路（６）と、前記直流電源（１）の
＋側から前記トランス（２）の他方の巻線（７）、第２
のスイッチング素子（８）を経て一側に至る第２の閉回
路（９）と、前記第１、第２のスイッチング素子（５）
（８）の一方をオンし、他方をオフし、かつデユーテ
ィ比を制御゛する制御回路（１０）とを具備してなるも
のにおいて、前記第１、第２の閉回路（６） （９）の
いずれか一方の回路中にコンデンサ（１１）を挿入し、
前記制御回路（１０）のＩＣ（１２）と第１のスイッチ
ング素子（５）との間にインバータ（１３）と遅延回路
（１４）を介在し、前記制御回路（１０）のＩＣ（１２
）を第２のスイッチング素子（８）との間に遅延回路（
１５）を介在してなるものである。3. Prior Art The applicant previously filed an application for a circuit as shown in FIG. This is from the + side of the DC power supply (1) to one winding (4) - MO via the center tap (3) of the 1- lance (2).
A first closed circuit (6) leading to one side via a first switching element (5) such as an SFET, and the other winding (7) of the transformer (2) from the + side of the DC power supply (1). , second
a second closed circuit (9) reaching one side via the switching element (8), and the first and second switching elements (5).
(8) A control circuit (10) that turns one of the circuits on, turns the other one off, and controls the duty ratio, wherein the first and second closed circuits (6) and (9) Insert a capacitor (11) into one of the circuits,
An inverter (13) and a delay circuit (14) are interposed between the IC (12) of the control circuit (10) and the first switching element (5), and the IC (12) of the control circuit (10)
) and the second switching element (8), a delay circuit (
15).
なお、前記第１、第２のスイッチング素子（５）（８）
には並列にコンデンサ（１６） （１７）が挿入されて
いる。Note that the first and second switching elements (5) and (8)
Capacitors (16) and (17) are inserted in parallel.
また、前記トランス（２）の２次巻線（１８）には、イ
ンダクタ（１９）、整流用ダイオード（２０）、整流用
ダイオード（２１）、インダクタ（２２）、コンデンサ
（２３）からなる整流平滑回路（２４）を介し出力端子
（２５）、（２６）に結合されている。この出力端子（
２５） （２６）には負荷変動を検出し増幅する検出回
路（２７）を介して前記第１、第２のスイッチング素子
（５） （８）を交互にオン、オフ制御するためのスイ
ッチング制御回路（１ｏ）に結合されている。Further, the secondary winding (18) of the transformer (2) includes a rectifying and smoothing circuit consisting of an inductor (19), a rectifying diode (20), a rectifying diode (21), an inductor (22), and a capacitor (23). It is coupled to output terminals (25), (26) via a circuit (24). This output terminal (
25) In (26), a switching control circuit for alternately controlling the first and second switching elements (5) and (8) on and off via a detection circuit (27) that detects and amplifies load fluctuations. (1o).
「発明が解決しようとする課題」
上述のように構成することにより、２個のスイッチング
素子（５）（８）のオン、オフ時間を互いに自由に制御
でき、また、トランス（２）の偏磁をなくすことができ
る。しかし、若干の問題も存在することが判明した。"Problem to be Solved by the Invention" By configuring as described above, the on and off times of the two switching elements (5) and (8) can be freely controlled, and the polarized magnetization of the transformer (2) can be controlled freely. can be eliminated. However, it turns out that some problems also exist.
この問題点を第４図に基き、回路の作用とともに説明す
る。This problem will be explained based on FIG. 4 together with the operation of the circuit.
制御回路（１０）のＩＣ（１，２）の出力とインバータ
（１３）を介した出力は（ａ）（ｂ）に示すように、互
いに反転したパルス電圧■■が出力する。そして第１、
第２のスイッチング素子（５）（８）をオンさせるとき
だけ（ｃ）（ｄ）のように、遅延回路（１４） （１５
）で所定時間（ｄｉ）（ｄ２）だけ遅延させる。As shown in (a) and (b), the outputs of the ICs (1, 2) of the control circuit (10) and the outputs via the inverter (13) output pulse voltages that are inverted to each other. And first,
Only when turning on the second switching elements (5) and (8), as shown in (c) and (d), the delay circuits (14) (15
) for a predetermined time (di) (d2).
このようにして、２つスイッチング素子（５）（８）の
スイッチング損失を減らすために、同時にオフしている
デッドタイム（ｄ□）（ｄ２）時に、トランス（２）の
インダクタンス（２８）とコンデンサ（１６） （１７
）の回路を共振させてゼロクロススイッチングを行って
いる。この場合、前記インダクタンス（２８）に蓄積さ
れる共振エネルギーが２次側の負荷電流により変動する
。すなわち、軽負荷時には第４図（ｃ）４
（ｄ） （ｅ） （ｆ）に示すように、第１、第２のス
イッチング素子（５）（８）にかかる電圧■■と電流■
はゆっくり立上るのに対し、重負荷時には第４図（ｇ）
（ｆ）（ｉ）（ｊ）の■■■ように、急激に立上る。In this way, in order to reduce the switching loss of the two switching elements (5) and (8), the inductance (28) of the transformer (2) and the capacitor are (16) (17
) is resonated to perform zero-cross switching. In this case, the resonance energy stored in the inductance (28) varies depending on the load current on the secondary side. In other words, when the load is light, the voltage ■■ and current ■ applied to the first and second switching elements (5) and (8) are as shown in Fig. 4 (c) 4 (d) (e) (f).
Figure 4 (g) rises slowly under heavy load.
(f) It rises suddenly like ■■■ in (i) and (j).
したがって、重負荷時のデッドタイム（ｄ：＋）（ｄ４
）は、軽負荷時のデッドタイム（ｄｉ）（ｄ２）に合せ
た最大値に設定しなければならず、このことは重負荷時
には余分なデッドタイムとなるという問題があった。Therefore, dead time (d: +) (d4
) must be set to a maximum value that matches the dead time (di) (d2) under light loads, which poses the problem of extra dead time under heavy loads.
本発明は負荷に起因する共振条件の違い左向動的に補正
するようにしたものを１１）ることを目的とする。An object of the present invention is to 11) dynamically correct differences in resonance conditions caused by loads in a leftward direction.
「課題を解決するための手段」
本発明は電源、トランスおよび第１のスイッチング素子
からなる第１の閉回路と、電源、前記共通のトランスお
よび第２のスイッチング素子からなる第２の閉回路と、
前記第１、第２のスイッチング素子を交互にオン、オフ
し、かつデユーティ比を制御する制御回路と、前記第１
．第２の閉回路のいずれか一方に挿入されたコンデンサ
とからなるものにおいて、前記制御回路と前記第１、第
２のスイッチング素子との間に挿入された遅延回路と、
この遅延回路の遅延時間を負荷の軽重によって可変する
補正回路とを具備したものである。"Means for Solving the Problems" The present invention includes a first closed circuit including a power source, a transformer, and a first switching element, and a second closed circuit including a power source, the common transformer, and a second switching element. ,
a control circuit that alternately turns on and off the first and second switching elements and controls a duty ratio;
．． a capacitor inserted in either one of the second closed circuits, a delay circuit inserted between the control circuit and the first and second switching elements;
The apparatus is equipped with a correction circuit that varies the delay time of the delay circuit depending on the weight and weight of the load.
この補正回路としては、例えば１〜ランスに２個の補助
巻線を設け、それぞれの補助巻線に抵抗、コンデンサ、
ツェナーダイオードを結合したものからなる。As this correction circuit, for example, two auxiliary windings are provided on the first to lance, and each auxiliary winding has a resistor, a capacitor,
It consists of a combination of Zener diodes.
「作用」
軽負荷時にはスイッチング素子に印加される電圧はゆる
やかに立上り、１１！流も少なく、１−ランスのインダ
クタンスに蓄えられるエネルギーが少ない。したがって
デッドタイムも長くなる。"Function" When the load is light, the voltage applied to the switching element rises slowly, and 11! There is less current and less energy is stored in the inductance of the lance. Therefore, the dead time also becomes longer.
重負荷時はインダクタンスに蓄えられるエネルギーが多
いので補正回路によってデッドタイムが短かくなる。し
たがって、負荷の軽重でデッドタイムが補正され、余分
なデッドタイムがなくなる。When the load is heavy, a lot of energy is stored in the inductance, so the correction circuit shortens the dead time. Therefore, the dead time is corrected depending on the lightness and weight of the load, and unnecessary dead time is eliminated.
「実施例」 以下、本発明の一実施例を図面に基き説明する。"Example" Hereinafter, one embodiment of the present invention will be described based on the drawings.
第１図において、第３図と異なるのは、負荷の軽重によ
って遅延回路（１４） （１５）の遅延時間（デッ１く
タイム）を可変する補正回路（２９） （３０）を設け
たことである。すなわち、この補正回路（２９） （３
０）はトランス（２）に設けた２個の補助巻線（３１）
（３２）と、これらの補助巻線（３１）（３２）に結合
されたコンデンサ（３３）（３４）と、抵抗（３５）
（３６）と、ツェナーダイオード（３７） （３８）と
からなるものである。What is different in Fig. 1 from Fig. 3 is that correction circuits (29) and (30) are provided to vary the delay time (deck time) of the delay circuits (14) and (15) depending on the weight and weight of the load. be. That is, this correction circuit (29) (3
0) are two auxiliary windings (31) installed in the transformer (2)
(32), capacitors (33) (34) coupled to these auxiliary windings (31) (32), and a resistor (35).
(36) and Zener diodes (37) and (38).
なお、遅延回路（１４） （１５）は、例えば抵抗（３
９） （４０）、コンデンサ（４１）（４２）、ダイオ
ード（４３）（４４）による時定数回路によって構成さ
れる。Note that the delay circuits (14) and (15) are, for example, resistors (3
9) Consists of a time constant circuit including (40), capacitors (41) (42), and diodes (43) (44).
以上のような構成における回路の動作を第２図の波形図
に基き説明する。The operation of the circuit with the above configuration will be explained based on the waveform diagram of FIG. 2.
制御回路（１０）のＩＣ（１２）の直接の出力電圧■と
インバータ（］３）を介した出力電圧■は、（ａ）（ｂ
）のように交互にオン、オフするパルス電圧である。The direct output voltage (■) of the IC (12) of the control circuit (10) and the output voltage (■) via the inverter (3) are (a) (b)
) is a pulse voltage that turns on and off alternately.
このパルス電圧■■は遅延回路（１４） （１５）で所
定時間立上りが遅らされる。The rise of this pulse voltage ■■ is delayed for a predetermined time by delay circuits (14) (15).
ここで、出力端子（２５） （２６）が軽負荷時には第
２図の（ｃ） （ｄ） （ｅ） （ｆ）のように、第１
．第２のスイッチング素子（５） （８）の電流■が小
さく、かつ電圧■■の立上りがゆっくりしており、トラ
ンス（２）の７−
インダクタンス（２８）に蓄積されている共振エネルギ
ーが小さい。Here, when the output terminals (25) and (26) are under a light load, the first
．． The current (2) of the second switching element (5) (8) is small, the voltage (2) rises slowly, and the resonance energy stored in the inductance (28) of the transformer (2) is small.
したがって、補助巻線（３１） （３２）、コンデンサ
（３３） （３４）、抵抗（３５） （３６）、ツェナ
ーダイオード（３７）（３８）からなる補助回路（２９
） （３０）によってはデッドタイム（ｄｉ）（ｄｉ）
が短くなることはほとんどない。Therefore, the auxiliary circuit (29) consists of the auxiliary windings (31) (32), capacitors (33) (34), resistors (35) (36), and Zener diodes (37) (38).
) Depending on (30) dead time (di) (di)
is rarely shorter.
つぎに、出力端子（２５） （２６）が重負荷時には第
２図の（ｇ） （ｈ） （ｉ） （ｊ）のように、第１
、第２のスイッチング素子（５） （８）の電流■が大
きく、かつ電圧■■の立上りが急激になっており、トラ
ンス（２）のインダクタンス（２８）に蓄積される共振
エネルギーが大きい。Next, when the output terminals (25) and (26) are under heavy load, the first
, the current ■ of the second switching elements (5) and (8) is large, and the rise of the voltage ■■ is rapid, and the resonance energy accumulated in the inductance (28) of the transformer (2) is large.
したがって、補助巻線（３１）（３２）、コンデンサ（
３３） （３４）、抵抗（３５） （３６）、ツェナー
ダイオード（３７）（３８）からなる補助回路（２９）
（３０）によってデッドタイム（ｄ３）（ｄ４）が短
くなる。Therefore, the auxiliary windings (31) (32), the capacitor (
Auxiliary circuit (29) consisting of 33) (34), resistor (35) (36), and Zener diode (37) (38)
(30) shortens the dead time (d3) (d4).
このようにして負荷の軽重に応じてデッドタイムが補正
される。In this way, the dead time is corrected depending on the weight and weight of the load.
「発明の効果」
本発明は上述のように構成したので、デューテ８−
ィ比を変化させて制御すると同時に、デッドタイムを補
正することにより、負荷条件が変化しても最も適切な共
振条件を維持することができる。``Effects of the Invention'' Since the present invention is configured as described above, by controlling the duty ratio by changing it and at the same time correcting the dead time, it is possible to maintain the most appropriate resonance condition even if the load condition changes. can be maintained.
第１図は本発明によるインバータ駆動回路の一例を示す
電気回路図、第２図は第１図の各部の波形図、第３図は
従来の電気回路図、第４図は第３図の各部の波形図であ
る。
（１）・・・電源、（２）・・・トランス、（３）・・
・センタータップ、（４）・・・巻線、（５）・・・第
１のスイッチング素子、（６）・・・第１の閉回路、（
７）・・・巻線、（８）・・・第２のスイッチング素子
、（９）・・・第２の閉回路、（１０）・・・制御回路
、（１１）・・・コンデンサ、（１２）・・・ＩＣ１（
１３）・・・インバータ、（１４） （１５）・・・遅
延回路、 （１６）（１７）・・・コンデンサ、（１８
）・・・２次巻線、（１９）・・・インダクタ。
（２０） （２１）・・・整流用ダイオード、（２２）
・・・インダクタ、（２３）・・・コンデンサ、（２４
）・・・整流平滑回路、（２５） （２６）・・・出力
端子、（２７）・・・検出回路、（２８）・・・等価イ
ンダクタンス、（２９） （３０）・・補正回路、（３
１） （３２）・・・補助巻線、（３３） （３４）・
・・コンデンサ、（３５） （３６）・・・抵抗、（３
７） （３８）・・・ツェナーダイオード、 （３９）
（４０）・・・抵抗、（４１） （４２）・・・コンデ
ンサ、（４３） （４４）・・・ダイオード、（ｄ□）
（ｄｉ）・・・軽負荷時のデッドタイム、（ｄ、）（ｄ
４）・・・重負荷時のデッドタイム。
出
願
人
株式会社
電
設Fig. 1 is an electric circuit diagram showing an example of an inverter drive circuit according to the present invention, Fig. 2 is a waveform diagram of each part of Fig. 1, Fig. 3 is a conventional electric circuit diagram, and Fig. 4 is a diagram of each part of Fig. 3. FIG. (1)...power supply, (2)...transformer, (3)...
・Center tap, (4)...Winding, (5)...First switching element, (6)...First closed circuit, (
7)...Winding, (8)...Second switching element, (9)...Second closed circuit, (10)...Control circuit, (11)...Capacitor, ( 12)...IC1(
13)... Inverter, (14) (15)... Delay circuit, (16) (17)... Capacitor, (18
)...Secondary winding, (19)...Inductor. (20) (21)... Rectifier diode, (22)
...Inductor, (23) ...Capacitor, (24
)... Rectifier smoothing circuit, (25) (26)... Output terminal, (27)... Detection circuit, (28)... Equivalent inductance, (29) (30)... Correction circuit, ( 3
1) (32)... Auxiliary winding, (33) (34)
... Capacitor, (35) (36) ... Resistor, (3
7) (38)...Zener diode, (39)
(40)...Resistor, (41) (42)...Capacitor, (43) (44)...Diode, (d□)
(di)... Dead time at light load, (d,) (d
4) Dead time under heavy load. Applicant Densetsu Co., Ltd.
Claims (3)
らなる第１の閉回路と、電源、前記共通のトランスおよ
び第２のスイッチング素子からなる第２の閉回路と、前
記第１、第２のスイッチング素子を交互にオン、オフし
、かつデューティ比を制御する制御回路と、前記第１、
第２の閉回路のいずれか一方に挿入されたコンデンサと
からなるものにおいて、前記制御回路と前記第１、第２
のスイッチング素子との間に挿入された遅延回路と、こ
の遅延回路の遅延時間を負荷の軽重によって可変する補
正回路とを具備したことを特徴とするインバータ駆動回
路。(1) A first closed circuit consisting of a power source, a transformer, and a first switching element; a second closed circuit consisting of a power source, the common transformer, and a second switching element; and the first and second switching elements. a control circuit that alternately turns on and off the element and controls a duty ratio;
a capacitor inserted into either one of the second closed circuits, the control circuit and the first and second closed circuits;
An inverter drive circuit comprising: a delay circuit inserted between a switching element; and a correction circuit that varies the delay time of the delay circuit depending on the weight and weight of a load.
この補助巻線と遅延回路とに結合されたコンデンサ、抵
抗、ツェナーダイオードからなる請求項（１）記載のイ
ンバータ駆動回路。(2) The correction circuit includes an auxiliary winding provided in the transformer,
The inverter drive circuit according to claim 1, comprising a capacitor, a resistor, and a Zener diode coupled to the auxiliary winding and the delay circuit.
求項（１）または（２）記載のインバータ駆動回路。(3) The inverter drive circuit according to claim (1) or (2), wherein the delay circuit comprises a time constant of a resistor and a capacitor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24585989A JPH06103986B2 (en) | 1989-09-21 | 1989-09-21 | Inverter drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24585989A JPH06103986B2 (en) | 1989-09-21 | 1989-09-21 | Inverter drive circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03112361A true JPH03112361A (en) | 1991-05-13 |
| JPH06103986B2 JPH06103986B2 (en) | 1994-12-14 |
Family
ID=17139893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24585989A Expired - Fee Related JPH06103986B2 (en) | 1989-09-21 | 1989-09-21 | Inverter drive circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103986B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014034530A1 (en) * | 2012-08-27 | 2014-03-06 | 富士電機株式会社 | Switching power supply apparatus |
-
1989
- 1989-09-21 JP JP24585989A patent/JPH06103986B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014034530A1 (en) * | 2012-08-27 | 2014-03-06 | 富士電機株式会社 | Switching power supply apparatus |
| US9647566B2 (en) | 2012-08-27 | 2017-05-09 | Fuji Electric Co., Ltd. | Switching power supply apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06103986B2 (en) | 1994-12-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4628426A (en) | Dual output DC-DC converter with independently controllable output voltages | |
| JP4608519B2 (en) | Switching power supply | |
| US20060013024A1 (en) | Rectifier circuit having a power factor correction | |
| US10491136B2 (en) | Bridge-less type electric power conversion device having current detection circuit of current transformer type | |
| JP3480438B2 (en) | Multi-output switching power supply | |
| US10707763B1 (en) | Partially clamped resonant half-bridge converter for highly efficient constant power LED driver with inherent hard-switching protection | |
| US6169681B1 (en) | Power supply topology to reduce the effects of supply pumping | |
| JP2001016851A (en) | Switching power supply unit | |
| JPH03112361A (en) | Inverter driving circuit | |
| JPH0662568A (en) | Switching power device | |
| JP3116835B2 (en) | Switching power supply | |
| JPH067743B2 (en) | Power supply | |
| JPS61244271A (en) | Switching regulator | |
| JP2005065395A (en) | Power unit | |
| JP3428008B2 (en) | Output voltage detection circuit of switching power supply | |
| US20150078037A1 (en) | Power control device for dynamically adjusting frequency | |
| JP3233034B2 (en) | Inrush current limiting circuit | |
| JPH08331846A (en) | Power supply | |
| JP2526754Y2 (en) | Inverter drive circuit | |
| JP2773534B2 (en) | DC power supply | |
| JP3616028B2 (en) | Rise control circuit used in switching converter | |
| JP3356801B2 (en) | Inrush current prevention circuit | |
| JPH0556641A (en) | Switching power supply | |
| KR860000795Y1 (en) | Power circuit | |
| JP2000333452A (en) | Forward converter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081214 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |