JPH0310379A

JPH0310379A - 設計ルール検証システム

Info

Publication number: JPH0310379A
Application number: JP1144202A
Authority: JP
Inventors: Shoji Mihata; 御幡　昭司; Yoshikazu Okamoto; 岡本　善量
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-06-08
Filing date: 1989-06-08
Publication date: 1991-01-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野］本発明は、設計ルールファイルを内蔵した検証処理装置
に検証の対象となる設計結果を示す設計データを入力し
て、該設計データが前記設計ルールファイルに格納され
た諸設計ルールに抵触するか否かを検証する設計ルール
検証システムに関するものである。

［従来の技術］第２図は、前記設計ルール検証システムの一従来例を示
したものである。

この設計ルール検証システムは、設計したプリント基板
の配線パターンが所定の設計ルールに対して抵触するか
否かを検証処理装置を使って検証するもので、該検証処
理装置は、図示のように、ルール検証用の計算機２１や
、図形処理装置２２を基本構成として備えている。

ここに、前記計算機２１には設計ルールファイル２４が
内蔵されており、設計結果である配線パターンを示す設
計データが該計算機２］に入力されると、その配線パタ
ーンに対して、前記設計ルールファイル２４に格納され
ている諸設計ルールに抵触するか否かを検証する。

前記設計ルールファイル２４に格納される諸設計ルール
について、理解を容易にするために、２３の具体例を上
げると、例えば、■線幅ルールー配線パターンの線幅に
関する規定、■間隙ルールー接近するパターン相互間の
間隙に関する規定、■平行線長制限ルールー隣接するパ
ターン相互間において互いに平行に延在させることので
きる長さに関する規定等・である。

設計結果である配線パターンを示す設計データは、予め
、計算機処理用のデータファイルである配線パターンフ
ァイル２５に入れておいて、該ファイル２５を使って計
算機２１へ入力する。

検証結果は、前記計算機２１に接続されたラインプリン
タ（図示路）を介してルール検証＋／スト２３として出
力され、配線パターンの設計技術者の手に渡される。

また、検証を受けた配線パターンは、不ツ）ワーク２６
を介して削算機２１から前記図形処理装置２２に送られ
、該図形処理装置２２に装備された表示画面（例えば、
ＣＲｉ”画面）２２ａ上に表示される。

そこで、配線パターンの設計技術者は、前記ルール検証
リスト２３を見ながら、表示画面２２ａ上の配線パター
ンの修正作業を行う。この修正作業は、該図形処理装置
２２に装備されたマウス２７等を利用して行われる。

なお、このような修正作業を容易にする対策としては、
予め、抵触する設計ルールの有無を表示するための抵触
表示ビットを前記配線パターンファイル２５に格納され
る設計パターン毎に付属させておいて、設計ルールに抵
触する配線ハターンに対しては前記計算機２１の検証処
理においてこの抵触表示ビットに「１」をセットし、そ
して、抵触表示ピッｊ・に「ＩＪがセットされた配線パ
ターンを、前記図形処理装置２２のＣＲＴ画面２２ａ」
二で特別視（高輝度あるいは点滅等の表示法を利用して
、視覚的に他と区別すること）することが開発されてい
る。

Ｕ発明が解決しようとする課Ｍ’Ｊしかし、最近のプリント基板では、部品の搭載形式とし
て面実装型を採用するものが普及し、この面実装型と従
来からの搭載形式である挿入型（部品のリードピンをス
ルーホールに差し込むタイプ）との混在によって設計ル
ールが著しく増大した。

そして、その結果として、一つの配線パターンが同時に
複数の設計ルールに抵触するケースが増加した。

しかし、配線パターン毎に付属させた抵触表示ビットに
ｒ　Ｉ　Ｊがセットされたときにその配線パターンを高
輝度表示等によって特別視するという従来の対策では、
単に設計ルールに抵触しているか否かしか判別すること
ができず、複数の設計ルールに抵触しているような場合
には、幾つの設計ルールに抵触しているか、また、抵触
している設計ルールの内容が何かが分からず、計算機に
よる検証処理と図形処理装置を使った配線パターンの修
正作業とを多数回に渡って繰り返す必要が生じ、修正作
業効率か低下するといった問題点かあった。

本発明は、前記事情に鑑みてなされたもので、計算機に
よる一回の検証処理によって抵触する複数の設計ルール
をその内容とともに検出することができ、従って、抵触
する設計ルールが複数個存在する場合にも、計算機によ
る検証処理と抵触した設計ルールに対する修正作業とを
他数回に渡って繰り返すような不都合を回避することが
できて、修正作業効率を向」ニさせることのできる設計
ルール検証システムを提供することを目的とする。

［課題を解決するための手段］本発明に係る設計ルール検証システムは、設計ルールフ
ァイルを内蔵した検証処理装置に検証の対象となる設計
結果を示す設計データを入力して、該設計データが前記
設計ルールファイルに格納された諸設計ルールに抵触す
るか否かを検証するものである。

具体的には、前記設計データには、該設計データの抵触
する諸設計ルールを列挙表示するために、複数個のビッ
トで構成された抵触ルール記憶領域を付属させている。

また、前記検証処理装置の構成要素である計算機には、
前記設計データが抵触する諸設計ルールを前記抵触ルー
ル記憶領域の各構成ビットに対応させて管理する記憶領
域管理ファイルと、抵触する設計ルールを前記抵触ルー
ル記憶領域に順に割りイ」ける記憶領域割付手段と、割
り付けられた諸設計ルールを各設計データ毎に図形処理
装置の表示画面に列挙表示する抵触ルール表示手段とを
備えている。

［作用］本発明に係る設計ルール検証システムでは、検証処理装
置における検証処理によって抵触する設計ルールが検出
された場合には、記憶領域管理ファイルによって一つの
設計ルールと設計データに付属させた抵触ルール記憶領
域中の一つのビットとを対応付けており、抵触する設計
ルールが複数個発生した場合には、それらの設計ルール
は記憶領域割付手段によって順に抵触ルール記憶領域中
の空きビットに割り当て、さらに、抵触ルール表示手段
によって図形処理装置の表示画面に検証した設計データ
毎に抵触した設計ルールを一括して列挙表示する。

したがって、抵触する設計ルールが複数個存在する場合
にも、抵触内容が不案内のために計算機による検証処理
と抵触した設計ルールに対する修正作業とを他数回に渡
って繰り返すような不都合を回避することができて、修
正作業効率を向上させることができる。

［実施例］第１図および第３図乃至第８図は、本発明に係る設計ル
ール検証システムの一実施例を示したものである。

この一実施例の設計ルール検証システムは、設計したプ
リント基板の配線パターンが所定の設計ルールに対して
抵触するか否かを検証処理装置を使って検証するもので
、検証処理装置としてはルール検証用の計算機や図形処
理装置を備えた構成をなす。そして、検証処理装置にお
ける計算機には設計ルールファイルを内蔵しておいて、
設計結果である配線パターンを示す設計データが該計算
機に入力されると、その配線パターンに対して、前記設
計ルールファイルに格納されている諸設ｉ−１ルールに
抵触するか否かを検証する。

一実施例のシステムと従来のシステムとを比較すると、
一実施例のものは、設計データの構成や検証処理装置に
装備する機能の点で、改善されている。

以下、一実施例における最旧ルール検証システムにおけ
る設計データの構成および検証処理装置に装備する諸機
能について詳述する。

第３図は、配線パターンファイル１００と、設計データ
（配線パターンレコード）１１０との関係を示したもの
である。

ここに、配線パターンファイル１００は、計算機処理用
のデータファイルであり、前記設計データ］、］、Ｏの
格納に使用され、該ファイル１００を使って、設計デー
タ１１０が検証処理装置の計算機へ人力される。

前記設計データｌ　］、　Ｏは、設計結果である配線パ
ターンを示すもので、図示のように、系列名記憶領域１
１１、接続番号記憶領域１１２、層名記憶領域１１３、
始点座標Ｘ記憶領域１１４、始点座標Ｙ記憶領域１１５
、終点座標Ｘ記憶領域１１６、終点座標Ｘ記憶領域１１
７、パターンの線幅記憶領域１１８、抵触ルール記憶領
域１１９の各領域に記憶された情報により表現される。

ここに、設計データ１１０全体での記憶容量は、４０バ
イトあり、その内、系列名記憶領域１１１の記憶容量と
して８バイトが使用され、その他の記憶領域の記憶容量
はいずれも４バイト（即ち３２ビツト）に設定されてい
る。

設旧データ１１０を構成する各領域の内、１１１〜１１
８までのものは、従来より設定されていたものであるが
、抵触ルール記憶領域１１９はこの実施例において新規
に付属させたものである。

この抵触ルール記憶領域１１９は、該設計データの抵触
する諸設計ルールを列挙表示するためのデータ記憶領域
で、３２ビツトの記憶容量を有し、１ビットに−・つの
設δ１ルールを対応さゼることによって、同時に最大３
２種類の設計ルールを列挙表示することができる。

なお、この実施例の場合は、抵触ルール記憶領域１１９
の３２番目のビットは、抵触する設計ルールを個別に示
すための１番目〜３１番目までのビットとは用途が異な
り、抵触する設計ルールが３２個以上あるか否かの判断
ピッＩ・とじて使われる。従って、この実施例の場合は
、一つの設計パターンに対して、抵触する設計ルールが
３１個までの場合は、１番目〜３１番目までのビットを
使って、それぞれ個別に抵触する設計ルールを示し、そ
れ以上の抵触するルールに対しては、３２番目のビット
を使うことによって、あるか否かたけを示す。

一方、前記検証処理装置は、第１図に示すように、ルー
ル検証用の計算機１２０や図形処理装置１３０を備えた
構成とされている。

ここに、計算機１２０は、諸般計ルールか格納された設
計ルールファイル１２１を内蔵し、設計ルール検証手段
１２２、図形人力編集手段１２３、記憶領域管理ファイ
ル１２４、記憶領域側倒手段１２５、抵触ルール表示手
段１２６なとを使って、前記配線パターンファイル１０
０から入力される配線パターン（＝設計データ）を検証
する。

また、図形処理装置１３０は、ＣＲＴなとによる表示画
面１３１と、マウス等による図形人力手段１３２などを
備えて、検証した図形の表示や、検証した図形の修正作
業等に使われる。この図形処理装置１３０の持つ機能は
、従来のものと同様である。

次に、検証処理装置に新設の諸機能を明らかにするため
に、計算機１２０の各構成要素について説明する。

前記設計ルールファイル１２１は、従来例の説明で示し
たように、例えば、■線幅ルールー配線パターンの線幅
に関する規定、■間隙ルールー接近するパターン相互間
の間隙に関する規定、■平行線長制限ルールー隣接する
パターン相互間において互いに平行に延在させることの
できる長さに１関する規定等、配線パターンの設計で守るべき設計ルー
ルを多数格納したものである。

前記設計ルール検証手段１２２は、計算機１２０に入力
された配線パターンが前記ルールファイル１２１に格納
された諸般８１ルールに対して抵触するか否かを検出す
るために、所定の処理を行う回路である。

前記図形入力編集手段１２３は、前記図形処理装置１３
０の図形入力手段１３２などを使った配線パターンの修
正作業時等において、パターン図形の入力処理、編集処
理をするものである。

前記記憶領域・管理ファイル１２４は、第４図に示すよ
うに、ルール名レコード１４０と、ビット割付はレコー
ド川５０とを備えた構成である。

前記ルール名レコード１４０は、抵触した設計ルールの
ＩＤ（インデックス）番号を記憶するＩＤ番号記憶領域
１４１と、抵触した設計ルールの名称を記憶するルール
名称記憶領域１４２とて構成されている。ＩＤ番号記憶
領域１４１としては、最大４バイトの容量を使用するこ
とができ、また、２ルール名称記憶領域１４２としては、最大８０バイトの
容量を使用することができる。

前記ビット割付はレコー１’　１５０は、前記設計デー
タ１１０にイ」属させた抵触ルール記憶領域１１９の各
ビット番号を管理するビット番号記憶領域１５１と、抵
触した設計ルールのＩＤ番号（前述のルール名レコード
１４０で記憶するＩＤ番号と同じである）を記憶するＩ
Ｄ番号記憶領域１５２と、一つの設訓ルールに抵触する
箇所が複数箇所に発生した場合にその数を記憶する抵触
件数記憶領域１５３とを保有している。

これらの記憶領域１５］、１５２，１５３は、前記抵触
ルール記憶領域１１９の記憶容量に揃えて、いずれも４
バイト（３２ビット）の記憶容量が与えられており、最
大、３２レコードを保有することかできる。

各領域のビットは、初期状態では「０」であり、「０」
からｒ　１−１に変えることによって、データを保有す
る。

以上のように、前記記憶領域管理ファイル１２４は、ル
ール名レコード１４０とビット割イ」ケレコード１５０
とを使って、前記設計データ１１０によって示される配
線パターンが抵触する諸般計ルールを、前記抵触ルール
記憶領域１１９の各構成ビットに対応させて管理する。

前記記憶領域割付手段１２５は、計算機１２０に入力さ
れた配線パターンに対して抵触する設計ルールを前記抵
触ルール記憶領域１１９に順に割り付ける（領域１１９
の空きビットに「１−１をセットする）べく、計算機１
２０１に構築したソフトウェアで、第５図は、そのフロ
ーチャー１・である（但しステップ２０１だけは、設計
ルール検証手段１２２による処理である）。

このフローチャートを、具体例を挙げて説明する。

ここに、具体例としては、計算機１２０に入力される設
計データが、第６図に示す配線パターンに関するもので
あるとする。

第６図において、符号１６１〜１６４はラインを示し、
１７０〜１７８はスルーポールを示している。そして、
ライン１６２は、スルーホール１７５に対して「間隙ル
ール−１で抵触し、またライン１６３に対して「平行線
長制限ルール」で抵触しているものとする。

先ず、ライン１６２について、間隙ルールに対する検証
が行われると（ステップ２０＋）、スルーホール１７５
に対して間隙ルールに抵触すると判断しくステップ２０
２）、記憶領域管理ファイル１２４のルール名レコード
１４．０を検索して、「間隙ルール」の名称を探す（ス
テップ２０３）。

「間隙ルール−１に対する抵触が今回初めてで、ルール
名称が未登録であると判断した場合（ステップ２０４）
には、記憶領域管理ファイル１２４のピッｉ・割付はレ
コード１５０を検索して、空きレコードを探す。この空
きレコードの検索は、ビット番号記憶領域１５１の構成
ビットの中から「１」の立ってない空きビットを求めれ
ばよい（ステノ　ブ２０５　）　。

空きレコードが有ると判断した場合（ステップ２０６）
には、ステップ２０７の処理がなされる。

５このステップ２０７の処理は、（１）ビット割付はレコ
ード１５０のビット番号記憶領域１５１の１ビツトに１
以上３２以下の未使用番号を付与し、（２）さらにステ
ップ２０１を実行するために設３−１ルール検証手段１
２２に保持された「間隙ルール」のＩＤ番号およびルー
ル名称を、ビット割付はレコード１５０のＩＤ番号記憶
領域１５２およびルール名レコード１４０のルール名称
記憶領域１４２に付与する。

ステップ２０７が完了すると、ビット割付はレコード１
５０のルール抵触件数記憶領域１５３に格納されている
数値を、＋１加算する（ステップ２０９）。

なお、前述のステップ２０４の判断で、既に間隙ルール
のルール名称とＩＤ番号が登録されていると判断した場
合には、前述のステップ２０５〜２０７を飛ばして、直
接ステップ２０９の処理に移行する（ステップ２０８）
。

ステップ２０９が終了すると、次には、ライン１６２を
示す設計データ１１０に付属させた抵触６ルール記憶領域１１９の各ビットの内、ステップ２０７
で付与したビット番号のビットに「１」をセットする（
ステップ２１０）。

そして、以上までか完了すると、その他の設計ルールに
ついての検証が全て終了している場合には作業の終了と
し、また検証が終了していない設計ルールか残っている
場合には、ステップ２０１に戻す（ステップ２１１）。

なお、ステップ２０２の抵触するか否かの判断において
、抵触しないと判断した場合には、ステップ２０３〜２
１０を飛ばしてステップ２１１に移行し、また、前記ス
テップ２０６において、空きレコードがないと判断した
場合には、ステップ２０７〜２１０を飛ばしてステップ
２１１に移行する。

この実施例の場合は、「間隙ルール」に対する処理が終
了すると、続いて、「平行線長制限ルール」に対する処
理か開始する。

「平行線長制限ルール」の場合についても、同様の手順
でステップ２０１〜２０９の処理を実施し、その結果、
ステップ２１０では、「間隙ルール」の場合とは異なる
抵触ルール記憶領域１１９のビットに「１」をセットす
ることになる。

このように、抵触ルール記憶領域１１９の各ビットと該
ビットに表示する設計ルールとの対応を、予め固定した
ものとぜす、抵触する設計ルールが新規に検出される毎
に抵触ルール記憶領域１１９の空きビットを割り付ける
手法では、限られたビット数でも、より多種の設計ルー
ルに対して抵触の有無を表現することかできる。

前記抵触ルール表示手段１２６は、図形処理装置１３０
上に所定の画面を構築するためのソフトウェアで、抵触
ルール記憶領域１１９に割り付けられた諸般計ルールを
、各設計データ（配線パターン）毎に図形処理装置１３
０の表示画面１３１に列挙表示するものである。

具体的には、抵触ルール表示手段１２６は、まず、第７
図に示すように、検証の終了した配線パターン（第６図
に示したもの）を表示画面１３１上に表示する。そして
、配線パターンの設計技術者等がマウス等の図形入力手
段１３２を使い、ライン１６２を指示すると、ライン１
６２の設計データ１１０に付属させた抵触ルール記憶領
域１１９中の「１−１かセットされたビットのビット番
号を検出し、このビット番号に対応するＩＤ番号とルー
ル名称を記憶領域管理ファイル１２４のルール名レコー
ド１４０とビット割付はレコード川５０から検索して、
１間隙ルール」と［平行線長制限ルール」の２つのルー
ル名称を取り出して、第８図に符号（イ）で示すように
、配線パターンと一緒に、列挙表示する。

なお、修正作業は、従来と同様に、図形入力手段１３２
等によって行うことかできる。

以上に説明のように、前述の一実施例の設計ルール検証
システムでは、抵触する設計ルールが複数個発生した場
合には、それらの設計ルールは記憶領域割付手段１２５
によって順に抵触ルール記憶領域１１９中の空きビット
に割り当て、さらに、抵触ルール表示手段＋２６によっ
て図形処理装置の表示画面に検証した設計データ毎に抵
触した設１９計ルールを一括して列挙表示する。

なお、前述の実施例では、検証の対象をプリント基板の
配線パターンとしたものであったが、本発明の設計ルー
ル検証システムは、検証の対象を前記実施例に限定する
ものではない。例えば、配管図等における設計ルールと
の検証や、その他の設計図に対する設計ルールとの検証
にも、適用可能である。

［発明の効果］本発明に係る設計ルール検証システムでは、検証処理装
置における検証処理によって抵触する設計ルールが検出
された場合には、記憶領域管理ファイルによって一つの
設計ルールと設計データに付属させた抵触ルール記憶領
域中の−・つのビット０とを対応付けており、抵触する設計ルールが複数個発生
した場合には、それらの設８１ルールは記憶領域割付手
段によって順に抵触ルール記憶領域中の空きビットに割
り当て、さらに、抵触ルール表示手段によって図形処理
装置の表示画面に検証した設計テータ毎に抵触した設計
ルールを一括して列挙表示する。

【図面の簡単な説明】

第１図は本発明に係る設計ルール検証システムの一実施
例の説明図、第２図は従来の設計ルール検証／ステムの
説明図、第３図は前記一実施例における配線パターンフ
ァイルと設計データとの関係の説明図、第４図は一実施
例における記憶領域管理ファイルの説明図、第５図は一
実施例における記憶領域割付手段の処理手順を示す流れ
図、第６図は検証に係る配線パターンの説明図、第７図
および第８図はそれぞれ一実施例における抵触ルール表
示手段の動作説明図である。１００・・・・配線ハターンファイル、１１０設計デー
タ、１１９　・　抵触ルール記憶領域、１２１　・・設
計ルールファイル、１２２　・・・・設計ルール検証手
段、１２３　　・図形入力編集手段、１２４・・・・・
・記憶領域管理ファイル、１２５・・・・・記憶領域割
付は手段、１２６　・抵触ルール表示手段、］３０・　
・図形処理装置、１３１・・・・・表示画面、１３２・
・・・・図形人力手段、１４０・・・ルール名レコード
、１４１・・・　設計ルールＩＤ番号記憶領域、１４２
・・・　ルール名称記憶領域、１５０・・・・ビット割
付はレコード、１５１・　ビット番号記憶領域、１５２
・・・・・設計ルールＴＤ番号記憶領域、ｊ５３　　ル
ール抵触件数記憶領域。３１６１〜１６４ニライン１７０〜１７８：入ルーホール検証に係る配線パターンの説明図第６図一実施例における抵触ルール表示手段の動作説明図第７図（イ）

Claims

【特許請求の範囲】　設計ルールファイルを内蔵した検証処理装置に検証の
対象となる設計結果を示す設計データを入力して、該設
計データが前記設計ルールファイルに格納された諸設計
ルールに抵触するか否かを検証する設計ルール検証シス
テムであって、前記設計データには、該設計データの抵触する諸設計ル
ールを列挙表示するために、複数個のビットで構成され
た抵触ルール記憶領域を付属させ、一方、前記検証処理
装置の構成要素である計算機には、前記設計データが抵
触する諸設計ルールを前記抵触ルール記憶領域の各構成
ビットに対応させて管理する記憶領域管理ファイルと、
抵触する設計ルールを前記抵触ルール記憶領域に順に割
り付ける記憶領域割付手段と、割り付けられた諸設計ル
ールを各設計データ毎に図形処理装置の表示画面に列挙
表示する抵触ルール表示手段とを備えたことを特徴とす
る設計ルール検証システム。