JPH029738B2 - - Google Patents
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- JPH029738B2 JPH029738B2 JP56196461A JP19646181A JPH029738B2 JP H029738 B2 JPH029738 B2 JP H029738B2 JP 56196461 A JP56196461 A JP 56196461A JP 19646181 A JP19646181 A JP 19646181A JP H029738 B2 JPH029738 B2 JP H029738B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
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- Detection And Prevention Of Errors In Transmission (AREA)
- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
この発明は双方向性バス伝達の発振装置の並列
冗長方式に係り、特に双方向性のコモンバスのじ
よう乱を最小限に抑えると共に、発振装置のライ
ンドライバの焼損防止を行い得る発振装置に関す
る。[Detailed Description of the Invention] (1) Technical Field of the Invention The present invention relates to a parallel redundancy system for an oscillation device for bidirectional bus transmission, and in particular, it minimizes disturbances in a bidirectional common bus and improves oscillation. The present invention relates to an oscillation device that can prevent burnout of a line driver of an apparatus.
(2) 従来技術
無停電電源として使用されるインバータ装置等
においては、システムとしての信頼性を向上させ
る目的から、複数のインバータ装置を並列接続し
て或るインバータ装置が故障した時に、この故障
したインバータ装置を並列母線から切離し、他の
健全なインバータ装置により負荷に安定な電力を
供給する方式が一般的となつている。このインバ
ータ装置の並列運転制御のためには、各インバー
タ装置に共通な基準パルスが必要である。(2) Prior art In inverter devices used as uninterruptible power supplies, multiple inverter devices are connected in parallel for the purpose of improving system reliability. It has become common practice to disconnect the inverter from the parallel bus and use another healthy inverter to supply stable power to the load. In order to control the parallel operation of the inverter devices, a common reference pulse is required for each inverter device.
この基準パルスは並列接続される全てのインバ
ータ装置に対して複数の発振器を共通、或いは各
インバータ装置に個別に設けられた発振器から得
られるもので、この発振器の基準パルスの送受が
並列運転システムの信頼性を決定する要因の1つ
となつている。 This reference pulse is obtained from a common oscillator for all inverter devices connected in parallel, or from an oscillator provided individually for each inverter device, and the sending and receiving of the reference pulse from this oscillator is the main function of the parallel operation system. This is one of the factors that determines reliability.
このような並列運転システムにおける発振器方
式の一例を第1図に基づいて説明する。第1図に
おいて、11,21はインバータ装置、12,2
2はその出力、13,23は並列運転時の投入、
解列を行なうための高速しや断器、30は並列母
線、31は負荷、41は基準パルス信号、51は
冗長発振器である。冗長発振器51の出力はイン
バータ装置11,21に各各基準パルス信号41
として与えられ、インバータ装置11,21の出
力12,22の電圧位相を決定する。冗長発振器
51は周知のものであるがその一例を第2図に示
す。第2図中、第1図と同一機能のものには同一
の番号を付してある。第2図中42は双方向性の
コモンバス、61は基準発振器、62は被同期発
振器、63はラインドライバ、65はラインレシ
ーバ、651は被同期発振器62の同期信号であ
る。被同期発振器62は、その発振周波数が周波
数精度の高い基準発振器61の発振周波数よりも
低く設定され、基準発振器61が万一故障して
も、自身の周波数で動作する発振器である。ま
た、その回路は、ユニジヤンクシヨントランジス
タの弛張発振等を利用した簡単で信頼性の高い回
路で構成される。 An example of an oscillator method in such a parallel operation system will be explained based on FIG. 1. In FIG. 1, 11, 21 are inverter devices, 12, 2
2 is the output, 13, 23 is the input during parallel operation,
30 is a parallel bus, 31 is a load, 41 is a reference pulse signal, and 51 is a redundant oscillator. The output of the redundant oscillator 51 is sent to each reference pulse signal 41 to the inverter devices 11 and 21.
The voltage phase of the outputs 12, 22 of the inverter devices 11, 21 is determined. The redundant oscillator 51 is well known, and an example thereof is shown in FIG. In FIG. 2, parts having the same functions as those in FIG. 1 are given the same numbers. In FIG. 2, 42 is a bidirectional common bus, 61 is a reference oscillator, 62 is a synchronized oscillator, 63 is a line driver, 65 is a line receiver, and 651 is a synchronization signal for the synchronized oscillator 62. The synchronized oscillator 62 is an oscillator whose oscillation frequency is set lower than the oscillation frequency of the reference oscillator 61 with high frequency accuracy, and which operates at its own frequency even if the reference oscillator 61 should fail. Moreover, the circuit is constructed of a simple and highly reliable circuit that utilizes relaxation oscillation of a unidirectional transistor.
次に動作を簡単に説明する。基準発振器61の
出力は、被同期発振器62、ラインドライバ63
を介してコモンバス42に出力される。またコモ
ンバス42からラインレシーバ65を介して被同
期発振器62の同期信号651を得るようにして
おくと、被同期発振器62は基準発振器61とコ
モンバス42に接続された他の発振器のうち最も
動作周波数の高い発振器に同期されることにな
り、その出力パルスが断となつても、他の健全な
次に動作周波数の高い基準発振器61に同期して
運転が継続される。 Next, the operation will be briefly explained. The output of the reference oscillator 61 is transmitted to a synchronized oscillator 62 and a line driver 63.
It is output to the common bus 42 via. Furthermore, if the synchronization signal 651 of the synchronized oscillator 62 is obtained from the common bus 42 via the line receiver 65, the synchronized oscillator 62 has the highest operating frequency among the reference oscillator 61 and other oscillators connected to the common bus 42. It is synchronized with a higher oscillator, and even if its output pulse is cut off, operation continues in synchronization with another healthy reference oscillator 61 with the next highest operating frequency.
次に第2図のラインドライバ63とラインレシ
ーバ65の組合せの一例を第3図に示す。図中第
1図、第2図と同符号のものは同一機能のもので
あり、631は被同期発振器62の出力に相当す
るラインドライバ63の入力信号、632,63
3は抵抗、634はトランジスタ、635,65
3はパルストランス、652はダイオード、Vcc
は電源、COMは接地電位である。ラインドライ
バ63の入力信号631に“1”のパルスが印加
されると、トランジスタ634がONとなり、パ
ルストランス635が励磁され、コモンバス42
及びラインレシーバ65の出力に相当する同期信
号651が出力される。またラインドライバ63
の入力信号631が“0”であつてもコモンバス
42に接続された他の発振器から出力されたパル
スがパルストランス653を介して、被同期発振
器62の同期信号651として与えられる。 Next, FIG. 3 shows an example of a combination of the line driver 63 and line receiver 65 shown in FIG. 2. Components with the same symbols as those in FIGS. 1 and 2 have the same functions; 631 is the input signal of the line driver 63 corresponding to the output of the synchronized oscillator 62; 632, 63
3 is a resistor, 634 is a transistor, 635, 65
3 is a pulse transformer, 652 is a diode, Vcc
is the power supply and COM is the ground potential. When a pulse of "1" is applied to the input signal 631 of the line driver 63, the transistor 634 turns on, the pulse transformer 635 is excited, and the common bus 42
A synchronizing signal 651 corresponding to the output of the line receiver 65 is output. Also line driver 63
Even if the input signal 631 of the synchronized oscillator 63 is "0", a pulse output from another oscillator connected to the common bus 42 is given as the synchronization signal 651 of the synchronized oscillator 62 via the pulse transformer 653.
(3) 従来技術の問題点
このような第2図に示す方式は、基準パルス信
号41の授受のための配線本数はコモンバス方式
を用いることにより最小限となり、信頼度を高く
することができる反面、1台の発振器のラインド
ライバ63の入力信号631が所定時間以上
“1”になると、パルストランス635の飽和が
生じ、トランジスタ634を焼損してしまうばか
りか、コモンバス42が短絡状態となり、並列運
転システムの基準パルス41の授受ができなくな
り、並列機器間に横流が流れシステム事故に至ら
しめることになる。トランジスタ634が単体不
良となり、短絡状態になると第3図に示すライン
ドライバ63の方式では、システム事故に至る
が、これを解決するために第4図に示すラインド
ライバ63の方式が可能である。第4図中、第3
図と同一機能のものには同一符号を付してある。
また636,637は抵抗、638はトランジス
タである。第4図に示すものではトランジスタを
2ケ直列に接続させており、トランジスタが2ケ
同時に不良となり、2ケ共短絡状態となる確率を
低くし、信頼性を上げている。(3) Problems with the prior art In the method shown in FIG. 2, the number of wires for transmitting and receiving the reference pulse signal 41 can be minimized by using the common bus method, and the reliability can be increased. , when the input signal 631 of the line driver 63 of one oscillator becomes "1" for a predetermined period of time or more, the pulse transformer 635 becomes saturated and the transistor 634 is burnt out, and the common bus 42 becomes short-circuited, causing parallel operation. It becomes impossible to send and receive the reference pulse 41 of the system, and a cross current flows between parallel devices, leading to a system failure. If the transistor 634 becomes defective and short-circuited, the system of the line driver 63 shown in FIG. 3 will lead to a system failure, but in order to solve this problem, the system of the line driver 63 shown in FIG. 4 can be used. Figure 4, 3rd
Components with the same functions as those in the figure are given the same reference numerals.
Further, 636 and 637 are resistors, and 638 is a transistor. In the device shown in FIG. 4, two transistors are connected in series, which reduces the probability that two transistors will fail at the same time and cause both to become short-circuited, thereby increasing reliability.
しかし、このような第4図に示す方式でも、ト
ランジスタが2ケ共破損することも考えられ、こ
の場合もシステム事故にまで至ることは必至であ
る。 However, even with the method shown in FIG. 4, it is possible that both transistors may be damaged, and even in this case, a system failure is inevitable.
(4) 発明の目的
本発明は上記した従来技術の欠点を解決するた
めになされたもので、コモンバスに接続されるラ
インドライバの入力信号が“1”になり放しにな
つても、発振装置異常を即刻検出して、その異常
検出をした発振装置を、双方向性のコモンバスか
ら速やかに解列し、コモンバスのじよう乱を最小
限に抑えると共に発振装置のラインドライバの焼
損を防止するようにした発振装置を提供すること
を目的とする。(4) Purpose of the Invention The present invention has been made to solve the above-mentioned drawbacks of the conventional technology. The oscillation device that detected the abnormality is immediately disconnected from the bidirectional common bus to minimize disturbance to the common bus and to prevent burnout of the line driver of the oscillation device. The purpose of the present invention is to provide an oscillation device that achieves this.
(5) 発明の構成
以上の目的を達成するため、本発明は発振装置
のラインドライバを、直列接続された複数の能動
素子の共働作動によりパルスを出力線に送出する
ように構成すると共に、ラインドライバ内の複数
の能動素子のいずれかが所定時間以上ON状態と
なつたことを検出して、複数の能動素子の各々を
作動停止させるパルス巾異常検出回路を有するこ
とを特徴とするものである。(5) Structure of the Invention In order to achieve the above object, the present invention configures a line driver of an oscillation device to send pulses to an output line by cooperative operation of a plurality of active elements connected in series, and The line driver is characterized by having a pulse width abnormality detection circuit that detects that any one of the plurality of active elements in the line driver is in an ON state for a predetermined period of time or more, and stops the operation of each of the plurality of active elements. be.
(6) 発明の実施例
以下図面に基づいて本発明の一実施例を説明す
る。第5図中、第2図と同一符号のものは同一機
能のものを示し、66はパルス検出信号、67は
パルス巾異常検出回路、70はラインドライバ6
3の停止指令を示す。(6) Embodiment of the invention An embodiment of the invention will be described below based on the drawings. In FIG. 5, the same symbols as in FIG. 2 indicate the same functions, 66 is a pulse detection signal, 67 is a pulse width abnormality detection circuit, and 70 is a line driver 6.
3 shows the stop command.
本発明においては、ラインドライバ63にパル
ス巾異常検出回路67を設けて、異状を検出する
と、ラインドライバ63に停止指令を与え、これ
によりラインドライバ63を停止するように構成
している。 In the present invention, the line driver 63 is provided with a pulse width abnormality detection circuit 67, and when an abnormality is detected, a stop command is given to the line driver 63, thereby stopping the line driver 63.
第6図に、このパルス巾異常検出回路67の構
成の一例及び第7図にその動作を示す。第6図は
第4図のようにラインドライバ内に被同期発振器
62からの入力信号631によつて作動する直列
接続された2つのトランジスタ634,638を
設け、この直列接続された2つのトランジスタ6
34,638の共働作動によつて出力パルスを生
成する方式に適用した例であり、第4図と同一機
能のものには同一符号を付してある。 FIG. 6 shows an example of the configuration of this pulse width abnormality detection circuit 67, and FIG. 7 shows its operation. FIG. 6 shows that two transistors 634 and 638 connected in series are provided in the line driver as shown in FIG.
This is an example in which an output pulse is generated by the cooperative operation of 34 and 638, and parts having the same functions as those in FIG. 4 are given the same reference numerals.
図中、671〜674は抵抗、675と676
はフオトカプラ、677と678はパルス巾検出
信号、679〜681はNOT回路、682は
AND回路、683はその出力、684はデジタ
ルカウンタでありAND回路682の出力683
が“0”の間クロツクパルス685をカウント
し、所定の値をカウントすると出力686を
“1”とする回路、688はフリツプフロツプ、
687はそのリセツト信号、689は表示等シー
ケンス信号、690はNOT回路、701と70
2はダイオードである。 In the figure, 671 to 674 are resistors, 675 and 676
is a photocoupler, 677 and 678 are pulse width detection signals, 679 to 681 are NOT circuits, and 682 is a
AND circuit, 683 is its output, 684 is a digital counter, output 683 of AND circuit 682
688 is a flip-flop; 688 is a flip-flop;
687 is its reset signal, 689 is a sequence signal such as display, 690 is a NOT circuit, 701 and 70
2 is a diode.
この動作を第7図に基づいて説明すれば、t0は
基準パルス信号41の正常なパルス幅、t1はデジ
タルカウンタ684のカウントアウト時間を示
す。ここでデジタルカウンタ684のカウントア
ウト時間t1は、トランジスタ634,638が
ON状態でもパルストランス635の飽和により
破損に至らない時間に設定される。 To explain this operation based on FIG. 7, t 0 represents the normal pulse width of the reference pulse signal 41, and t 1 represents the count-out time of the digital counter 684. Here, the countout time t 1 of the digital counter 684 is the time when the transistors 634 and 638 are
The time is set so that even in the ON state, the pulse transformer 635 is saturated and damage does not occur.
第7図Aの場合、ラインドライバ63の入力信
号631に異常をきたし、入力信号631が
“1”のままになつたとすると、NOT回路681
の出力が“0”になりAND回路682の出力6
83によりデジタルカウンタ684が所定時間t1
後カウントアウトをし、その出力686によりフ
リツプフロツプ688を動作させ、NOT回路6
90を介してトランジスタ634,638のベー
スを“0”にすることによりラインドライバ63
を停止させる。この場合、2つのトランジ63
4,638を共に作動停止させるようにしている
ため、万一この時点で一方のトランジスタに故障
が生じても他方の健全なトランジスタによりライ
ンドライバ63を停止させることができ、異常停
止動作の確実性が高い。また第7図Bの場合、ト
ランジスタ634,638が正常ならば、フオト
カプラ675には常時電圧が印加され、フオトカ
プラ676には周期T1−パルス巾t0の間電圧が印
加されるため、デジタルカウンタ684はカウン
トアウトしないが、トランジスタ634が破損し
て短絡状態になると、フオトカプラ675には電
圧が印加されなくなり、デジタルカウンタ684
が所定時間t1後カウントアウトをし、フリツプフ
ロツプ688を動作させ、トランジスタ634,
638のベースを“0”とし、健全なトランジス
タ638によりラインドライバ63を停止させ
る。また、トランジスタ638が短絡状態となつ
た場合には、フオトカプラ676によつてこれが
検出され、上記と同様にして健全なもう一方のト
ランジスタ634により作動停止がなされる。こ
のように、2つのトランジスタ634,638の
いずれか一方が故障すればそれを検出して残りの
健全なトランジスタを停止させるようにしている
ため、2つのトランジスタが同時短絡する確率は
大巾に減少し、従つて同時短絡によるコモンバス
42のじよう乱が未然に防止される。 In the case of FIG. 7A, if an abnormality occurs in the input signal 631 of the line driver 63 and the input signal 631 remains "1", then the NOT circuit 681
output becomes “0” and output 6 of AND circuit 682
83, the digital counter 684 measures the predetermined time t 1
After counting out, the output 686 operates the flip-flop 688, and the NOT circuit 6
By setting the bases of the transistors 634 and 638 to "0" through the line driver 63
to stop. In this case, two transistors 63
4,638 are both stopped, so even if one transistor fails at this point, the line driver 63 can be stopped by the other healthy transistor, which ensures the reliability of abnormal stop operation. is high. In the case of FIG. 7B, if the transistors 634 and 638 are normal, a voltage is constantly applied to the photocoupler 675 and a voltage is applied to the photocoupler 676 for a period T 1 -pulse width t 0 , so that the digital counter 684 will not count out, but if transistor 634 is damaged and shorted, no voltage will be applied to photocoupler 675, and digital counter 684 will not count out.
counts out after a predetermined time t1 , operates flip-flop 688, and transistors 634,
The base of the transistor 638 is set to "0", and the line driver 63 is stopped by the healthy transistor 638. Furthermore, if the transistor 638 becomes short-circuited, this is detected by the photocoupler 676, and the operation is stopped by the other healthy transistor 634 in the same manner as described above. In this way, if either one of the two transistors 634, 638 fails, it is detected and the remaining healthy transistor is stopped, so the probability that the two transistors will be shorted at the same time is greatly reduced. Therefore, disturbance of the common bus 42 due to simultaneous short circuits is prevented.
ここでカウントアウト時間t1をt0に近づけれ
ば、ラインドライバ63が異常をきたしてからの
保護動作が速くなり、確実なものとなる。また、
デジタルカウンタ684のクロツクパルス685
の動作周波数を高くすれば、デジタルカウンタの
カウント動作の精度が高くなる。 Here, if the countout time t 1 is brought closer to t 0 , the protection operation after the line driver 63 becomes abnormal becomes faster and more reliable. Also,
Clock pulse 685 of digital counter 684
If the operating frequency of the digital counter is increased, the precision of the counting operation of the digital counter will be increased.
以上のような構成により、第5図において冗長
発振器51が異常なく動作していると、並列運転
システムの全てのインバータ装置が同一の位相基
準64を得て運転される。万一ラインドライバ6
3に異常が生じると、パルス巾異常検出回路67
が異常を検出して、異常を生じた冗長発振器51
を停止し、コモンバス42から速やかに解列す
る。 With the above configuration, if the redundant oscillator 51 is operating without abnormality in FIG. 5, all the inverter devices in the parallel operation system are operated with the same phase reference 64. Should line driver 6
3, the pulse width abnormality detection circuit 67
detects an abnormality and the redundant oscillator 51 that has caused the abnormality
and immediately disconnect from the common bus 42.
(7) 発明の効果
以上説明したように本発明によれば、発振器の
ラインドライバに起因する発振器の異常を検出し
て、その異常検出した発振器のみをインバータ装
置を停止することなく、双方向性のコモンバス4
2から速やかに解列し、コモンバス42のじよう
乱を最小限に抑えると共に、発振器のラインドラ
イバのパルストランスの飽和によるトランジスタ
の焼損を未然に防ぐことが可能となる。特に直列
接続した複数の能動素子の共働作動によりパルス
出力するようにラインドライバを構成すると共
に、能動素子のいずれかの異常を検出して能動素
子の各々を作動停止させるようにしているため、
一部の能動素子が破損により短絡した場合にも他
の健全な能動素子により確実にラインドライバ停
止が行えると共に、全ての能動素子の同時短絡に
よるコモンバスのじよう乱を未然に防止すること
ができるという効果が得られる。(7) Effects of the Invention As explained above, according to the present invention, an abnormality in the oscillator caused by the line driver of the oscillator is detected, and only the oscillator in which the abnormality has been detected can be operated bidirectionally without stopping the inverter device. common bus 4
2, it is possible to minimize disturbances in the common bus 42, and to prevent burnout of transistors due to saturation of the pulse transformer of the line driver of the oscillator. In particular, the line driver is configured to output pulses through the joint operation of a plurality of active elements connected in series, and each of the active elements is stopped when an abnormality is detected in the active element.
Even if some active elements are short-circuited due to damage, the line driver can be reliably stopped using other healthy active elements, and common bus disturbances due to simultaneous short-circuiting of all active elements can be prevented. This effect can be obtained.
第1図は並列運転システムにおける個別冗長発
振器制御方式の従来例のブロツク図、第2図は個
別冗長発振器の具体的な一例を示す回路図、第3
図はラインドライバの従来例を示す回路図、第4
図はラインドライバの他の従来例を示す回路図、
第5図は本発明の一実施例を示すブロツク図、第
6図はパルス巾異常検出回路の具体的一実施例を
示す回路図、第7図は第6図の動作を示すタイム
チヤート図である。
11,21……インバータ装置、12,22…
…出力、13,23……高速しや断器、30……
並列母線、31……負荷、41……基準パルス信
号、42……コモンバス、51……個別冗長発振
器、61……基準発振器、62……被同期発振
器、63……ラインドライバ、65……ラインレ
シーバ、651……同期信号、631……入力信
号、632,633,636,637……抵抗、
634,638……トランジスタ、652……ダ
イオード、66……パルス検出信号、67……パ
ルス巾異常検出信号、70……停止指令、67
1,672,673,674……抵抗、675,
676……フオトカプラ、677,678……パ
ルス巾検出信号、679,680,681,69
0……NOT回路、682……AND回路、68
3,686……出力、684……デジタルカウン
タ、685……クロツクパルス、687……リセ
ツト信号、688……フリツプフロツプ、689
……シーケンス信号、701,702……ダイオ
ード。
Figure 1 is a block diagram of a conventional example of an individual redundant oscillator control method in a parallel operation system, Figure 2 is a circuit diagram showing a specific example of an individual redundant oscillator, and Figure 3 is a block diagram of a conventional example of an individual redundant oscillator control method in a parallel operation system.
The figure is a circuit diagram showing a conventional example of a line driver.
The figure is a circuit diagram showing another conventional example of a line driver.
FIG. 5 is a block diagram showing one embodiment of the present invention, FIG. 6 is a circuit diagram showing a specific embodiment of the pulse width abnormality detection circuit, and FIG. 7 is a time chart showing the operation of FIG. 6. be. 11, 21... Inverter device, 12, 22...
...Output, 13, 23...High speed disconnector, 30...
Parallel bus, 31...Load, 41...Reference pulse signal, 42...Common bus, 51...Individual redundant oscillator, 61...Reference oscillator, 62...Synchronized oscillator, 63...Line driver, 65...Line Receiver, 651...Synchronization signal, 631...Input signal, 632, 633, 636, 637...Resistance,
634, 638...Transistor, 652...Diode, 66...Pulse detection signal, 67...Pulse width abnormality detection signal, 70...Stop command, 67
1,672,673,674...Resistance, 675,
676...Photocoupler, 677,678...Pulse width detection signal, 679,680,681,69
0...NOT circuit, 682...AND circuit, 68
3,686...Output, 684...Digital counter, 685...Clock pulse, 687...Reset signal, 688...Flip-flop, 689
...Sequence signal, 701, 702...Diode.
Claims (1)
他の同期信号に同期して発振する被同期発振器の
出力を受けて作動しパルスを出力線に送出するラ
インドライバと、出力線の信号を受けて前記被同
期発振器へ前記他の同期信号を与えるラインレシ
ーバとから構成される発振装置を複数台設置し、
各発振装置の出力線を共通な信号線で接続し、1
つの発振装置から前記共通信号線上に送り出され
たパルスにより他の発振装置内の被同期発振器を
同期させるようにした双方向性のコモンバス伝送
の並列冗長方式の発振装置において、前記ライン
ドライバは前記被同期発振器の出力を受けて作動
する直列接続された複数の能動素子の共働作動に
より前記パルスを生成するように構成され、前記
ラインドライバ内の複数の能動素子のいずれかが
所定時間以上ON状態となつたことを検出し、前
記複数の能動素子の各々を前記基準発振器の出力
或いは被同期発振器の出力に拘らず作動停止させ
るパルス巾異常検出回路を有することを特徴とす
る発振装置。 2 パルス巾異常検出回路が、ラインドライバ内
の能動素子のいずれかがON状態の間クロツクパ
ルスをカウントするデジタルカウンタを有するこ
とを特徴とする特許請求の範囲第1項に記載の発
振装置。[Claims] 1. A reference oscillator, a line driver that operates in response to the output of the reference oscillator or the output of a synchronized oscillator that oscillates in synchronization with other synchronization signals, and sends pulses to the output line, and an output line. and a line receiver that receives the signal and supplies the other synchronization signal to the synchronized oscillator, and
Connect the output lines of each oscillator with a common signal line, and
In the parallel redundant type oscillator for bidirectional common bus transmission in which synchronized oscillators in other oscillators are synchronized by pulses sent from one oscillator onto the common signal line, the line driver is configured to The pulse is generated by the cooperative operation of a plurality of series-connected active elements that operate in response to the output of a synchronous oscillator, and any one of the plurality of active elements in the line driver is in an ON state for a predetermined period of time or more. An oscillation device comprising: a pulse width abnormality detection circuit that detects that this occurs and stops each of the plurality of active elements regardless of the output of the reference oscillator or the output of the synchronized oscillator. 2. The oscillation device according to claim 1, wherein the pulse width abnormality detection circuit includes a digital counter that counts clock pulses while any of the active elements in the line driver is in an ON state.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56196461A JPS5897942A (en) | 1981-12-07 | 1981-12-07 | Oscillating device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56196461A JPS5897942A (en) | 1981-12-07 | 1981-12-07 | Oscillating device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5897942A JPS5897942A (en) | 1983-06-10 |
JPH029738B2 true JPH029738B2 (en) | 1990-03-05 |
Family
ID=16358187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56196461A Granted JPS5897942A (en) | 1981-12-07 | 1981-12-07 | Oscillating device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5897942A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017189037A (en) * | 2016-04-06 | 2017-10-12 | 株式会社ジェイテクト | Electronic control device and motor control device |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS603243A (en) * | 1983-06-21 | 1985-01-09 | Toho Seisakusho:Kk | Transmitter-receiver |
JP2007104482A (en) * | 2005-10-06 | 2007-04-19 | Fuji Electric Systems Co Ltd | Signal transmission circuit |
Citations (4)
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JPS5690655A (en) * | 1979-12-25 | 1981-07-22 | Fuji Electric Co Ltd | Wire transmission system |
-
1981
- 1981-12-07 JP JP56196461A patent/JPS5897942A/en active Granted
Patent Citations (4)
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JP2017189037A (en) * | 2016-04-06 | 2017-10-12 | 株式会社ジェイテクト | Electronic control device and motor control device |
Also Published As
Publication number | Publication date |
---|---|
JPS5897942A (en) | 1983-06-10 |
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