JPH0292013A - Pn code generating circuit - Google Patents
Pn code generating circuitInfo
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- JPH0292013A JPH0292013A JP63242571A JP24257188A JPH0292013A JP H0292013 A JPH0292013 A JP H0292013A JP 63242571 A JP63242571 A JP 63242571A JP 24257188 A JP24257188 A JP 24257188A JP H0292013 A JPH0292013 A JP H0292013A
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、簡単な回路構成により確実にＰＮ（Ｐｓｅｕ
ｄｏ Ｎｏ１ｓｅ；疑似雑音）コードの発生ができる
ようにした高速ＰＮコード発生回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Fields] The present invention reliably generates PN (Pseu) using a simple circuit configuration.
The present invention relates to a high-speed PN code generation circuit capable of generating a do No. 1 (pseudo-noise) code.
［従来の技術］
スペクトラム拡散通信システム（ＳｐｒｅｄＳｐｅｃｔ
ｒｕｍ ＣｏａｕｉｕｎＩｃａｔｌｏｎ ５ｙｓｔｅｔ
ａ ）等に使用されるＰＮコード発生回路としては、従
来、例えば第２図に示すものが知られている。同図の回
路は、複数、例えば９個、のフリップフロップ２−１゜
２−２．・・・・・・、２−９を縦続接続して構成され
たシフトレジスタ４と、５個の排他的論理和回路６−１
．６−２．・・・・・・、６−５とによって構成されて
いる。各フリップフロップ２−１．２−２． ・・・
・・・、２−８の出力Ｑｌ、Ｑ２．・・・・・・、Ｑ８
はそれぞれその次の段のフリップフロップのデータ人力
りに接続され、いわゆる線形帰還シフトレジスタ（ＬＳ
ＰＲ）を構成している。排他的論理和回路６−１の入力
にはフリップフロップ２−３の出力Ｑ３およびフリップ
フロップ２−５の出力Ｑ５が接続され、排他的論理和回
路６−２の入力にはフリップフロップ２−６の出力Ｑ６
およびフリップフロップ２−７の出力Ｑ７が接続され、
排他的論理和回路６−３の入力にはフリップフロップ２
−８の出力Ｑ８およびフリップフロップ２−９の出力Ｑ
９が接続されている。また、排他的論理和回路６−５の
入力には排他的論理和回路６−２の出力および排他的論
理和回路６−３の出力が接続されている。さらに、排他
的論理和回路６−１の出力および排他的論理和回路６−
５の出力が排他的論理和回路６−４の入力に接続されて
いる。そして、排他的論理和回路６−４の出力はシフト
レジスタ４のフリップフロップ２−１のデータ人力りに
帰還されている。各排他的論理和回路に接続されるシフ
トレジスタ４のタップ位置はシフトレジスタの段数に応
じてあらかじめ求められた組合わせの中から選択される
。[Prior art] Spread spectrum communication system (SpredSpect)
rum Coauiun Icatlon 5ystet
As a PN code generating circuit used in a), etc., the one shown in FIG. 2, for example, is conventionally known. The circuit shown in the figure includes a plurality of, for example nine, flip-flops 2-1, 2-2. ..., a shift register 4 configured by cascading 2-9, and 5 exclusive OR circuits 6-1
．． 6-2. ..., 6-5. Each flip-flop 2-1.2-2. ...
..., 2-8 output Ql, Q2. ......, Q8
are each connected to the data input of the flip-flop in the next stage, and form a so-called linear feedback shift register (LS
PR). The output Q3 of the flip-flop 2-3 and the output Q5 of the flip-flop 2-5 are connected to the input of the exclusive OR circuit 6-1, and the input of the exclusive OR circuit 6-2 is connected to the output Q3 of the flip-flop 2-3 and the output Q5 of the flip-flop 2-5. output Q6
and the output Q7 of the flip-flop 2-7 are connected,
A flip-flop 2 is connected to the input of the exclusive OR circuit 6-3.
-8 output Q8 and flip-flop 2-9 output Q
9 is connected. Further, the output of the exclusive OR circuit 6-2 and the output of the exclusive OR circuit 6-3 are connected to the input of the exclusive OR circuit 6-5. Furthermore, the output of the exclusive OR circuit 6-1 and the exclusive OR circuit 6-
The output of 5 is connected to the input of exclusive OR circuit 6-4. The output of the exclusive OR circuit 6-4 is fed back to the data output of the flip-flop 2-1 of the shift register 4. The tap position of the shift register 4 connected to each exclusive OR circuit is selected from a combination determined in advance according to the number of stages of the shift register.
第２図の回路においては、クロックパルスＣＬＫの印加
に応じて周知の態様で排他的論理和回路６−４の出力か
らＰＮコードが出力される。そして、シフトレジスタの
段数を大きくすることによってよりランダム性の大きい
疑似雑音信号を得ることとができる。In the circuit shown in FIG. 2, the PN code is output from the output of the exclusive OR circuit 6-4 in a well-known manner in response to the application of the clock pulse CLK. By increasing the number of stages of the shift register, it is possible to obtain a pseudo-noise signal with greater randomness.
［発明が解決しようとする課題］
第２図の回路においては、シフトレジスタ４の段数が９
であるから連続する９ビツトのデータのパターンは２９
−１−５１１種類となる。この場合、注目すべきことは
２９−５１２であることであり、残された１つのパター
ン“ｏｏｏｏｏｏ。[Problem to be solved by the invention] In the circuit shown in FIG. 2, the number of stages of the shift register 4 is 9.
Therefore, the pattern of consecutive 9-bit data is 29
-1-511 types. In this case, what is noteworthy is that it is 29-512, leaving one pattern “oooooo.”
００”は出力されないはずである。ところが、何らかの
エラーによりこのオールゼロのパターンが出力されると
第２図の回路は永遠にこのオールゼロのパターンを発生
し続ける。すなわち、第２図の回路は時としてＰＮコー
ドの発生が不可能になるという不都合があった。00" should not be output. However, if this all-zero pattern is output due to some error, the circuit in Figure 2 will continue to generate this all-zero pattern forever. In other words, the circuit in Figure 2 will sometimes There was an inconvenience that it became impossible to generate a PN code.
本発明の目的は、前述の従来例の回路における問題点に
かんがみ、簡単な回路構成によりオールゼロのパターン
の連続発生を防止し、もってＰＮコードの発生が確実に
行なわれるようにすることにある。SUMMARY OF THE INVENTION An object of the present invention is to prevent the continuous generation of all-zero patterns with a simple circuit configuration in view of the problems in the conventional circuit described above, thereby ensuring the generation of a PN code.
［課題を解決するための手段］
本発明に係わるＰＮコード発生回路は、複数の回路段を
有するシフトレジスタと、前記シフトレジスタの各回路
段の内予め定められた回路段からの出力信号が印加され
その出力が前記シフトレジスタに帰還される排他的論理
和回路と、前記シフトレジスタの全回路段の出力信号が
“０″となった時前記シフトレジスタに“１″信号を帰
還入力する論理回路とを具備することを特徴とする。[Means for Solving the Problems] A PN code generation circuit according to the present invention includes a shift register having a plurality of circuit stages, and an output signal from a predetermined circuit stage of each circuit stage of the shift register is applied. an exclusive OR circuit whose output is fed back to the shift register; and a logic circuit that feeds back and inputs a "1" signal to the shift register when the output signals of all circuit stages of the shift register become "0". It is characterized by comprising the following.
［作 用］
上述の構成においては、シフトレジスタの各段の出力の
内、予め定められたものからの出力が排他的論理和回路
により演算され所望の出力が得られる。この出力が前記
シフトレジスタに帰還されて該シフトレジスタの各段に
シフトされ、順次ＰＮコードが出力される。一方、何ら
かの原因によりシフトレジスタの全回路段の出力がゼロ
になると、前記論理回路が“１”を出力し、この“１“
出力がシフトレジスタに帰還される。したがって、シフ
トレジスタの全回路段の出力がゼロである状態が連続し
て生ずることがなくなり、確実にＰＮコードの発生が行
なわれる。[Operation] In the above configuration, the outputs from predetermined ones among the outputs of each stage of the shift register are operated by the exclusive OR circuit to obtain a desired output. This output is fed back to the shift register, shifted to each stage of the shift register, and a PN code is sequentially output. On the other hand, if the outputs of all the circuit stages of the shift register become zero for some reason, the logic circuit outputs "1", and this "1"
The output is fed back to the shift register. Therefore, a state in which the outputs of all circuit stages of the shift register are zero does not occur continuously, and the PN code is reliably generated.
［実施例］ 以下、図面により本発明の詳細な説明する。[Example] Hereinafter, the present invention will be explained in detail with reference to the drawings.
第１図は、本発明の１実施例に係るＰＮコード発生回路
の概略の構成を示す。同図の回路は、第２図の回路と同
様に、複数、すなわち同図においては９個、のフリップ
フロップ２−１． ２−２．・・・・・・、２−９によ
り構成されたシフトレジスタ４、と５個の排他的論理和
回路６−１． ６−２．・・・・・・６−５とを具備し
ている。そしてこれらのフリップフロップの内、フリッ
プフロップ２−３．２−５．２−６．２−７．２−８．
２−９の出力ＱＢ。FIG. 1 shows a schematic configuration of a PN code generation circuit according to an embodiment of the present invention. Similar to the circuit shown in FIG. 2, the circuit shown in FIG. 2 includes a plurality of flip-flops 2-1. 2-2. . . . , a shift register 4 constituted by 2-9, and five exclusive OR circuits 6-1. 6-2. ...6-5. Among these flip-flops, flip-flops 2-3.2-5.2-6.2-7.2-8.
2-9 output QB.
Ｑ５．Ｑ６．Ｑ７．Ｑ８．Ｑ９が第２図の回路と同様に
各排他的論理和回路６−１．６−２．・・・・・・６−
５に接続されている。さらに、第１図の回路は、シフト
レジスタ４の各段の出力が入力されるＮＯＲゲート８と
、このＮＯＲゲート８の出力および排他的論理和回路６
−４の出力が入力されその出力がシフトレジスタ４の初
段フリップフロップ２−１のデータ人力りに帰還されて
いるＯＲゲート１０とを有している。なお、ＮＯＲゲー
ト等としではダイオードおよび／またはトランジスタを
使用したもの、その他各種の回路形式のものを使用でき
る。Q5. Q6. Q7. Q8. Similarly to the circuit of FIG. 2, Q9 is connected to each exclusive OR circuit 6-1, 6-2.・・・・・・6-
5. Furthermore, the circuit shown in FIG.
-4 is input, and the output thereof is fed back to the data output of the first stage flip-flop 2-1 of the shift register 4. Note that as the NOR gate, etc., those using diodes and/or transistors, and those using various other circuit types can be used.
以上のような構成を有するＰＮコード発生回路において
は、シフトレジスタ４にクロックパルスＣＬＫが印加さ
れると、各フリップフロップのデータが順次次段にシフ
トされる。そして、フリップフロップ２−３．２−５．
２−６．・・・・・・、２−９の出力Ｑ３． Ｑ５．
Ｑ６．・・・・・・、Ｑ９からのデータが各排他的論理
和回路６−１．６−２．・・・・・・６−５で構成され
る回路網に印加される。また、排他的論理和回路６−４
の出力がＯＲゲート１０を介してシフトレジスタ４の初
段フリップフロップ２−１に帰還される。これにより、
排他的論理和回路６−４の出力端から周知の態様でＰＮ
コードが順次出力される。In the PN code generation circuit having the above configuration, when the clock pulse CLK is applied to the shift register 4, the data of each flip-flop is sequentially shifted to the next stage. And flip-flop 2-3.2-5.
2-6. ......, output Q3 of 2-9. Q5.
Q6. . . ., the data from Q9 is sent to each exclusive OR circuit 6-1, 6-2. . . . is applied to a circuit network consisting of 6-5. In addition, the exclusive OR circuit 6-4
The output is fed back to the first stage flip-flop 2-1 of the shift register 4 via the OR gate 10. This results in
PN from the output terminal of the exclusive OR circuit 6-4 in a well-known manner.
The codes are output sequentially.
このような動作においては、通常シフトレジスタ４のす
べての回路段の出力Ｑｌ、Ｑ２．・・・・・・Ｑ９の内
少なくとも１つの出力が′１”であり、ＮＯＲ回路８の
出力は“０”である。ところが、回路の誤動作その他に
よりシフトレジスタ４の全ての回路段の出力Ｑｌ、 Ｑ
２．・・・・・・、Ｑ９がゼロすなわちシフトレジスタ
４の出力がオールゼロになると、ＮＯＲゲート８の出力
が“１°となり、ＯＲゲート１０を介してシフトレジス
タ４の初段フリップフロップ２−１にデータ“１″が帰
還入力される。これにより、シフトレジスタ４はオール
ゼロの状態を脱し、以後再び正常にＰＮコードの発生が
行なわれる。すなわち、ＮＯＲゲート８およびＯＲゲー
ト１０は通常のコード発生時には全く影響を与えず、す
べてのフリップフロップが“０“を出力した場合のみ動
作し、ＰＮコードの修復を行なう。In such an operation, the outputs Ql, Q2 . ...At least one output of Q9 is '1', and the output of NOR circuit 8 is '0'. However, due to circuit malfunction etc., the output Ql of all circuit stages of shift register 4 is , Q
2. When Q9 becomes zero, that is, the output of the shift register 4 becomes all zero, the output of the NOR gate 8 becomes "1°," and the data is transferred to the first stage flip-flop 2-1 of the shift register 4 via the OR gate 10. "1" is input as a feedback. As a result, the shift register 4 escapes from the all-zero state, and from then on, the PN code is normally generated again. In other words, the NOR gate 8 and the OR gate 10 are completely closed during normal code generation. It operates only when all flip-flops output "0" without affecting the operation, and repairs the PN code.
［発明の効果］
以上のように、本発明によれば、従来の回路に簡単な回
路を追加するのみで、オールゼロの連続発生を防止し確
実にＰＮコードを発生することが可能になる。[Effects of the Invention] As described above, according to the present invention, by simply adding a simple circuit to a conventional circuit, it is possible to prevent continuous occurrence of all zeros and reliably generate a PN code.
第１図は、本発明の一実施例に係るＰＮコード発生回路
の構成を示す電気回路図、そして第２図は、従来のＰＮ
コード発生回路を示す電気回路図である。
２−１．２−２、・・・・・・、２−９：フリップフロ
ップ１
４：シフトレジスタ、
６−１ ６−２． ・・・・・・
６−５：
排他的論理和回路、
８ ： ＮＯＲゲート、
１０ ：ＯＲゲート。
特許出願人 三井金属鉱業株式会社FIG. 1 is an electric circuit diagram showing the configuration of a PN code generation circuit according to an embodiment of the present invention, and FIG. 2 is a conventional PN code generation circuit diagram.
FIG. 2 is an electrical circuit diagram showing a code generation circuit. 2-1.2-2, 2-9: Flip-flop 1 4: Shift register, 6-1 6-2. 6-5: Exclusive OR circuit, 8: NOR gate, 10: OR gate. Patent applicant Mitsui Metal Mining Co., Ltd.
Claims (1)
レジスタの各回路段の内予め定められた回路段からの出
力信号が印加されその出力が前記シフトレジスタに帰還
される排他的論理和回路と、前記シフトレジスタの全回
路段の出力信号が“０”となった時前記シフトレジスタ
に“１”信号を帰還入力する論理回路とを具備すること
を特徴とするＰＮコード発生回路。a shift register having a plurality of circuit stages; an exclusive OR circuit to which an output signal from a predetermined circuit stage of each circuit stage of the shift register is applied and whose output is fed back to the shift register; A PN code generation circuit comprising: a logic circuit that feeds back and inputs a "1" signal to the shift register when the output signals of all circuit stages of the register become "0".
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242571A JPH0292013A (en) | 1988-09-29 | 1988-09-29 | Pn code generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242571A JPH0292013A (en) | 1988-09-29 | 1988-09-29 | Pn code generating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0292013A true JPH0292013A (en) | 1990-03-30 |
Family
ID=17091052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63242571A Pending JPH0292013A (en) | 1988-09-29 | 1988-09-29 | Pn code generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0292013A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003005584A3 (en) * | 2001-07-05 | 2005-01-27 | Koninkl Philips Electronics Nv | Random generator description |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5947834A (en) * | 1982-09-10 | 1984-03-17 | Omron Tateisi Electronics Co | Pn code generating circuit |
-
1988
- 1988-09-29 JP JP63242571A patent/JPH0292013A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5947834A (en) * | 1982-09-10 | 1984-03-17 | Omron Tateisi Electronics Co | Pn code generating circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003005584A3 (en) * | 2001-07-05 | 2005-01-27 | Koninkl Philips Electronics Nv | Random generator description |
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