JPH028761A - 半導体集積回路試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、端子配列の異なる半導体集積回路、殊にウェ
ハ状態での半導体集積回路とパッケージ状態での半導体
集積回路とパッケージ状態での半導体集積回路との共用
化試験装置として用いて好適な半導体集積回路試験装置
に関するものである。

〔従来の技術〕

従来より、この種の試験装置として、ＩＣテスタやＬＳ
Ｉテスタと呼ばれる半導体集積回路試験装置がある。例
えば、ＩＣテスタでは、多数ピン（例えば２５６ピン）
のＩＣに対しその電気的特性試験を可能とすべく、多数
の試験信号生成回路、出力判定回路、電源回路等を備え
ている。すなわち、ＩＣの入力端子への供給用試験信号
を生成する試験信号生成回路、ＩＣの出力端子に現れる
応答信号の良否判定を行うための出力判定回路、ＩＣの
電源端子への供給用電源を生成する電源回路、これら試
験信号生成回路、出力判定回路、電源回路のそれぞれに
制御信号及びデータを伝達する制御回路等を備え、ＩＣ
の入力端子への差し込み接続部に試験信号生成回路の１
つを選択的に接続し、ＩＣの出力端子への差し込み接続
部に出力判定回路の１つを選択的に接続し、ＩＣの電源
端子への差し込み接続部に電源回路の１つを選択的に接
続して、これら差し込み接続部に対する試験信号生成回
路、出力判定回路、電源回路の接続組み合わせに応じて
記述された試験用のプログラムに基づき制御回路を作動
せしめ、上記差し込み接続部を介してセットされるＩＣ
に対し所望の試験条件を設定し、その電気的特性試験を
行うものとしている。

一般に、ＩＣ製造工程中の電気的特性試験は、ウェハ工
程完了状態（ウェハ状態）とパッケージ状態との両状態
について行われる。すなわち、まずウェハ上に構築され
た回路チップ群に対しそのチップ毎に良品選別を行い、
ウェハを切断して得られるペアチップのうち良好品のみ
を封入してバッケージ状態となし、このパッケージ状態
（パッケージＩＣ）について最終試験を行う。パッケー
ジＩＣに対しては、そのパッケージＩＣのリードピンを
直接ＩＣテスタの差し込み接続部へ挿入セットして行う
が、ウェハ上の回路チップ群に対しては、その差し込み
接続部に対し電気的接続を図ったウエハブローバの接触
針を介して行う。すなわち、ウエハブローバの接触針を
回路チップの入出力端子に接触させることにより、回路
チップに対し所望の試験条件を設定し、パッケージＩＣ
と同様の電気的特性試験を行う。

ここで、ＩＣテスタとウエハブローバとの電気的接続は
、ＩＣテスタにおいてその差し込み接続部を擁する装置
面をウエハブローバの上面に覆い被せるよう密着させて
行う。すなわち、ＩＣの動作速度が速くなるにつれ高速
パルスを扱うようになり、このため試験時の信号伝播経
路を可能な限り短くすることが要求されている。つまり
、ＩＣテスタの差し込み接続部を擁する装置面をウエハ
ブローバの上面に覆い被せるように密着配置することに
よってＩＣテスタにおける各回路とウェハ状態での回路
チップの各端子との間の信号伝播経路の短縮を促進する
。

ここで、ウェハ状態での回路チップとパッケージＩＣと
でそのＩＣテスタの差し込み接続部に対する端子配列を
観察してみるに、この端子配列は回路チップとパッケー
ジＩＣとでは異なり、互いに鏡面対象となる。通常、こ
の端子配列の異なりに対し、ＩＣテスタの差し込み接続
部に対する試験信号生成回路、出力判定回路、電源回路
の接続組み合わせを異ならせて対処するものとしている
。

〔発明が解決しようとする課題〕

しかしながら、この両者の端子配列の異なりに対し、Ｉ
Ｃテスタの差し込み接続部に対する各回路の接続組み合
わせを異ならせて対処した場合、従来においては、その
各回路の接続組み合わせに応じた新たなる試験用プログ
ラムを記述して対応するものとしており、このためウェ
ハ状態とパッケージ状態とで２種類の同様な試験用プロ
グラムが存在するものとなり、これら試験用プログラム
の各々について並行してバージョンアップ等の保守管理
を行ってゆかなければならず、一方については変更した
が他方については変更し忘れた等というプログラム更新
上のミスが生じ易いという問題があった。

〔課題を解決するための手段〕

本発明はこのような課題を解決するためになされたもの
で、端子配列の異なる被試験用半導体集積回路に対し、
その入出力端子への接続部に対する試験信号生成回路、
出力判定回路、電源回路の接続組み合わせを変更して対
処する際、制御回路からの制御信号及びデータの伝達先
を変更後の回路へ切り替えることによって、端子配列の
異なる被試験用半導体集積回路に対し、その試験用プロ
グラムの変更なしに同一試験条件を可能とするようにし
たものである。

〔作用〕

したがってこの発明によれば、制御信号およびデータの
伝達先の切り替えのみによって、端子配列の異なる被試
験用半導体集積回路に対し、この試験用プログラムの変
更なしに同一試験条件での試験が可能となる。

〔実施例〕

以下、本実施例に係る半導体集積回路試験装置を詳細に
説明する。

第２図はこの半導体集積回路試験装置の一実施例を示す
ＩＣテスタのテストヘッド部を示し、このテストヘッド
部１の上面部に設けられたテストヘッド面１−１に被試
験半導体集積回路としてのパッケージＩＣ２をセットす
ることにより、このパッケージＩＣ２に対する電気的特
性試験が可能となる。本実施例においては、Ｄ形ブリッ
プフロップ回路の構築されたパッケージＩＣ２に対し、
その電気的特性試験を可能とするものとして構成されて
おり、そのテストヘッド面１−１における差し込み接続
部１　〜１−１６へ、そのリードピンＵ ２−１〜２−６を差し込んでパッケージＩＣ２をセット
する。パッケージＩＣ２のリードピン２〜２−６は、第
３図に示すように、そのリードピン２、ｈ＜Ｄ（データ
）端子、２−２がＣＬＫ　（クロッり）端子、２−３が
ＧＮＤ　（接地）端子、２−４゜２　かＱ、Ｑ出力端子
、２−６がＶ（電源）端子としてその端子配列が定めら
れており、この端子配列の定められたパッケージＩＣ２
に対して電気的特性試験を可能とすべく、ＩＣテスタの
テストヘッド部１における差し込み接続部１　〜１−ｉ
ｔ　　　−ｔａ への内装回路の接続組み合わせが定められている。

すなわち、テストヘッド部１には、そのテストヘッド面
１　　上面側より見て反時計方向円周状＝１の に、試験信号生成回路１　−１　　がＩ　　、Ｉ　　・
・・１．１８なる順で配置されており（第４図参照）、
これと同様にして出力判定回路０１〜０８および電源回
路ｖ　〜Ｖ　が０．０　・・・０７゜０　およびｖ　　
、ｖ　　、ｖ　　、ｖ　　なる順で配置されている。そ
して、これら各回路の差し込み接続部１　〜１−１６に
対する接続組み合わせが、Ｉｔ 所望とする各回路群の中から最短距離となる回路を選び
出すことにより定められている。すなわち、ＩＣパッケ
ージ２のリードビン２−１に対する差し込み接続部１−
１１へ試験信号生成回路群のうち最短となる１１を選択
して接続し、リードビン２−２に対する差し込み接続部
１−１□へ試験信号生成回路群のうち最短となるＩ３を
選択して接続している。また、リードビン２．、．４に
対する差し込み接続部１　　およびリードビン２−５に
対する差し込み接続部１−１５へ、出力判定回路群のう
ち最短となるＯ　および０７を選択して接続し、リード
ビン２　に対する差し込み接続部１−１６へ電源回路群
のうち最短となるｖ４を選択して接続している。

なお、リードビン２−３に対する差し込み接続部１−１
３は接地する。

第５図は、テストヘッド面１−１へパッケージＩＣ２を
セットした場合のそのリードビン２−１〜２　に対する
試験信号生成回路１，１３、出力−ｅ　　　　　　　　
　　　　　　　　　　　　　　　　　　を判定回路０．
０　、電源回路ｖ４の接続状態を示し、この差し込み接
続部１　〜１−１６に対す−１す る各回路接続紐み合わせに応じて予め記述される試験用
プログラムに基づき、制御回路３より各回路に対しその
制御信号（ＣＩ　　、ＣＩ　　、Ｃｏ６゜ＣＯ，ＣＶ）
及びデータ（ＤＩ　　、ＤＩ３゜Ｄｏ　　、ＤＯ、ＤＶ
４）が伝達されるものとなっている。すなわち、予め記
述される試験用プログラムに基づき、制御回路３が作動
し、試験信号生成回路！、Ｉ３に対し入力波形パターン
を出すように命令し、出力信号回路０．０　に対し期待
値パターンを送り、電源回路ｖ４に対し電Ｒ電圧を与え
ることにより、パッケージＩＣ２に対し所望の試験条件
を設定し、その電気的特性試験を可能とする。

第６図は、パッケージＩＣ２に封入する前のウェハ状態
での回路チップ（第７図に示す２１）に対し、その電気
的特性試験を可能とするウエハブローバ４へのテストヘ
ッド部１の装管法を示し、ウエハプローバ４の上面４−
１へテストヘッド部１の装置面１−２を覆い被せるよう
にして可能な限り密青させ、その差し込み接続部１　〜
１−１６とウエハブローバ４における図示省略した接触
針との電気的接続を図る。ここで、テストヘッド部１の
テストヘッド面１．へ直接セットされるパッケージＩＣ
２とウエハブローバ４を介して間接的にセットされる回
路チップ２１とについて、その差し込み接続部１　〜１
−１６に対する端子配列を観察してみる。回路チップ２
１は、第７図に示されたように、そのデータ端子２１　
　クロック端−ｌゝ 子２１　　設置端子２１　　　Ｑ端子２１　　　Ｑ端一
２ゝ　　　　　　−３ゝ　　　　　−４ゝ子２１　　電
源端子２１−６としての各電極面を上−５ゝ にしてパッケージＩＣ２のマウント部へ配置され、各端
子２１〜２１−６がパッケージＩＣ２の各す−ドピン２
−１〜２−６へ接続される。つまり、パッケージｌｃ２
をテストヘッド面、１−１へ直接セットした場合には、
回路チップ２１の端子２１−１〜２１−６がその差し込
み接続部１−１、〜１−１６へ接続されることになる。

しかし、回路チップ２１をウェハブローバ４を介して間
接的にセットした場合には、回路チップ２１がテストヘ
ッド面１．に対して裏返された恰好となり、その端子２
１−１〜２１　が差し込み接続部１　〜１　　へ接続さ
−６−１６−ｔす れるものとなる。すなわち、パッケージＩＣ２と回路チ
ップ２１とは機能（設定試験条件）は同一であるか、試
験を行う際のテストヘッド面１−１における差し込み接
続部１　〜１−１６に対する端一１１ 子配列が異なり、互いに鏡面対象となる。したがって、
ウェハ状態での回路チップ２１に対して試験を行う場合
には、テストヘッド部１においてその差し込み接続部１
−〜１−１６に対する試験生成回路、出力判定回路、電
源回路の接続組み合せを変更する必要がある。しかし、
差し込み接続部１−〜１−１６に対する接続回路の単な
る組み合わせの変更では、その配線がテストヘッド部１
の内部において複雑となったり長くなったりし、信号伝
播経路を短縮するという初期の目的に反するものとなる
。そこで、ウェハ状態での回路チップ２１に対して試験
を行う場合には、所望とする回路ボード群の中から各差
し込み接続部に対し配線距離が最短となる回路の再選択
を行う。本実施例においては、テストヘッド面１−１の
上面側より見て反時計方向円周状に順に試験信号生成回
路１１〜Ｉ　１出力判定回路Ｏ〜０　、電源回路ｖ１〜
ｖ４が配置されているので、第８図に示すように、その
差し込み接続部１　　に電源回路■１を、その差し込み
接続部１−、ｊ１３に対し出力判足回路０．０　を、そ
の差し込み接続部”−１５’１−　に対し試験信号生成
回路１　　、Ｉ　　を選択して接続する。

第１図は、テストヘッド面１−１へウェハブローバ４を
介して回路チップ２１を間接的にセットした場合のその
端子２１〜２１−６に対する試験信号生成回路１，１８
、出力判定回路０．０．電源回路■１の接続状態を示す
ものである。従来はその差し込み接続部１　〜１−１６
に対する試験信号生成回路、出力判定回路、電源回路の
接続組み合わせに応じてパッケージＩＣ２の試験用プロ
グラムとは異なる新たなる試験用プログラムを記述し、
この新たに記述して得た試験用プログラムに基づき制御
回路３を作動させ、試験信号生成回路１　　、Ｉｇに対
し入力波形パターンを出すように命令し、出力判定回路
Ｏ、Ｏに対し期待値パターンを送り、電源回路ｖ１に対
し電Ｆｉ、電圧を与えることにより、回路チップ２１に
対しパッケージＩＣ２と同一の試験条件を設定し、その
電気的特性試験を行っていた。しかし、本発明では、第
５図においてその試験信号生成回路１　　、　　Ｉｓ■ に伝達していた制御信号ＣＩ、Ｃ１３およびデ−タＤＩ
、ＤＩ　　を、試験信号生成回路１８゜１６へ切り替え
て伝達するようになし、以下これと同様にして、出力判
定回路０．０□、電源口路■　へ伝達していた制御信号
ｃｏ、ｃｏ７゜Ｂ ｃｖ　　およびデータＤｏ　　、Ｄｏ　　、ＤＶ４を出
カ判定回路０，０．、電源回路ｖ１へ切り替えて伝達す
るようにする。つまり、試験用プログラム中の記述とし
ては、試験信号生成回路■１゜ｌ　、出力判定回路０．
０　、電源回路Ｖ４へその制御信号およびデータを伝達
するものとしてこれを変更せず、通常のとおりその制御
信号およびデータを得た後に、その制御信号およびデー
タをチップ回路試験用に異ならせた回路先へ切り替えて
伝達するようになす。具体的には、パッケージ状態での
試験かウェハ状態での試験かを定めてやることにより、
ウェハ状態での試験の場合には、制御回路３に対して“
ミラーオン”なる指令命令を与える。これにより、制御
回路３は、予め記述された伝達先切替プログラムに基づ
き、その制御信号及びデータの伝達先を異なった回路先
へ切り替える。これにより、試験用プログラムを変更す
ることなく、ウェハ状態での試験がパッケージ状態での
試験と同一条件で可能となる。

本実施例においては、“ミラーオン“なる指定命令が与
えれた場合、試験信号生成回路１１゜■　・・・Ｉ　　
　、Ｉ　　へ伝達されるべき制御信号２　　１Ｍ−１ｔ
。

ＣＩ、ＣＩ　　・・・ＣＩ　　　、ＣＩ　　及びデータ
１　　　２　　　　ｍ−１ｔａ ＤＩ、ＤＩ　　・・・ＤＩ　　　、ＤＩ　　を１．に対
し１　　　２　　　　ＩＩ＋−１ｒｎ ＣＩ　　　及びＤＩ　　　　としてその伝達先を切ｍ１
ｌｌ　　　　　ｍａｉｌ り替えるような伝達先切り替えプログラムの記述がなさ
れている（但し、ｉ−１，２・・・ｍ−１゜ｍ）。また
、出力判定回路０１　．０１２・・・０１　　．０１　
　へ伝達されるべき制御信号ｎ−１ｎ ｃｏ、ｃｏ　　・・・ｃｏ　　　、ｃｏ　　及びデータ
１　　　２　　　　ｎ−１ｎ Ｄｏ、Ｄｏ　　・・・Ｄｏ　　　、Ｄｏ　　をＯｌに対
し１　　　２　　　　ｎ−１ｎ　　　Ｊ ＣＯ、及びＤＯ、とじて（但し、ｊ−１゜ｎ＋１−．１
　　　　　　　　　　　ロ＋ＩＪ２・・・ｎ−１，ｎ）
その伝達先を切り替えるような、また電源回路Ｖ　〜■
Ωへ伝達されるべき制御信■ 号Ｃ■　〜Ｃｖ　及びデータＤｖ　〜Ｄｖ１１を、１　
　　　　　　ｆｉ　　　　　　　　　　　　　ｌ■　に
対しＣＶ　　　　及びＤＶ　　　　として（但ｋ　　　
　　　Ｎ　＋ｌ−ｋ　　　　　ｌ　＋ｌ−にし、ｋ−１
，２・・・Ｉ）−１，Ｉｌ）その伝達先を切り替えるよ
うな伝達先切替プログラムの記述がなされている。

なお、ウェハ状態での試験に対処すべく差し込み接続部
１　〜１−１６に対する各回路の接続組み合わせを変更
する場合、各回路の構築にされた配線用ボード上に始め
からＩｌのポートには■８と表示し、■　のポートには
Ｉ６と表示する等としておけば、配線接続を行う際にも
ウェハ状態とパッケージ状態との別を意識せず、試験用
のプログラムの記述どおりに配線接続を行えばよいので
、誤りか防げる。

また、本実施例においては、試験信号生成回路！　　−
１、出力判定回路Ｏ〜０　、電源回路■１〜Ｖ４を円周
状に配置したが、列状に配置する等としてもよい。また
、本実施例においては、その端子配列の異なる半導体集
積回路としてウェハ状態での回路チップとパッケージＩ
Ｃとの組み合イ〕せについて説明したが、機能・試験条
件が同一でビン配置（端子配列）だけが異なるパッケー
ジＩＣについても同様にして適用可能であり、ウエハプ
ローバ４を用いた試験はウェハより切断して得たペアチ
ップ状態で行うことも可能である。

〔発明の効果〕

以上説明したように本発明による半導体集積回路試験装
置によると、端子配列の異なる被試験半導体集積回路に
対し、その入出力端子への接続部に対する試験信号生成
回路、出力判定回路、電源回路の接続組み合わせを変更
して対処する際、制御回路からの制御信号及びデータの
伝達先を変更後の回路へ切り替えることによって、端子
配列の異なる被試験半導体集積回路に対し、その試験用
プログラムの変更なしに同一の試験条件での試験を可能
とするうようにしたので、端子配列の異なる被試験半導
体集積回路に対し保守管理すべき試験用プログラムが１
つで済むようになり、この１つの試験用プログラムに対
してのみ改変すれば、端子配列の異なる被試験半導体集
積回路の全てに対して同時に試験条件の変更がなされる
ものとなり、従来に比してその試験用プログラムミスも
生しにくくなる等数多くの優れた効果を奏する。

【図面の簡単な説明】

第１図は、第２図においてそのテストヘッド面へウエハ
プローバを介して回路チップを間接的にセットした場合
の各端子に対する各回路の接続状態を示す図、第２図は
、本発明に係る半導体集積回路試験装置の一実施例を示
すＩＣテスタのテストヘッド部のパッケージＩＣのセッ
ト状況を示す外観斜視図、第３図は、このナストヘッド
部ヘセットされるパッケージＩＣの平面図、第４図は、
このテストヘッド部における各差し込み接続部に対する
各内装回路の配置関係及びその接続状態を示す図、第５
図は、第２図においてそのテストヘッド面へパッケージ
ＩＣを直接セットした場合の各端子に対する各回路の接
続状態を示す図、第６図は、ＩＣテスタのテストヘッド
部のウエハブロ−バへの装着法を示す図、第７図は、そ
のウエハプローバを介してその電気的特性試験を行う回
路チップを示す平面図、第８図は、その回路チップの電
気的特性試験を行うべくテストヘッド部においてその各
差し込み接続部に対する各内装回路の接続状態を変更し
て対処した図である。 １・・・テストヘッド部、１−１・・・テストヘッド面
、１　〜１−１６・・・差し込み接続部、２・・・パッ
ケージＩＣ，２，〜２−６・・リードピン、３・・・制
御回路、１　−１８・・・試験信号生成回路、Ｏ〜０　
・・・出力判定回路、Ｖ　　−Ｖ４・・・電源回路、４
・・・ウェハプローバ、２１・・・回路チップ、２１〜
２１−６・・・〜１ 端子（電極面）。 特許出願人　　住友電気工業株式会社 代理人弁理士　　　長谷用　　芳　　樹間　　　　　　
　　　塩　　　１）　　辰　　　也実力租イ列（凹路チ
ップλ式馬灸時） 第１図 実施例のテストヘッド部 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 １、被試験半導体集積回路の入力端子への供給用試験信
   号を生成する複数の試験信号生成回路と、前記半導体集
   積回路の出力端子に現れる応答信号の良否判定を行うた
   めの複数の出力判定回路と、前記半導体集積回路の電源
   端子への供給用電源を生成する複数の電源回路と、前記
   試験信号生成回路、出力判定回路、電源回路のそれぞれ
   に制御信号及びデータを伝送する制御回路とを備え、前
   記半導体集積回路の入力端子への接続部に前記試験信号
   生成回路の１つを選択的に接続し、前記半導体集積回路
   の出力端子への接続部に前記出力判定回路の１つを選択
   的に接続し、前記半導体集積回路の電源端子への接続部
   に前記電源回路の１つを選択的に接続し、これら接続部
   に対する試験信号生成回路、出力判定回路、電源回路の
   接続組み合わせに応じて記述された試験用プログラムに
   基づき前記半導体集積回路を作動せしめ、前記半導体集
   積回路に対し所望の試験条件を設定して試験を行う半導
   体集積回路試験装置において、その端子の配列の異なる
   被試験半導体集積回路に対し前記接続部に対する試験信
   号生成回路、出力判定回路、電源回路の接続組み合わせ
   を変更して対処する際、前記制御回路からの制御信号及
   びデータの伝達先を変更後の回路へ切り替えることによ
   って、前記端子配列の異なる被試験半導体集積回路に対
   しその試験用プログラムの変更なしに同一試験条件での
   試験を可能とする伝達先切替手段を備えてなる半導体集
   積回路試験装置。 ２、制御回路からの制御信号及びデータの伝達先の切り
   替えをプログラム記述により行なうようにしたことを特
   徴とする請求項１記載の半導体集積回路試験装置。 ３、複数の試験信号生成回路がＩ＿１、Ｉ＿２・・・Ｉ
   ＿ｍ＿−＿１、Ｉ＿ｍなる順で配置されており、制御回
   路からの制御信号ＣＩ＿１、ＣＩ＿２・・・ＣＩ＿ｍ＿
   −＿１、ＣＩ＿ｍ及びデータＤＩ＿１、ＤＩ＿２・・・
   ＤＩ＿ｍ＿−＿１、ＤＩ＿ｍが前記試験信号生成回路Ｉ
   ＿１、Ｉ＿２・・・Ｉ＿ｍ＿−＿１、Ｉ＿ｍに伝達され
   るものとした場合、その制御信号ＣＩ＿ｍ＿＋＿１＿−
   ＿ｉ及びデータＤＩ＿ｍ＿＋＿１＿ｉの伝達先を試験信
   号生成回路Ｉ＿ｉ（但し、ｉ＝１、２・・・ｍ−１、ｍ
   ）へ切り替えるものとしたことを特徴とする請求項１記
   載の半導体集積回路試験装置。 ４、複数の出力判定回路がＯ＿１、Ｏ＿２・・・Ｏ＿ｎ
   ＿−＿１、Ｏ＿ｎなる順で配置されており、制御回路か
   らの制御信号ＣＯ＿１、ＣＯ＿２・・・ＣＯ＿ｎ＿−＿
   １、ＣＯ＿ｎ及びデータＤＯ＿１、ＤＯ＿２・・・ＤＯ
   ＿ｎ＿−＿１、ＤＯ＿ｎが前記出力判定回路Ｏ＿１、Ｏ
   ＿２・・・Ｏ＿−＿１、Ｏ＿ｎに伝達されるものとした
   場合、その制御信号ＣＯ＿ｎ＿＋＿１＿−＿ｊ、及びデ
   ータＤＯ＿ｎ＿＋＿１＿−＿ｊの伝達先を試験信号生成
   回路Ｏ＿ｊ（但し、ｊ＝１、２・・・ｎ−１、ｎ）へ切
   り替えるものとしたことを特徴とする請求項１記載の半
   導体集積回路試験装置。 ５、複数の電源回路がＶ＿１、Ｖ＿２・・・Ｖ＿ｌ＿−
   ＿１Ｖ＿ｌなる順で配置されており、制御回路からの制
   御信号ＣＶ＿１、ＣＶ＿２・・・ＣＶ＿ｌ＿−＿１、Ｃ
   Ｖ＿ｌ及びデータＤＶ＿１、ＤＶ＿２・・・ＤＶ＿ｌ＿
   −＿１、ＤＶ＿ｌが前記電源回路Ｖ＿１、Ｖ＿２・・・
   Ｖ＿ｌ＿−＿１、Ｖ＿ｌに伝達されるものとした場合、
   その制御信号ＣＶ＿ｌ＿＋＿１＿−＿ｋ及びデータＤＶ
   ＿ｌ＿＋＿１＿−＿ｋの伝達先を電源回路Ｖ＿ｋ（但し
   、ｋ＝１、２・・・ｌ−１、ｌ）へ切り替えるものとし
   たことを特徴とする請求項１記載の半導体集積回路試験
   装置。 ６、端子配列の異なる被試験半導体集積回路の一方がパ
   ッケージ封入前のベア状態であり、他方がベア状態の半
   導体集積回路をパッケージに封入した状態であることを
   特徴とする請求項１記載の半導体集積回路試験装置。 ７、試験信号生成回路、出力判定回路、電源回路との接
   続部を擁する装置面をウェハプローバの上面に覆い被せ
   るようにして密着させることにより、その接続部とウェ
   ハプローバとの電気的接続を図ったうえ、このウェハプ
   ローバを介してパッケージ封入前のベア状態の被試験半
   導体集積回路に対しその試験を可能とする構造を備えた
   請求項１記載の半導体集積回路試験装置。