JPH028397B2

JPH028397B2 -

Info

Publication number: JPH028397B2
Application number: JP57157456A
Authority: JP
Inventors: Hideo Fujita
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1982-09-10
Filing date: 1982-09-10
Publication date: 1990-02-23
Also published as: JPS5948893A

Description

【発明の詳細な説明】本発明は半導体記憶装置に関するものである。

ダイナミツクメモリにおいては、記憶セルに蓄
えられた情報は一定時間内に少なくとも１回はリ
フレツシユされなければならない。このリフレツ
シユの方法として外部からリフレツシユ・アドレ
スとアドレス・ストローブ信号とを与えて行なう
もの（以下RASオンリー・リフレツシユ）と、
デバイス内部にリフレツシユ・アドレス・カウン
タと内部リフレツシユクロツク発生回路とを備
え、外部からの信号としてリフレツシユ・クロツ
ク（以下）のみを一定時間内に必要回数だ
け与えるものとがあり、後者の方法をとるランダ
ム・アクセス・メモリは擬似スタテツクRAM
（Pseudo Static RAM.以下PS・RAM）と呼ば
れている。

メモリ・デバイスを複数個用いるメモリ・シス
テムにおける問題の１つに各デバイスに加えられ
るクロツク及びアドレスのスキユー時間がある。
RAS・オンリー・リフレツシユの場合、リフレ
ツシユ動作時にも、アドレス・ストローブ・信
号、複数のアドレス信号等のタイミングの厳しい
パルスを加える必要があり、それらのスキユー時
間、及びシステムのリフレツシユ制御が複雑にな
るという欠点がある。PS・RAMを用いた場合、
リフレツシユ時に加えるクロツクは１個で
あるために、リフレツシユ制御が簡単であり、周
辺回路も簡略化されるという利点がある。第１図
にアドレス・ストローブ信号_Mに対して
を加える位置を示す。図示したものは総て、アク
セス動作（読み出し、書き込み）の後にリフレツ
シユ動作が行なわれるものに限定し、クロツクの
「低」論理に対してデバイスは動作状態になるも
のとする。第１図ａはデバイスのプリチヤージを
φ_Mの「高」論理で行ないリフレツシユ動作中_M
は「高」論理に保つ場合である。t_M時間内にアク
セス動作を行ない、時刻t₁に_Mを「高」論理にし
て、リフレツシユのためのプリチヤージを行な
う。プリチヤージ必要最小時間tp以後、任意の時
刻にを「低」論理にするとリフレツシユが
始まる。このとき_Mは「高」論理に保持されて
いる。また、の「低」論理が一定時間t_RH
以上保持されれば、その後任意の時刻に「高」論
理にしてもよい。第１図ａの場合、デバイスのリ
フレツシユ制御回路は簡単であるが_Mの「高」
論理に対する時刻t₁以降の自由度、及びの
「低」論理に対する時刻t₂以前の自由度がない。

上記の欠点を解消したものを第１図ｂに示す。
φ_Mの「高」論理に対する時刻t₃以降に自由度をも
たせるために、デバイスにはアクセス動作終了
後、及びリフレツシユ動作終了後に_Mのレベル
に関わらず、プリチヤージを行なう自動プリチヤ
ージ機能が必要である。またの「低」論理
に対して自由度をもつためにの「低」論理
禁止機能も必要になる。_Mが時刻t₃に「低」論理
になり、時刻t₅にデバイス内部でクロツクφ₁が発
生される。これにより、デバイスはの
「低」論理禁止状態になり、は時刻t₅以降
任意の時刻t₉に「低」論理にすることが可能であ
る。時刻t₆にアクセス終了確認クロツクφ₂が発生
され、_Mのレベルに関わらずプリチヤージが始
まる。時刻t₇にこのプリチヤージ終了確認クロツ
クφ₃が発生され、上記の「低」論理禁止状
態が解除される。時刻t₇の時点でが「低」
論理であれば直ちにリフレツシユが始まる。また
「高」論理であれば、「低」論理になる時刻t₁₀で
リフレツシユが始まる。時間t_RHの「低」論理保
持の後、は任意の時刻t₁₁に「高」論理に
することが出来る。リフレツシユが始まつて後、
時刻t₈にリフレツシユ終了確認クロツクφ₄が発生
され、再びプリチヤージが始まる。このようにす
ると、第１図ａの場合に比べ、_M，に対
する自由度が増加する。しかし、この「低」論理
禁止方式では、t₉がt₇以前の場合、の「低」
論理はt₉から（t₇＋t_RH）の時間保持されていなけ
ればならず、また時刻t₅のクロツクφ₁の発生か
ら、時刻t₈のリフレツシユ終了確認クロツクの発
生、までが内部発生のクロツクにより行なわれる
ため、のラツチ信号もによらない発
生となる。従つて時刻t₃と時刻t₁₁との間隔の最小
値の定格値を定めなければならない。これに対
し、t₉がt₇以降であれば「低」論理の保持時間は
t_RHである。このように定格が複雑になるという
欠点がある。

本発明の目的は上記の様な欠点を解消し、定格
上の時間的制限はt_RSとt_RHだけにしての自
由度の増加をはかり、システム・スキユー時間を
除くことが可能なPS・RAMを提供することであ
る。

本発明はこのために第１の転送ゲート回路と第
１のクロツク発生回路と第２の転送ゲート回路と
第２のクロツク発生回路と、第３のクロツク発生
回路より成るリフレツシユ・コントロール・手段
を外部リフレツシユ・入力端と内部リフレツシ
ユ・クロツク発生手段との間に設ける。

本発明では第１図ｃに示すように_Mと
との定格上の時間的制限はt_RSとt_RHだけにしたも
のである。

本発明を実現させるための機能ブロツクを第２
図に示す。リフレツシユコントロールブロツク１
を外部からのリフレツシユ・クロツクの入
力端と内部リフレツシユ・クロツク発生回路１８
との間に設けることにより、に対して大き
な自由度をもつたPS・RAMの実現が可能にな
る。第２図を用いて本発明の説明を行なう。ここ
では、第１の転送ゲート回路１０、第１のクロツ
ク発生回路１２、第２の転送ゲート回路１４、第
２のクロツク発生回路１６、クロツク発生回路１
６の非活性化を受けて活性になる内部リフレツシ
ユクロツク発生回路１８、第３のクロツク転送ゲ
ート回路１０の出力１１の「高」論理、或るいは
クロツク発生回路１２の活性化を受けて非活性に
なる第３のクロツク発生回路２０が設けられる。
第２の動作終了確認クロツク２２、第３の動作終
了確認クロツク２３が入力される。簡単のため
「低」論理をロー・レベル“Ｌ”で、「高」論理を
ハイ・レベル“Ｈ”で示す。

_Mが“Ｈ”、が“Ｈ”のスタンバイ状態
のとき、第１，第２の転送ゲート回路１０，１４
のゲートは開いており、第１のクロツク発生回路
１２は非活性状態で第２のクロツク発生回路１６
は活性状態であり、内部リフレツシユクロツク発
生回路は非活性状態にある。

_Mが“Ｌ”になると、メイン系・クロツク発
生回路が活性化され、アクセス動作が始まり、こ
れによる第２の動作終了確認信号のレベル変化を
受けて第２の転送ゲート回路のゲートが閉じる。
第１の転送ゲート回路１０のゲートは依然として
開いている。この状態でが“Ｌ”になる
と、このレベルは出力１１に伝わり、第１のクロ
ツク発生回路１２に伝えられ、第１のクロツクが
発生され、出力１３に現われる。この出力を受け
て第１の転送ゲート回路１０のゲートが閉じ、こ
れ以後のレベルが変化しても回路１２には
影響しない。また第２の転送ゲート回路１４のゲ
ートは閉じているので、第１のクロツクは第１の
クロツク発生回路には伝わらず、第２のクロツク
発生回路は活性状態を維持している。

アクセス動作が終了し、第１の動作終了確認ク
ロツクが発生されると、プリチヤージが始まる。
プリチヤージが終了すると、第２の動作終了確認
クロツクが発生され、これを受けて第２の転送ゲ
ート回路１４のゲートが開き、出力１３のレベル
が出力１５に伝えられ、これを受けた第２のクロ
ツク発生回路は非活性状態になり、第２のクロツ
ク発生回路の出力１７のレベルが変化する。それ
を受けて、内部リフレツシユクロツク発生回路１
８が活性状態になり、リフレツシユクロツクが発
生され、このクロツクはメイン系クロツク発生回
路、及びリフレツシユ・アドレス・カウンタに伝
えられ、これらを活性化し、リフレツシユ動作が
行なわれる。アクセス動作と同様にリフレツシユ
におけるメイン系クロツク発生手段の活性化によ
り、第２の動作終了確認クロツクのレベルが変化
し、第２の転送ゲート回路１４のゲートが閉じて
も、このことは回路１６には影響を及ぼさない。
リフレツシユが終了すると第３の動作終了確認ク
ロツク２３が発生され、これを受けて、第３のク
ロツク発生回路２０が活性化され、第３のクロツ
クが発生される。第３のクロツクを受けて回路１
２、回路１８は非活性状態になり、同時に回路１
６は活性状態になり、第３のクロツクが発生され
る。

回路１８の非活性化をメイン系クロツク発生手
段が受けて、再びプリチヤージ状態になると同時
に回路１２の出力１３のレベル変化を受けて第１
の転送ゲート回路１０のゲートが開く。このとき
RFSHが“Ｈ”であれば、節点１１が“Ｈ”にな
り回路２０を非活性状態にする。が依然と
して“Ｌ”であるならば回路２０は非活性化され
ず、第３のクロツクが発生された状態にあり、こ
の状態はが“Ｈ”になるまで続く。プリチ
ヤージが終了すると、再び第２の動作終了確認ク
ロツクが発生され、これを受けて第２の転送ゲー
ト回路のゲートが開き、回路１２が非活性状態で
あることを回路１６に伝えるが、回路１６は既に
出力１３により活性状態になつており、回路１６
の状態の変化はない。以上に説明したのは第２の
動作終了確認クロツク発生以前にが“Ｌ”
になつた場合であるが、このクロツクの発生以後
第２の転送ゲート回路のゲートが開いている状態
のときにが“Ｌ”になつた場合、回路１２
の活性化が直ちに回路１６に伝えられ、回路１６
が非活性状態、回路１８が活性状態になり、リフ
レツシユが行なわれる。

以上述べたように、第２図の点線内に示した各
ゲート回路、及びクロツク発生回路を用いると、
メイン系クロツク発生手段の活性化によるアクセ
ス動作中における第２の転送ゲート回路のゲート
が閉じるまでの時間（第１図ｃのt_RS）以降任意
の時刻にを“Ｌ”にすることが出来、
RFSHの“Ｌ”の保持時間（第１図ｃのt_RH）は、
RFSHが“Ｌ”になつてから第１の転送ゲート回
路のゲートが閉じるまでの時間で、これは
にのみ因るもので、他の制約は受けない。従つて
自動プリチヤージ機能によるメインクロツクの自
由度の増加に加えて、の自由度も大幅に増
加するという利点がある。

第２図に示した、第１、第２の転送ゲート回路
及び第１，第２，第３のクロツク発生回路をＮ―
チヤンネルMOSトランジスタを用いて実現する
具体的な１例を第３図に示し、各節点の動作波形
を第４図に示す。

第３図において一点鎖線で囲まれた回路の番号
と各節点の番号は、第２図における番号と一致し
ている。第３図、第４図を用いて動作の説明を行
なう。

第３図では_Mを（チツプ・イネーブル）、
第２の動作終了確認クロツクをPRED（プリチヤ
ージ・エンド）、第３の動作終了確認クロツクを
RFED（リフレツシユ・エンド）で示す。第４図
中にACEDとあるのは第１の動作終了確認クロツ
ク（アクセス・エンド）である。またアクセス動
作中のメイン系クロツクをCEで、プリチヤージ
動作中のメイン系クロツクをPRで、代表させる。
またCEと同様にリフレツシユ系クロツクをRFで
代表させる。

時刻t₀以前ではデバイスはプリチヤージ状態に
あり、，は“Ｈ”、CE，ACEDは
“Ｌ”、PR，PREDは“Ｈ”である。第１のゲー
ト回路の節点３１は“Ｈ”であり、ゲート・トラ
ンジスタ３２は導通しており、従つて節点１１は
“Ｈ”で、第１のクロツク発生回路１２は非活性
状態にあり、節点１３は“Ｌ”である。第２の動
作終了確認クロツクであるPREDが“Ｈ”である
ので、第２の転送ゲート回路であるトランジスタ
３３は導通しており、従つて節点１５は“Ｌ”で
あるから第２のクロツク発生回路１６は活性状態
で節点１７は“Ｈ”である。この節点１７の
“Ｈ”により内部リフレツシユ・クロツク発生回
路１８のトランジスタ３４が導通して、RFは
“Ｌ”の非活性状態である。また、このとき、第
３のクロツク発生回路２０はトランジスタ３５が
導通しているので非活性状態にあり、節点２１は
“Ｌ”である。時刻t₀でが“Ｌ”になり、それ
を受けてメイン系クロツク発生回路が活性化され
CEが“Ｈ”になり外部からのアクセス・アドレ
ス（図３には示していない）がラツチされる。同
時に、時刻t₀よりある遅延時間をもつてプリチヤ
ージ系のクロツクであるPRとPREDが“Ｌ”に
なる。PREDが“Ｌ”になると第２の転送ゲート
回路１４のトランジスタ３３が遮断状態になる。
このような状態でを“Ｌ”にすると、節点
１１が“Ｌ”になり第１のクロツク発生回路１２
のトランジスタ３６が遮断状態となり回路１２が
活性化され、節点１３は“Ｈ”になる。節点１３
の“Ｈ”を受けて、第１の転送ゲート回路の節点
３１は“Ｌ”になり、トランジスタ３２は遮断状
態になる。が“Ｌ”になつた時刻t₂からト
ランジスタ３２が遮断状態になる時刻t₃までの時
間がの“Ｌ”保持時間t_RH（リフレツシユ・
ホールド）であり、これ以後はを“Ｈ”に
しても差支えない。また節点１３が“Ｈ”になつ
てもトランジスタ３３が遮断状態なので、節点１
５は依然として“Ｌ”状態を保持している。
が“Ｌ”になり、PREDが“Ｌ”になつて、トラ
ンジスタ３３が遮断状態になるまでがの
CEからの遅延時間t_RSである。この間にも読み出
しクロツク、或るいは書き込みクロツク
（共に図には示されていない）が加えられ、アク
セス動作が行なわれている。このアクセス動作が
終了すると第１の動作終了確認クロツクACEDが
時刻t₄に発生され、これを受けてCEが“Ｌ”に
なり、PRが“Ｈ”になつてプリチヤージが始ま
る。プリチヤージが終了すると、第２の動作終了
確認クロツクPREDが時刻t₅に発生される。この
PREDの“Ｈ”を受けてトランジスタ３３が導通
状態になり節点１３の“Ｈ”が節点１５に伝わ
り、第２のクロツク発生回路１６のトランジスタ
４１を導通状態にするので回路１６は非活性状態
になり節点１７は“Ｌ”になる。節点１７の
“Ｌ”を受けてトランジスタ３４が遮断状態にな
り、内部リフレツシユ・クロツク発生回路が活性
化され、リフレツシユ・クロツクが発生されメイ
ン系クロツク発生手段及びリフレツシユ・アドレ
スカウンタに伝えられ、これを受けてCEが
“Ｈ”、PR及びPREDが“Ｌ”になり、リフレツ
シユ・アドレス・カウンタによるアドレスのリフ
レツシユが行なわれる。このときPREDが“Ｌ”
になり、トランジスタ３３が遮断状態になるが、
節点１５には“Ｈ”が保持される。リフレツシユ
が終了すると、第３の動作終了確認クロツク
RFEDが時刻t₇に発生される。これを受けて、第
３のクロツク発生回路２０のトランジスタ３８が
導通し、節点３９が“Ｈ”になりトランジスタ４
０が導通し、節点２１が“Ｈ”になる。この節点
２１の“Ｈ”を、第１のクロツク発生回路１２は
トランジスタ４１が受け節点１３は“Ｌ”にな
り、第２のクロツク発生回路１６はトランジスタ
４２に受け節点１７は“Ｈ”になり、内部リフレ
ツシユ・クロツク発生回路はトランジスタ４３に
受けてRFは“Ｌ”になる。節点１３の“Ｌ”を
受けて節点３１は“Ｈ”になりトランジスタ３２
は時刻t₈に導通する。また内部リフレツシユ・ク
ロツク発生回路の非活性化を受けたメイン系クロ
ツク発生手段ではCEが“Ｌ”になりPRが“Ｈ”
になつてプリチヤージが始まり、時刻t₉に再び第
２の動作終了クロツクが発生される。トランジス
タ３３は導通するが節点１３、及び節点１５は
“Ｌ”状態になつている。トランジスタ３２が導
通する時刻t₈以前にが既に“Ｈ”になつて
いれば、それにより節点２１は“Ｌ”になり、ト
ランジスタ４１が遮断状態になるが、トランジス
タ３６が導通状態になるので節点１３は依然とし
て“Ｌ”を保つ。時刻t₈以降もが“Ｌ”で
あればが“Ｈ”になる時刻t₁₀までは節点
２１が“Ｈ”を保持し、これにより節点１３，１
５、及びRFが“Ｌ”に保持されている。以上は
PREDが発生され、トランジスタ３３が導通状態
になる時刻t₅以前にが“Ｌ”になつた場合
であるが、プリチヤージ終了後の時刻t₅以後に
RFSHが“Ｌ”になつた場合、直ちに内部リフレ
ツシユクロツク発生回路が活性化されリフレツシ
ユが始まる。以後の動作は同じである。

以上述べた様にを“Ｌ”にする時刻は
t_RSを満足すれば、アクセス動作中、プリチヤー
ジ動作中、プリチヤージ終了後の何れでも良く、
またの“Ｌ”の保持はt_RHだけを満足すれ
ば良く、に対する自由度は大幅に増加する
ことになる。

【図面の簡単な説明】

第１図ａ，ｂは従来のアドレス・ストローブ信
号_Mと外部リフレツシユ信号との位置関
係及び各信号の自由度を斜線で示したものであ
る。第１図ｃは本発明を用いた場合の_Mと
RFSHとの位置関係及び自由度を示したものであ
る。第２図は本発明のリフレツシユ・コントロー
ル手段の内部構成を示したものである。第３図は
本発明のリフレツシユ・コントロール・クロツク
発生手段をＮ―チヤンネルMOSトランジスタで
実現した１例を示したものである。第４図は第３
図に示した回路の入力波形と各節点の動作波形を
示す。１０……第１の転送ゲート回路、１２……第１
のクロツク発生回路、１４……第２の転送ゲート
回路、１６……第２のクロツク発生回路、１８…
…内部リフレツシユ・クロツク発生手段、２０…
…第３のクロツク発生回路、２２……第２の動作
終了確認クロツク、２３……第３の動作終了確認
クロツク。

Claims

【特許請求の範囲】

１アクセス動作の終了を示す第１の動作終了確
認クロツクの発生手段と、プリチヤージ終了を示
す第２の動作終了確認クロツクの発生手段と外部
リフレツシユ信号によるリフレツシユ動作終了を
示す第３の動作終了確認クロツクの発生手段とリ
フレツシユ・コントロール手段と、内部リフレツ
シユクロツク発生手段とリフレツシユアドレスカ
ウンタとを含み、上記リフレツシユ・コントロー
ル手段が外部リフレツシユ信号をゲートし、ラツ
チする第１の転送ゲート回路と、外部リフレツシ
ユ信号の活性化に同期して立ち上る第１のクロツ
ク発生回路と、内部リフレツシユを開始できる時
刻に開く第２の転送ゲート回路と、内部リフレツ
シユの立ち上りをコントロールする第２のクロツ
ク発生回路と内部リフレツシユが終了すると第１
および第２のクロツク発生回路をリセツトする第
３のクロツク発生回路とから成ることを特徴とす
る記憶装置。