JPH0281091A - Tonal display controller - Google Patents

Tonal display controller

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JPH0281091A
JPH0281091A JP63232485A JP23248588A JPH0281091A JP H0281091 A JPH0281091 A JP H0281091A JP 63232485 A JP63232485 A JP 63232485A JP 23248588 A JP23248588 A JP 23248588A JP H0281091 A JPH0281091 A JP H0281091A
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JP
Japan
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display
gradation
data
dot
threshold
Prior art date
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Pending
Application number
JP63232485A
Other languages
Japanese (ja)
Inventor
Hiroyuki Mano
宏之 真野
Susumu Onodera
進 小野寺
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Hitachi Image Information Systems Inc
Hitachi Ltd
Original Assignee
Hitachi Ltd
Hitachi Video Engineering Co Ltd
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Publication date
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Publication of JPH0281091A publication Critical patent/JPH0281091A/en
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Abstract

PURPOSE:To make tonel displays with less display flickering by controlling the ON/OFF of a display device at every transversal dot direction and longitudinal line direction. CONSTITUTION:At a binarized data generating section 7, the threshold level 52 of 4-bit data corresponding to the same dot is compared with tone data 50 at every dot of a display device and 1-bit binarized data 51 are generated. At a threshold level generating section 9, row vectors of a dither matrix are periodically selected in the order from r1 to r4 at every four periods of frame signals 21 and every period of line signals 22 and column vectors of the dither matrix are periodically selected in order at every periods of the signals 21 and dot cross signals 20. Therefore, the generating section 9 generates the element (threshold values 52) of the dither matrix corresponding to each dot of the display device. As a result, the ON/OFF for display of each dot of the display device is controlled at every transversal dot direction and longitudinal line direction at every frame period.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ポータプルコンピュータ等に使用される液晶
ティスプレィLCDや、プラズマデイスプレィFDP等
の表示制御装置に係り、特に中間調表示を実現するのに
好適な階調表示制御回路に関する。
[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a display control device such as a liquid crystal display LCD or a plasma display FDP used in a portable computer, etc., and particularly relates to a display control device for realizing a halftone display. The present invention relates to a gradation display control circuit suitable for.

〔従来の技術〕[Conventional technology]

従来、安価なモノクロの液晶デイスプレィL CD等の
表示装置に階調表示を行う表示制御装置として、特開昭
61−205982号に記載された方式がある。
2. Description of the Related Art Conventionally, as a display control device for displaying gradation on a display device such as an inexpensive monochrome liquid crystal display (LCD), there is a method described in Japanese Patent Laid-Open No. 61-205982.

第3図はこの種の階調表示制御装置のシステムの概略図
である。同図において、101はCPU(中央処理演算
装置)、102はCPUl0Iにおいて用いられるプロ
グラムが記憶されたROMおよびデータ記憶用のRAM
からなるメモリ、103は液晶デイスプレィLCD又は
プラズマデイスプレィFDP等の表示装置、100は表
示装置に画像や文字を中間調で表示可能とする表示制御
装置である。以下、表示制御装置100の構成を述べる
。104は、CPUl0Iにより表示装置103に表示
するための表示情報が格納される表示用メモリ(RAM
)で、この例では、表示装置103の各ドツトの各々に
対応し4ビツトのカラーデータ52 (i、R,G、B
)が書き込まれる。105は表示用メモリ104に対し
カラーデータ52の読み出し、書き込みを行う表示制御
部、106は後述するカラーデータに対応した階調デー
タ50から表示装置103の各ドツトの表示ON、OF
Fを制御する2値化データ51を発生する階調表示制御
回路、107は階調表示制御回路106が出力する2値
化データ51から表示装置103の表示仕様に合わせた
表示信号を出力するための表示信号出力部である。10
8は表示制御部1o52階調表示制御回路106、そし
て表示信号出力部107、それぞれの動作を行うために
必要なタイミング信号を供給するタイミング信号発生部
である。
FIG. 3 is a schematic diagram of a system of this type of gradation display control device. In the figure, 101 is a CPU (central processing unit), and 102 is a ROM in which programs used in the CPU10I are stored and a RAM for data storage.
103 is a display device such as a liquid crystal display LCD or a plasma display FDP, and 100 is a display control device that can display images and characters in halftone on the display device. The configuration of the display control device 100 will be described below. A display memory (RAM) 104 stores display information to be displayed on the display device 103 by the CPU I0I.
), and in this example, 4-bit color data 52 (i, R, G, B
) is written. 105 is a display control unit that reads and writes color data 52 to the display memory 104; 106 is a unit that turns on and off the display of each dot on the display device 103 from gradation data 50 corresponding to the color data, which will be described later.
A gradation display control circuit 107 generates binary data 51 for controlling F, and a gradation display control circuit 107 outputs a display signal in accordance with the display specifications of the display device 103 from the binary data 51 output by the gradation display control circuit 106. This is the display signal output section of. 10
Reference numeral 8 denotes a timing signal generating section that supplies timing signals necessary for performing the operations of the display control section 1o52, the gradation display control circuit 106, and the display signal output section 107.

以下、階調表示制御回路10.6の機能を中心に階調実
現方法について述へる。
The method for realizing gradation will be described below, focusing on the function of the gradation display control circuit 10.6.

第4図はカラーデータ52と階調データ50との対応関
係の一例を示す図である。この場合、表示装置103上
で8階調を実現するため、4ビツトのカラーデータ(i
、R,G、B)に対し、3ビツトの階調データ(K2.
Kl、KO)が対応する。この例では、Rとに2.Gと
Kl、BとKOが等しい値をとる。8階調表示を行うた
め、階調データの値である階調レベル(O〜7)に従い
表示装置の各ドラ1−毎に、輝度の明るさを8段階に分
ける。輝度の明るさは、フレーム周期(表示装置の1画
面データを表示するのに要する時間)8回分を階調表示
単位とし、その階調表示単位内で、何回表示ONを行わ
せるかに基づく。第5図は1つの階調表示単位における
階調レベルと表示データのタイミングとの関係を示すタ
イミング図である。例えば、階調レベル「7」の場合は
第0〜第7フレーム周期の各々において表示ON(表示
データ′ 1′)を行う。また1階調レベル「3」の場
合は第1.3,5.7フレーム周期において表示ON、
第0.2,4.6フレーム周期において表示OFF (
表示データ′0′)を行う。第6図は第5図のタイミン
グ図に基づき、表示ON、OFFが行われる様子を示し
た階調表示の模式図である。表示装置の各ドツトに対応
する階調レベルがすべてr3J  (K2=O,に1=
1.KO=1)の場合であるが、各フレーム毎にすべて
のドツトが表示ON、又は表示OFFされる。LCDや
PDPの表示装置は表示○N、OFFの応答速度が遅い
ため、この様な表示の○N、OFF制御により人間の目
には半分の輝度に見え、この結果1階調表示が可能とな
る。
FIG. 4 is a diagram showing an example of the correspondence between color data 52 and gradation data 50. In this case, in order to realize 8 gradations on the display device 103, 4-bit color data (i.e.
, R, G, B), 3-bit gradation data (K2.
Kl, KO) corresponds. In this example, R and 2. G and Kl, and B and KO take equal values. In order to perform 8-gradation display, the brightness is divided into 8 levels for each driver 1- of the display device according to the gradation level (0 to 7), which is the value of the gradation data. The brightness is based on the number of times the display is turned on within the gradation display unit, which is 8 frame cycles (the time required to display data on one screen of the display device). . FIG. 5 is a timing diagram showing the relationship between the gradation level and the timing of display data in one gradation display unit. For example, in the case of gradation level "7", display is turned on (display data '1') in each of the 0th to 7th frame periods. In addition, in the case of 1st gradation level "3", the display is ON in the 1.3rd and 5.7th frame period,
Display OFF in 0.2nd and 4.6th frame cycles (
display data '0'). FIG. 6 is a schematic diagram of gradation display showing how the display is turned on and off based on the timing diagram of FIG. 5. The gradation levels corresponding to each dot on the display device are all r3J (K2=O, 1=
1. In the case of KO=1), all dots are displayed on or off for each frame. Since LCD and PDP display devices have a slow response speed for turning on/off the display, this control of turning the display on/off appears to be half the brightness to the human eye, making it possible to display one gradation. Become.

一方、上述した方式とは全く別に、階調のある画像をモ
ノクロの表示装置に濃淡画像で表示させる方式として、
組織的デイザ法が提案されている。
On the other hand, completely different from the above-mentioned method, there is a method for displaying an image with gradations as a grayscale image on a monochrome display device.
A systematic dithering method has been proposed.

(例えば、テレビジョン学会誌、 Vofl、4 ]−
(For example, Journal of the Television Society, Vofl, 4)
.

]NO6,PP562−568(1987))第7図は
組織デイザ法を説明するための模式図である。組織的デ
イザ法では、適当なサイズのマトリクス(デイザマトリ
クス、同図では4X4のサイズ)を階調のある画像に対
する処理単位とし、デイザマトリクスの要素を画像の各
ドツトのしきい値とする(同図では、4×4のサイズな
ので、しきい値はOから15)。このデイザマトリクス
で階調のある画像全体を次々に覆い、各ドツト毎に画像
の階調レベル(O〜15)とマトリクスのしきい値とを
比較し、階調レベルが大きい場合は、表示をONとし1
等しいか小さい場合は、表示をOFFとする。この結果
、階調のある画像がモノクロの表示画面上に16段階の
濃淡レベルで表示される。
] No. 6, PP562-568 (1987)) FIG. 7 is a schematic diagram for explaining the tissue dither method. In the systematic dither method, a matrix of an appropriate size (a dither matrix, 4×4 size in the figure) is used as a processing unit for an image with gradation, and an element of the dither matrix is used as a threshold value for each dot in the image. (In the figure, since the size is 4×4, the threshold value is O to 15). The entire image with gradation is covered one after another with this dither matrix, and the gradation level (0 to 15) of the image is compared with the threshold value of the matrix for each dot, and if the gradation level is large, it is displayed. Turn on 1
If they are equal or smaller, the display is turned off. As a result, a gradated image is displayed on a monochrome display screen in 16 gray levels.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上記2つの従来技術のそれぞれの問題点を以下に述へる
The problems of each of the above two conventional techniques will be described below.

(1)フレーム周期毎の表示ON、OFF制御方式本制
御方式本人式装置の画面上に同一の階調レベルで比較的
大きな領域(表示ドツトの集まり)を表示する場合、フ
レーム周期毎にその領域がすべて同じタイミングで表示
ON、OFFされるため、表示のちらつきが著しいとい
う問題があった。
(1) Display ON/OFF control method for each frame period This control method When displaying a relatively large area (a collection of display dots) at the same gradation level on the screen of a personal device, the area is displayed for each frame period. Since the display is turned on and off at the same timing, there is a problem in that the display flickers significantly.

(2)組織的ティザ法の利用 CPU等により、階調のある画像データに対し組織的デ
イザ法の処理を行うため、CPU等の負担が必要の上に
、デイザ処理の分だけ時間がかかるという問題があった
(2) Use of organized teaser method Since the CPU performs systematic dither processing on image data with gradation, it is not only a burden on the CPU, but also takes time for the dither processing. There was a problem.

本発明の目的は、以下2点の特徴をもつ階調表示を可能
とすることにある。
An object of the present invention is to enable gradation display having the following two features.

(α)表示のちらつきが少ない。(α) There is little display flickering.

(b)cpuの負担が不必要な上に、処理時間が高速。(b) CPU load is unnecessary and processing time is fast.

〔課題を解決するための手段〕[Means to solve the problem]

上記目的は、以下の構成要素により達成される。 The above object is achieved by the following components.

少なくとも、表示装置に階調表示を行うため前記表示装
置の各ドツトに対応した階調データを発生する階調デー
タ発生部と、前記階調データ発生部の出力する階調デー
タから前記表示装置の各ドツトの表示ON、OFFを制
御する2値化データを発生する階調表示制御回路と、前
記階調表示制御回路の出力する2値化データを前記表示
装置に出力するための表示信号出力部と、前記階調デー
タ発生部、前記階調表示制御回路、そして前記表示信号
出力部それぞれの動作タイミング信号を供給するタイミ
ング信号発生部から構成される表示制御装置において、 前記階調表示制御回路は、前記表示装置の各ドツトに対
応したしきい値を発生するしきい値発生部と、前記表示
装置の各ドツトの各々に対し前記階調データ発生部の出
力する階調データと前記しきい値発生部の出力するしき
い値とを比較し2値化データを発生する2値化データ発
生部とを設けた。
At least a gradation data generation section that generates gradation data corresponding to each dot of the display device in order to display gradation on the display device, and a gradation data generation section that generates gradation data corresponding to each dot of the display device; a gradation display control circuit that generates binary data that controls display ON/OFF of each dot; and a display signal output unit that outputs the binary data output from the gradation display control circuit to the display device. and a display control device comprising: the gradation data generation section, the gradation display control circuit, and a timing signal generation section that supplies operation timing signals for each of the display signal output sections, wherein the gradation display control circuit comprises: , a threshold generation section that generates a threshold value corresponding to each dot of the display device; and gradation data outputted by the gradation data generation section and the threshold value for each dot of the display device. A binarized data generator is provided which compares the output of the generator with a threshold value and generates binarized data.

前記しきい値発生手段は、n個のしきい値を格納するし
きい値格納手段と、n個の前記しきい値格納手段の1つ
をフレーム周期(1画面データを表示するのに要する時
間)毎と1〜ノットロック周期(1ドツトのデータを表
示するのに要する時間)毎に順番に、かつ周期的に選択
するしきい値選択手段とから、前記しきい値選択手段に
より選択された前記しきい値格納手段のしきい値を発生
するn個の行ベクトルしきい値発生手段と、n個の上記
行ベクトルしきい値発生手段の1つを4フレーム周期毎
とライン周期(]、ラインのデータを表示するのに要す
る時間)毎に順番に、かつ周期的に選択する行ベクトル
選択手段とから、前記行ベクトル選択手段により選択さ
れた前記行ベクトルしきい値発生手段の出力するしきい
値を発生する。
The threshold generation means includes threshold storage means for storing n threshold values, and one of the n threshold storage means according to a frame period (the time required to display one screen data). ) and every 1 to knotlock period (the time required to display one dot of data) in order and periodically. n row vector threshold generation means for generating the threshold value of the threshold storage means, and one of the n row vector threshold generation means for every 4 frame period and line period (], and a row vector selection means that sequentially and periodically selects a row vector for every (time required to display the line data), and outputs the row vector threshold value generation means selected by the row vector selection means Generate a threshold.

又、前記しきい値選択手段はドツトクロック周期毎にn
個の前記しきい値格納手段の1つを順番に、かつ周期的
に選択し、かつ 前記行ベクトル選択手段はライン周期毎にn個の前記行
ベクトルしきい値発生手段の1つを順番に、かつ周期的
に選択する。
Further, the threshold selection means selects n every dot clock period.
one of the n threshold storage means sequentially and periodically; and the row vector selection means sequentially selects one of the n row vector threshold generation means every line period. , and select periodically.

〔作用〕[Effect]

階調表示制御回路の2値化データ発生部では、表示装置
の各ドツト毎に同じドツトに対応したしきい値(しきい
値発生部の出力)と階調データ(階調データ発生部の出
力)とを比較し、2値化データを出力する。しきい値発
生部では、フレーム周期毎とライン周期毎にデイザマト
リクスのn個の行ベクトルの1つを順番に、かつ周期的
に選択し、フレーム周期毎とドツトクロック周期毎にデ
イザマトリクスのn個の列ベクトルの1つを順番に、か
つ周期的に選択するため、表示装置の各ドツトに対応し
たデイザマトリクスの要求(しきい値)を発生する。従
って1水力式ではフレーム周期毎にデイザマトリクスの
要素を移動させた組織的デイザ法により、表示装置の各
ドツトに対し表示の○N、OFF制御を行い、階調表示
を実現する。
The binary data generation section of the gradation display control circuit generates a threshold value (output of the threshold value generation section) and gradation data (output of the gradation data generation section) corresponding to the same dot for each dot on the display device. ) and output the binarized data. The threshold generation section sequentially and periodically selects one of the n row vectors of the dither matrix for each frame period and each line period, and selects one of the n row vectors of the dither matrix for each frame period and each dot clock period. In order to sequentially and periodically select one of the n column vectors of , a dither matrix request (threshold) is generated corresponding to each dot of the display device. Therefore, in the 1-hydraulic type, by using a systematic dither method in which the elements of the dither matrix are moved every frame period, the display is controlled to be turned on or off for each dot on the display device, thereby realizing gradation display.

また、しきい値発生部で、ライン周期毎にn個の行ベク
トルの1つを順番に、かつ周期的に選択し、ドツトクロ
ック周期毎にn個の列ベクトルの1つを順番に、かつ周
期的に選択するとデイザマトリクスの要素はフレーム周
期に関係なく常に一定なので、通常の組織的デイザ処理
を行うことが可能となる。これは行ベクトル選択手段と
しきい値選択手段がフレーム周期で制御されない場合で
ある。
In addition, the threshold generation section sequentially and periodically selects one of the n row vectors every line period, and selects one of the n column vectors sequentially and periodically every dot clock period. If selected periodically, the elements of the dither matrix are always constant regardless of the frame period, making it possible to perform normal systematic dither processing. This is the case when the row vector selection means and the threshold selection means are not controlled on a frame period.

〔実施例〕〔Example〕

以下、本発明の一実施例を第1図により説明する。ここ
で、第1図の階調表示制御回路8は、第3図の階調表示
制御装置のシステム図中の階調表示制御回路106と機
能が同しで、階調データ50から表示装置103の各ド
ツトの表示ON。
An embodiment of the present invention will be described below with reference to FIG. Here, the gradation display control circuit 8 in FIG. 1 has the same function as the gradation display control circuit 106 in the system diagram of the gradation display control device in FIG. Display of each dot is ON.

OFFを制御する2値化データ51を発生する。Binarized data 51 for controlling OFF is generated.

第1図において、9は表示装置103の各ドツトに対応
したしきい値52を発生するしきい値発生部、7は第3
図においては階調データ発生部の機能も含む表示制御部
105から表示装置103の各ドツトに対応して出力さ
れる階調データ5oと上述したしきい値52とを比較し
、階調データの方が大きい場合、表示をONとする表示
データ「1」1階調データの方が小さいか又は等しい場
合、表示をOFFとする表示データ「○」とする2値化
データを発生するコンパレータ回路から成る2値化デー
タ発生部である。次に、しきい値発生部9の内部機構及
び動作を述べる。本実施例は16階調(n=4)である
In FIG. 1, reference numeral 9 indicates a threshold value generation section that generates a threshold value 52 corresponding to each dot of the display device 103, and 7 indicates a third threshold value generation section.
In the figure, the gradation data 5o output from the display control unit 105, which also includes the function of a gradation data generation unit, corresponding to each dot on the display device 103 is compared with the above-mentioned threshold value 52, and the gradation data is If the one gradation data is smaller or equal, the display data becomes "○" which turns the display ON. If the one gradation data is smaller or equal, the display data turns the display OFF. From a comparator circuit that generates binary data. This is a binary data generation section consisting of the following. Next, the internal mechanism and operation of the threshold generation section 9 will be described. In this embodiment, there are 16 gradations (n=4).

1は第7図の4X4デイザマトリクスの行ベクトルγ1
(0,8,2,10)の4つの要素(しきい値)の1つ
を発生する行ベクトルしきい値発生部で、ドツトクロッ
ク信号DOTCK20の周期(表示装置103の1ドツ
トのデータを表示するのに要する時間)及び、フレーム
信号FLM21の周期(従来例で述べた様に1画面毎に
表示データを出力するのに要する時間)でしきい値をr
OJ 、r8J 、r2J 、rlOJの順番で周期的
に繰り返し出力する。2,3.4も1と同様、デイザマ
トリクスの行ベクトルγ2 (12,4゜14.6)、
  γ3(3,11,1,9)、  γ4(15゜7.
13,5)の4つの要素(しきい値)の1つを発生する
行ベクトルしきい値発生部である。6と5は行ベクトル
選択手段となるもので、6は行ベクトルしきい値発生部
1,2,3.4のそれぞれの出力30,31,32.3
3の1つを選択し出力するためのセレクタ、5はセレク
タ6のセレクト信号9を発生する行ベクトル・セレクト
信号発生部で、ライン信号H8YN22の周期(表示装
置103の1ラインのデータを表示するのに要する時間
、及びフレーム信号FLM21の周期で行ベクトルしき
い値発生部1,2,3.4の出力するしきい値を30.
31,32.33の順番で周期的に繰り返し選択するよ
うにセレクタ6に対しセレクト信号9を発生する。
1 is the row vector γ1 of the 4×4 dither matrix in FIG.
A row vector threshold generation section that generates one of the four elements (threshold values) of (0, 8, 2, 10) displays the period of the dot clock signal DOTCK20 (the data of one dot on the display device 103). The threshold value is determined by r
It is periodically and repeatedly output in the order of OJ, r8J, r2J, and rlOJ. 2, 3.4 is the same as 1, the row vector γ2 of the dither matrix (12,4°14.6),
γ3 (3, 11, 1, 9), γ4 (15°7.
This is a row vector threshold generator that generates one of the four elements (thresholds) of 13, 5). 6 and 5 are row vector selection means, and 6 is the output 30, 31, 32.3 of the row vector threshold generation units 1, 2, 3.4, respectively.
3, and 5 is a row vector select signal generator that generates the select signal 9 of the selector 6. The threshold value output from the row vector threshold generation units 1, 2, and 3.4 is set to 30.
A select signal 9 is generated to the selector 6 so that the selection is periodically and repeatedly in the order of 31, 32, and 33.

次に、行ベクトルしきい値発生部30,31゜32.3
3の構成を述べる。これら30,31゜32.33は格
納しているしきい値データ(デイザマトリクスの要素)
が異なるのみで構成は同じである。ここでは行ベクトル
γ1を格納している3oを例にして説明する。第2図は
30の構成図である。第2図において、第1図と同一符
号の信号は同一の意味を持つ。10はデイザマトリクス
の列ベクトルC1の1行目のしきい値rQJを格納する
しきい値格納手段(レジスタ)で、出力40は格納デー
タ(値は「0」で、4ビツトデータT3゜T2.Tl、
TO=O)である。11,12.13も10と同様、そ
れぞれ列ベクトルC2,C3゜C4の1行目のしきい値
r8J 、r2J 、rlOJを格納するしきい値格納
手段(レジスタ)で、出力はそれぞれ、41,42.4
3である。出力データとして例えば43は、値が「10
」なので、T3=1.T2=O,Tl=1.TO=Oで
ある。
Next, the row vector threshold generation section 30, 31゜32.3
The configuration of 3 will be described below. These 30, 31°, 32, and 33 are the stored threshold data (elements of the dither matrix)
The only difference is that the configuration is the same. Here, explanation will be made using 3o, which stores the row vector γ1, as an example. FIG. 2 is a block diagram of 30. In FIG. 2, signals with the same symbols as in FIG. 1 have the same meanings. 10 is a threshold storage means (register) for storing the threshold value rQJ of the first row of the column vector C1 of the dither matrix, and the output 40 is the stored data (value is "0", 4-bit data T3°T2 .Tl,
TO=O). 11, 12.13, like 10, are threshold storage means (registers) that store the thresholds r8J, r2J, rlOJ of the first row of column vectors C2, C3°C4, respectively, and the outputs are 41, 42.4
It is 3. For example, 43 as output data has a value of "10".
” Therefore, T3=1. T2=O, Tl=1. TO=O.

15と」4はしきい値選択手段となるもので、15はし
きい値格納手段10,11,12.13のそれぞれ出力
40,41,42.43の1つを選択し出力するための
セレクタ、14はセレクタ15のセレクト信号16を発
生するしきい値セレク1〜信号発生部で、ドツトクロッ
ク信号DOTCK20の周期及び、フレーム信号FLM
21の周期でしきい値を40.41,42.43の順番
で周期的に繰り返し選択するようにセレクタ15に対し
セレクト信号16を発生する。
15 and 4 are threshold selection means, and 15 is a selector for selecting and outputting one of the outputs 40, 41, 42.43 of the threshold storage means 10, 11, 12.13, respectively. , 14 are threshold select 1 to signal generation units that generate the select signal 16 of the selector 15, which determine the period of the dot clock signal DOTCK 20 and the frame signal FLM.
A select signal 16 is generated to the selector 15 so that the threshold value is periodically and repeatedly selected in the order of 40.41 and 42.43 at a cycle of 21.

以上の動作により、2値化データ発生部(コンパレータ
)7では、表示装置103の各ドツト毎に同じドツトに
対応した4ビツトデータのしきい値52(T3〜To)
と階調データ50(K3〜KO)とを比較し1ビツトの
2値化データ51を発生する。しきい値発生部9では、
フレーム信号FLM21(7)4周期毎とライン信号H
S Y N 22の周期毎にデイザマトリクスの行ベク
トルをγ1゜γ2.γ3.γ4の順番で周期的に選択し
、フレーム信号FLM21の周期毎とドツトクロック信
号DOTCK20の周期毎にデイザマトリクスの列ベク
トルをC1,C2,C3,C4の順番で周期的に選択す
るため1表示装置103の各ドツトに対応したデイザマ
トリクスの要素(しきい値52)を発生する。したがっ
て、本方式ではフレーム周期毎にデイザマトリクスの要
素を移動させた組織的デイザ法を階調のある画像に適用
し、表示装置の各ドツトに対し表示のON、OFF制御
を行うことにより階調表示を実現する。以下、本方式に
よる表示のON、OFF制御の様子を模式図で説明する
Through the above operations, the binarized data generator (comparator) 7 sets the threshold value 52 (T3 to To) of 4-bit data corresponding to the same dot for each dot on the display device 103.
and gradation data 50 (K3 to KO) are compared to generate 1-bit binary data 51. In the threshold generation section 9,
Frame signal FLM21 (7) every 4 cycles and line signal H
The row vector of the dither matrix is changed to γ1°γ2. every cycle of S Y N 22. γ3. γ4, and column vectors of the dither matrix are selected periodically in the order of C1, C2, C3, and C4 every cycle of the frame signal FLM21 and every cycle of the dot clock signal DOTCK20. A dither matrix element (threshold value 52) corresponding to each dot of the device 103 is generated. Therefore, in this method, a systematic dither method in which elements of a dither matrix are moved every frame period is applied to an image with gradation, and display ON/OFF control is performed for each dot on the display device. Achieve gradation display. The ON/OFF control of the display according to this method will be explained below using a schematic diagram.

第8図は、本実施例による表示ON、OFF制御を示す
模式図で、表示装置の一部の領域がすべて階調レベル[
8J (階調データ50はK 3 = 1. 。
FIG. 8 is a schematic diagram illustrating display ON/OFF control according to the present embodiment, in which some areas of the display device are all at gradation level [
8J (gradation data 50 is K 3 = 1.

K2.Kl、KO=O)の場合を例とした。第0フレー
ム周期では、第7図と同じデイザマトリクスで組織的デ
イザ処理を行い、表示装置には各ドツト毎に表示ON、
OFFが行われる。デイザマトリクスの各要素は第0か
ら第15フレーム周期の16フレーム周期毎に移動する
。すなわち、列ベクトルC1,C2,C3,C4の順番
はフレーム周期毎に移動し、行ベクトルγ1.γ2.γ
3゜γ4の順番は4フレーム周期毎に移動する。この結
果、表示装置の各ドツトはフレーム周期毎に、横ドツト
方向毎と縦ライン方向毎に表示のON。
K2. The case of Kl, KO=O) was taken as an example. In the 0th frame period, systematic dither processing is performed using the same dither matrix as in Fig. 7, and the display is turned on for each dot on the display device.
OFF is performed. Each element of the dither matrix moves every 16 frame periods from the 0th to the 15th frame period. That is, the order of column vectors C1, C2, C3, C4 moves every frame period, and the order of column vectors γ1, . γ2. γ
The order of 3°γ4 moves every four frame periods. As a result, each dot on the display device is turned on for each frame period, for each horizontal dot direction and for each vertical line direction.

OFF制御が行われる。OFF control is performed.

従って、本実施例によれば、従来の様にフレーム周期毎
に同一の階調レベルの領域がすへて同じタイミングで行
う方式と異なり、横ドツト方向毎。
Therefore, according to this embodiment, unlike the conventional method in which areas of the same gradation level are performed at the same timing in each frame period, in each horizontal dot direction.

かつ縦ライン方向毎に表示ON、OFF制御を行う方式
なので、表示のちらつきを防止するという効果がある。
Moreover, since the display is controlled to turn on and off in each vertical line direction, it is effective in preventing flickering of the display.

また、CPU等の負担が不必要で、本方式の処理時間を
決めるコンパレータから成る2値化データ発生部の処理
時間は数ns〜数十nsと高速であるという効果がある
Furthermore, there is no need to place a burden on the CPU, etc., and the processing time of the binarized data generation section, which is comprised of a comparator that determines the processing time of this method, is as fast as several ns to several tens of ns.

ところで、上述した実施例においては、フレーム周期毎
にデイザマトリクスの要素を移動したが、フレーム信号
FLM21をマスクするか、又は初めからFLM21に
よるセレクト信号9と16の制御機能を取り除くことに
より、デイザマトリクスの要素はフレーム周期に関係な
く常に一定なので通常の組織的デイザ処理を行うことが
可能となる。これは、特に表示装置103の表示ON。
Incidentally, in the above-described embodiment, the elements of the dither matrix are moved every frame period, but the dither matrix can be changed by masking the frame signal FLM21 or by removing the control function of the select signals 9 and 16 by the FLM21 from the beginning. Since the elements of the matrix are always constant regardless of the frame period, normal systematic dither processing can be performed. This is especially true when the display on the display device 103 is turned on.

OFFの応答時間が速くなり、フレーム毎の表示ON、
OFFでは階調表示が不可能な場合に有効である。
The response time of OFF is faster, and the display of each frame is ON,
This is effective when gradation display is impossible with OFF.

なお、階調の処理開始時など、ディザマトリクスの要素
をしきい値格納手段に格納する場合、CPU等で実行可
能とすれば容易にしきい値の変更が可能となり、その都
度、表示装置の表示濃度を自由に変えることができる効
果がある。
Note that when storing the elements of the dither matrix in the threshold storage means, such as when starting gradation processing, the threshold value can be easily changed if it can be executed by a CPU, etc., and the display on the display device can be changed each time. It has the effect of allowing the concentration to be changed freely.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、表示装置の表示ON、OFF制御を横
ドツト方向毎、かつ縦ライン方向毎に行うため、(a)
表示のちらつきが少ない階調表示を可能とする効果があ
る。
According to the present invention, since the display ON/OFF control of the display device is performed for each horizontal dot direction and for each vertical line direction, (a)
This has the effect of enabling gradation display with less display flickering.

また、表示制御装置において、表示装置に表示データを
出力する際、数ns〜数士nsで処理を行う階調表示制
御回路のため、(b)CPUの負担が不必要な上に、処
理時間が高速という効果もある。
In addition, in the display control device, when outputting display data to the display device, the gradation display control circuit performs processing in several ns to several ns, so (b) the burden on the CPU is unnecessary, and the processing time is It also has the effect of being faster.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例を示すブロック図、第2図は
第1図中の構成要素1の中身を示すブロック図、第3図
は階調表示制御装置のシステム概略図、第4図はカラー
データと階調データとの対応関係を示す図、第5図は従
来例のタイミング図、第6図は従来例の階調表示の模式
図、第7図は組織的デイザ法の模式図、第8図は本実施
例による階調表示の模式図である。 8 階調表示制御回路、 1.2,3.4・・・行ベクトルしきい値発生部、5・
・・行ベクトルセレクト信号発生部。 6・・・セレクタ、     7・・・コンパレータ、
10.11,12,13・・・しきい値格納手段、14
・・しきい値セレクト信号発生部、15・・セレクタ。
FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a block diagram showing the contents of component 1 in FIG. 1, FIG. 3 is a system schematic diagram of a gradation display control device, and FIG. The figure shows the correspondence between color data and gradation data, Fig. 5 is a timing diagram of the conventional example, Fig. 6 is a schematic diagram of gradation display of the conventional example, and Fig. 7 is a schematic diagram of the organized dither method. 8 are schematic diagrams of gradation display according to this embodiment. 8 gradation display control circuit, 1.2, 3.4... row vector threshold generation section, 5.
...Row vector select signal generator. 6...Selector, 7...Comparator,
10.11, 12, 13... Threshold storage means, 14
...Threshold selection signal generation section, 15...Selector.

Claims (1)

【特許請求の範囲】 1、少なくとも、表示装置に階調表示を行うため前記表
示装置の各ドットに対応した階調データを発生する階調
データ発生部と、前記階調データ発生部の出力する階調
データから前記表示装置の各ドットの表示ON、OFF
を制御する2値化データを発生する階調表示制御回路と
、前記階調表示制御回路の出力する2値化データを前記
表示装置に出力するための表示信号出力部と、前記階調
データ発生部、前記階調表示制御回路、そして前記表示
信号出力部それぞれの動作タイミング信号を供給するタ
イミング信号発生部から構成される表示制御装置におい
て、前記階調表示制御回路は、前記表示装置の各ドット
に対応したしきい値を発生するしきい値発生部と、前記
表示装置の各ドットの各々に対し前記階調データ発生部
の出力する階調データと前記しきい値発生部の出力する
しきい値とを比較し2値化データを発生する2値化デー
タ発生部とを設けたことを特徴とする階調表示制御回路
。 2、前記しきい値発生手段は、n個のしきい値を格納す
るしきい値格納手段と、n個の前記しきい値格納手段の
1つをフレーム周期(1画面データを表示するのに要す
る時間)毎とドットクロック周期(1ドットのデータを
表示するのに要する時間)毎に順番に、かつ周期的に選
択するしきい値選択手段とから、前記しきい値選択手段
により選択された前記しきい値格納手段のしきい値を発
生するn個の行ベクトルしきい値発生手段と、 n個の上記行ベクトルしきい値発生手段の1つを4フレ
ーム周期毎とライン周期(1ラインのデータを表示する
のに要する時間)毎に順番に、かつ周期的に選択する行
ベクトル選択手段とから、前記行ベクトル選択手段によ
り選択された前記行ベクトルしきい値発生手段の出力す
るしきい値を発生する請求請求項1記 載の階調表示制御回路。 3、前記しきい値選択手段はドットクロック周期毎にn
個の前記しきい値格納手段の1つを順番に、かつ周期的
に選択し、かつ 前記行ベクトル選択手段は、ライン周期毎にn個の前記
行ベクトルしきい値発生手段の1つを順番に、かつ周期
的に選択する請求 項2記載の階調表示制御回路。
[Scope of Claims] 1. At least a gradation data generation section that generates gradation data corresponding to each dot of the display device in order to display gradation on the display device, and an output of the gradation data generation section. Display ON/OFF of each dot of the display device based on gradation data
a gradation display control circuit that generates binary data for controlling the gradation display control circuit; a display signal output unit that outputs the digitized data output from the gradation display control circuit to the display device; and a display signal output section that generates the gradation data. In the display control device, the gradation display control circuit includes a timing signal generating section that supplies an operation timing signal for each of the display signal output sections, the gradation display control circuit, and the display signal output section. a threshold value generation section that generates a threshold value corresponding to the gradation data generation section for each dot of the display device; 1. A gradation display control circuit comprising: a binarized data generating section that compares the values with the binarized data and generates binarized data. 2. The threshold generation means includes a threshold storage means for storing n threshold values, and one of the n threshold storage means at a frame period (to display one screen data). The threshold value selected by the threshold value selection means sequentially and periodically for each dot clock cycle (the time required to display one dot of data) and for each dot clock cycle (the time required to display one dot of data). n row vector threshold generation means for generating the threshold values of the threshold storage means, and one of the n row vector threshold generation means for every four frame periods and every line period (one line); a row vector selection means that sequentially and periodically selects a threshold value output by the row vector threshold generation means selected by the row vector selection means; 2. A gradation display control circuit according to claim 1, wherein said gradation display control circuit generates a value. 3. The threshold selection means selects n every dot clock period.
the row vector selection means sequentially and periodically selects one of the n row vector threshold generation means for each line period; 3. The gradation display control circuit according to claim 2, wherein the gradation display control circuit selects the gradation display control circuit periodically.
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