JPH0273669A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電極層を有した半導体装置に関し、特にゲート
電極にいわゆるポリサイド構造を採用したＭＯＳ）ラン
ジスタ等の半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device having an electrode layer, and more particularly to a semiconductor device such as a MOS (MOS) transistor in which a so-called polycide structure is adopted for a gate electrode.
本発明は、多結晶シリコン層と高融点金属シリサイド層
を積層したいわゆるポリサイド構造のゲート電極を有す
る半導体装置において、上記高融点金属シリサイド層を
さらに多結晶相とアモルファス相とが積層された構造と
することにより、多結晶シリコンとの密着性に優れ、低
抵抗であり、イオン注入に対する阻止能の高いゲート電
極を提供を図るものである。The present invention provides a semiconductor device having a gate electrode having a so-called polycide structure in which a polycrystalline silicon layer and a high-melting point metal silicide layer are laminated. By doing so, it is intended to provide a gate electrode that has excellent adhesion to polycrystalline silicon, has low resistance, and has high blocking ability against ion implantation.
従来、ＭＯ３型トランジスタにおけるゲート電極の最も
一般的な材料は多結晶シリコンである。Conventionally, the most common material for gate electrodes in MO3 type transistors is polycrystalline silicon.
近年ではさらにゲート電極の抵抗を下げるために、多結
晶シリコンとシリサイドの二層構造であるいわゆるポリ
サイド構造が採用されている〔例えば、「日経マイクロ
デバイスＪ、１９８８年１月号第５２頁〜第５５頁、（
日経マグロウヒル社発行）参照〕。第２図に、このポリ
サイド構造を有するＭＯ３型トランジスタの一例を示す
。この図は、予め素子分離領域（１２）とゲート酸化膜
（１３）が形成された半導体基板（１１）上にパターニ
ングにより選沢的にゲート電極（１４）が形成され、該
ゲート電極（１４）をマスクとしたイオン注入によりソ
ースおよびドレインとなる不純物領域（１５）が形成さ
れたＭＯ８型トランジスタを示す。上記ゲート電極（１
４）は、多結晶シリコン層（１６）とシリサイド層（１
７）が順次積層されたポリサイド構造となっている。上
記シリサイドＩＩ（１７）の材料としてはタングステン
・シリサイド等が用いられている。In recent years, in order to further reduce the resistance of the gate electrode, a so-called polycide structure, which is a two-layer structure of polycrystalline silicon and silicide, has been adopted [for example, "Nikkei Micro Device J, January 1988 issue, pp. Page 55, (
(Published by Nikkei McGraw-Hill)). FIG. 2 shows an example of an MO3 type transistor having this polycide structure. This figure shows that a gate electrode (14) is selectively formed by patterning on a semiconductor substrate (11) on which an element isolation region (12) and a gate oxide film (13) have been formed in advance. The figure shows an MO8 type transistor in which impurity regions (15) to become the source and drain are formed by ion implantation using the figure as a mask. The gate electrode (1
4) consists of a polycrystalline silicon layer (16) and a silicide layer (1).
7) are sequentially laminated to form a polycide structure. Tungsten silicide or the like is used as the material for the silicide II (17).
ところで上述のポリサイド構造に適用されるタングステ
ン・シリサイドは、たとえば３６０°Ｃ程度の比較的低
い温度でＷＦ、をＳｉＨ４により還元しながら気相成長
させることにより成膜されている。このようにして生成
したタングステン・シリサイド（以下、ＷＳｉ、と称す
る。）はアモルファス相を示し、イオン注入に対する阻
止能が高い。By the way, the tungsten silicide applied to the above-mentioned polycide structure is formed by vapor phase growth while reducing WF with SiH4 at a relatively low temperature of, for example, about 360°C. The tungsten silicide (hereinafter referred to as WSi) produced in this manner exhibits an amorphous phase and has a high blocking ability against ion implantation.
このような性質は、ゲート電極（１４）をマスクとして
イオン注入を行うセルファライン技術によりソース、ド
レインを形成する等の目的には好都合である。This property is advantageous for purposes such as forming a source and a drain by self-line technology in which ions are implanted using the gate electrode (14) as a mask.
しかし、このアモルファスＷＳ ｉｘは多結晶シリコン
との密着性に劣り、厚い膜厚で形成した場合には、シリ
サイドｉ （１７）が多結晶シリコン１（１６）から剥
離し、その膜厚は薄いものしか形成できない。However, this amorphous WS ix has poor adhesion to polycrystalline silicon, and when formed to a thick film, silicide i (17) peels off from polycrystalline silicon 1 (16), and the film becomes thinner. can only be formed.
一方、ＳＩＨ，（１，とＷ Ｆ ｈ を用いたプロセ
スで６００°Ｃ程の高温でＣＶＤＷＳｉ、を形成した時
では、多結晶相のＷＳｌヨができ、下地の熱酸化膜や多
結晶シリコン層に対する密着性は向上するが、多結晶相
であるために、イオン注入に対する阻止能が低くなる。On the other hand, when CVDWSi is formed at a high temperature of about 600°C by a process using SIH, (1, and W F h ), a polycrystalline phase of WSi is formed, and the underlying thermal oxide film and polycrystalline silicon layer are However, since it is a polycrystalline phase, the blocking ability against ion implantation becomes low.
また、この高温のＷＳｌ８のプロセスは、反応律速領域
で成長させているため、ウェハーの面内の温度のばらつ
きで膜厚や組成比が大きく変化する。Furthermore, in this high-temperature WSL8 process, growth is performed in a reaction rate-determining region, so the film thickness and composition ratio vary greatly due to variations in temperature within the plane of the wafer.
そこで本発明は、上述の問題点を解決し、多結晶シリコ
ン層との密着性に優れ、低抵抗であり、かつイオン注入
に対する阻止能に優れた電極層を有する半導体装置の提
供を目的とする。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to solve the above-mentioned problems and provide a semiconductor device having an electrode layer that has excellent adhesion to a polycrystalline silicon layer, low resistance, and excellent blocking ability against ion implantation. .
本発明にかかる半導体装置は、上述の目的を達成するた
めに提案されるものであり、多結晶半導体層と高融点金
属シリサイドを積層した電極層を有するものであって、
前記高融点金属シリサイド層が多結晶相とアモルファス
相とが積層された構造とされたことを特徴とするもので
ある。A semiconductor device according to the present invention is proposed to achieve the above-mentioned object, and has an electrode layer in which a polycrystalline semiconductor layer and a high melting point metal silicide are stacked,
The high melting point metal silicide layer is characterized in that it has a structure in which a polycrystalline phase and an amorphous phase are stacked.
本発明にかかる半導体装置は、多結晶相の高融点金属シ
リサイド層とアモルファス相の高融点金属シリサイド層
の異なる性質を組合せ、各々の長所を相補的に利用した
ものである。The semiconductor device according to the present invention combines the different properties of a polycrystalline phase high melting point metal silicide layer and an amorphous phase high melting point metal silicide layer, and utilizes the advantages of each in a complementary manner.
ここで、高融点金属シリサイド層をタングステンシリサ
イド層として説明すると、多結晶シリコン層の上にシリ
サイド層を積層するにあたり、該多結晶シリコンとの密
着性に優れた多結晶相のＷＳｌ、を敷いて密着性を確保
する。しかし、この多結晶ＷＳ＋、のみではイオン注入
に対する阻止能が不十分であり、この上にさらにイオン
注入に対する阻止能の高いアモルファスＷＳｉ、を積層
する。このアモルファスＷＳｉ、ｌは、密着性が既にそ
の下地である多結晶ＷＳｉ、により確保されているため
、厚く形成することができる。Here, to explain the high melting point metal silicide layer as a tungsten silicide layer, when stacking the silicide layer on the polycrystalline silicon layer, WSL, which is a polycrystalline phase with excellent adhesion to the polycrystalline silicon, is laid down. Ensure adhesion. However, this polycrystalline WS+ alone has insufficient stopping power against ion implantation, and amorphous WSi, which has a high blocking power against ion implantation, is further laminated thereon. This amorphous WSi,l can be formed thickly because its adhesion is already ensured by the underlying polycrystalline WSi.
このように、従来のポリサイド構造におけるシリサイド
層をさらに二層構造とすることにより、後の熱処理をへ
ても剥離を起こさず、かつ低抵抗でイオン注入に対する
阻止能の高い、良好な電極層を形成することが可能とな
る。In this way, by adding a two-layer structure to the silicide layer in the conventional polycide structure, it is possible to create a good electrode layer that does not peel off even after subsequent heat treatment, has low resistance, and has a high blocking ability against ion implantation. It becomes possible to form.
以下、本発明をＭＯ３型トランジスタのゲート電極に適
用した例を第１図を参照しながら説明する。Hereinafter, an example in which the present invention is applied to a gate electrode of an MO3 type transistor will be described with reference to FIG.
この図は、予め素子分Ｒ２Ｍ域（２）とゲート酸化膜（
３）が形成された半導体基板（１）上にパターニングに
より選択的にゲート電極（４）が形成され、該ゲート電
極（４）をマスクとしたイオン注入によりソースおよび
ドレインとなる不純物領域（５）が形成されたＭＯ３型
トランジスタを示す。上記ゲ−ト電極（４）は、多結晶
シリコン層（６）とシリサイドＮ（７）が順次積層され
たポリサイド構造となっている。上記シリサイド層（７
）は、さらに多結晶ＷＳｉｗ層（７ａ）とアモルファス
ＷＳ ｉ 、 １ｍ（７ｂ）の二層構造とされている。This figure shows the element R2M region (2) and gate oxide film (
A gate electrode (4) is selectively formed by patterning on the semiconductor substrate (1) on which 3) is formed, and impurity regions (5) which become a source and a drain are formed by ion implantation using the gate electrode (4) as a mask. This shows an MO3 type transistor formed with . The gate electrode (4) has a polycide structure in which a polycrystalline silicon layer (6) and a silicide N (7) are sequentially laminated. The above silicide layer (7
) further has a two-layer structure of a polycrystalline WSiw layer (7a) and an amorphous WSi, 1m layer (7b).
上記多結晶ＷＳｉｘ層（７ａ）は、たとえば６００°Ｃ
の比較的高い温度条件下でＷＦ、を５ｉＨｚＣｆ□で還
元しながら気相成長させることにより成膜することがで
きる。多結晶ＷＳｉｘはイオン注入に対する阻止能がア
モルファスＷＳｉ、に比べて劣るものの、多結晶シリコ
ンに対する密着性では優れている。The temperature of the polycrystalline WSix layer (7a) is, for example, 600°C.
The film can be formed by vapor phase growth while reducing WF at 5 iHzCf□ under relatively high temperature conditions. Although polycrystalline WSix is inferior to amorphous WSi in blocking ability against ion implantation, it has excellent adhesion to polycrystalline silicon.
ここで、上述のようなＭＯ３型トランジスタを製造する
には、まず半導体基板（１）上に素子分離領域（２）と
ゲート酸化膜（３）を形成し、その上に多結晶シリコン
層（６）を形成する。そして、その多結晶シリコン層（
６）上に、まず６００°Ｃ程度の高温にて多結晶ＷＳｉ
ｘをたとえばＣＶＤにより成長させる。このときの膜厚
は、多結晶シリコン層との密着性が確保される程度に選
べば良く、通常は５００人程度で十分である。続いて３
６０℃程度の低温にてアモルファスＷＳｉ、ｌをたとえ
ばＣＶＤにより成長させる。このときの膜厚は大きいほ
どゲート電極の抵抗の低減が可能となるが、半導体装置
の所望の特性に応じて適宜設定すれば良い。Here, in order to manufacture the MO3 type transistor as described above, an element isolation region (2) and a gate oxide film (3) are first formed on a semiconductor substrate (1), and then a polycrystalline silicon layer (6 ) to form. Then, the polycrystalline silicon layer (
6) First, add polycrystalline WSi to the top at a high temperature of about 600°C.
x is grown, for example, by CVD. The film thickness at this time should be selected to the extent that adhesion with the polycrystalline silicon layer is ensured, and usually about 500 people is sufficient. followed by 3
Amorphous WSi,l is grown by, for example, CVD at a low temperature of about 60°C. The larger the film thickness at this time, the more it is possible to reduce the resistance of the gate electrode, but it may be set as appropriate depending on the desired characteristics of the semiconductor device.
−例として１５００人程度にできる。この後、通常のＭ
Ｏ３型トランジスタの製造工程にしたがって、ゲート電
極（４）のパターニング、イオン注入、アニール等を行
えば良い。-For example, it can be made up of about 1,500 people. After this, normal M
Patterning of the gate electrode (4), ion implantation, annealing, etc. may be performed according to the manufacturing process of the O3 type transistor.
このような構造を有する本実施例の半導体装置は、多結
晶シリコン層（６）上に多結晶ＷＳｉ２層（７ａ）が形
成されるため、その密着性が向上する。In the semiconductor device of this embodiment having such a structure, since the polycrystalline WSi2 layer (7a) is formed on the polycrystalline silicon layer (6), its adhesion is improved.
そして、その多結晶ＷＳｉｘ層（７ａ）にはアモルファ
スＷＳ ｉ 、 Ｎ（７ｂ）のが形成されることから、
イオン注入の阻止能が向上する。また、多結晶ＷＳｉ
−層（７ａ）を相対的に薄く形成でき、製造工程におけ
るゲート電極全体としての膜厚分布のばらつきは±２％
程度に抑えられ、制御性も良好にされる。Since amorphous WS i , N (7b) is formed in the polycrystalline WSix layer (7a),
The stopping power of ion implantation is improved. In addition, polycrystalline WSi
- Layer (7a) can be formed relatively thin, and the variation in film thickness distribution for the entire gate electrode during the manufacturing process is ±2%
controllability is also improved.
なお、上述の多結晶ＷＳ ｉ、は酸化シリコンに対して
も良好な密着性を有するため、たとえば上記多結晶シリ
コン層（６）を介さずに直接上記ゲート酸化膜（３）上
に被着形成することも可能である。In addition, since the above-mentioned polycrystalline WS i has good adhesion to silicon oxide, it can be formed directly on the gate oxide film (3) without intervening the polycrystalline silicon layer (6), for example. It is also possible to do so.
〔発明の効果］
以上の説明からも明らかなように、本発明を適用すれば
、ポリサイド構造を有するゲート電極のシリサイド層が
、多結晶シリコン層に対する密着性とイオン注入に対す
る阻止能を良好に維持したまま厚く、均一に、制御性良
く被着形成される。[Effects of the Invention] As is clear from the above description, by applying the present invention, the silicide layer of the gate electrode having a polycide structure can maintain good adhesion to the polycrystalline silicon layer and good blocking ability against ion implantation. The coating is thick, uniform, and easily controlled.
したがって、製造工程において剥離等を起こさず、抵抗
の低いゲート電極が得られ、高品質の半導体装置の提供
が可能となる。Therefore, a gate electrode with low resistance can be obtained without peeling during the manufacturing process, and a high-quality semiconductor device can be provided.
【図面の簡単な説明】
第１図は本発明を適用したＭＯ３型トランジスタの一例
を示す概略断面図である。第２図はゲート電極にポリサ
イド構造を有する従来の一般的なＭＯ３型トランジスタ
の一例を示す概略断面図である。
半導体基板
素子分離領域
ゲート酸化膜
ゲート電極
不純物領域
多結晶シリコン層
シリサイド層
多結晶Ｗ Ｓ ｉ＊ Ｉｌ！
アモルファスＷＳｉＩ１層BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a schematic cross-sectional view showing an example of an MO3 type transistor to which the present invention is applied. FIG. 2 is a schematic cross-sectional view showing an example of a conventional general MO3 type transistor having a polycide structure in the gate electrode. Semiconductor substrate Element isolation region Gate oxide film Gate electrode Impurity region Polycrystalline silicon layer Silicide layer Polycrystalline W Si* Il! Amorphous WSiI 1 layer
Claims (1)
極層を有する半導体装置において、 前記高融点金属シリサイド層が多結晶相とアモルファス
相とが積層された構造とされてなることを特徴とする半
導体装置。[Scope of Claims] A semiconductor device having an electrode layer in which a polycrystalline semiconductor layer and a high melting point metal silicide are stacked, wherein the high melting point metal silicide layer has a structure in which a polycrystalline phase and an amorphous phase are stacked. A semiconductor device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22449388A JPH0273669A (en) | 1988-09-09 | 1988-09-09 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22449388A JPH0273669A (en) | 1988-09-09 | 1988-09-09 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0273669A true JPH0273669A (en) | 1990-03-13 |
Family
ID=16814660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22449388A Pending JPH0273669A (en) | 1988-09-09 | 1988-09-09 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0273669A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6103606A (en) * | 1996-09-21 | 2000-08-15 | United Microelectronics Corp. | Method of fabricating a word line |
| GB2319658B (en) * | 1996-09-21 | 2001-08-22 | United Microelectronics Corp | Method of fabricating a word line |
| KR100745604B1 (en) * | 2006-07-03 | 2007-08-02 | 삼성전자주식회사 | Semiconductor device and method of forming the same |
-
1988
- 1988-09-09 JP JP22449388A patent/JPH0273669A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6103606A (en) * | 1996-09-21 | 2000-08-15 | United Microelectronics Corp. | Method of fabricating a word line |
| GB2319658B (en) * | 1996-09-21 | 2001-08-22 | United Microelectronics Corp | Method of fabricating a word line |
| KR100745604B1 (en) * | 2006-07-03 | 2007-08-02 | 삼성전자주식회사 | Semiconductor device and method of forming the same |
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