JPH0263145U - - Google Patents
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- Publication number
- JPH0263145U JPH0263145U JP14015888U JP14015888U JPH0263145U JP H0263145 U JPH0263145 U JP H0263145U JP 14015888 U JP14015888 U JP 14015888U JP 14015888 U JP14015888 U JP 14015888U JP H0263145 U JPH0263145 U JP H0263145U
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- cpu
- timer
- detection circuit
- timer circuit
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 4
- 230000002159 abnormal effect Effects 0.000 claims 1
- 230000002401 inhibitory effect Effects 0.000 claims 1
- 238000012544 monitoring process Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Debugging And Monitoring (AREA)
Description
第１図はこの考案の一実施例によるタイマ回路
を示す回路図、第２図は従来のタイマ回路を示す
回路図である。図において、７は動作中検出回路
である。なお、図中、同一符号は同一、又は相当
部分を示す。
を示す回路図、第２図は従来のタイマ回路を示す
回路図である。図において、７は動作中検出回路
である。なお、図中、同一符号は同一、又は相当
部分を示す。
Claims (1)
- ＣＰＵの異常動作を監視するタイマ回路におい
て、ＣＰＵの動作中を検出する動作中検出回路と
、タイマのクロツク入力を上記動作中検出回路の
検出結果により禁止するＡＮＤゲートとを備えた
ことを特徴とするタイマ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14015888U JPH0263145U (ja) | 1988-10-26 | 1988-10-26 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14015888U JPH0263145U (ja) | 1988-10-26 | 1988-10-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0263145U true JPH0263145U (ja) | 1990-05-11 |
Family
ID=31404076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14015888U Pending JPH0263145U (ja) | 1988-10-26 | 1988-10-26 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0263145U (ja) |
-
1988
- 1988-10-26 JP JP14015888U patent/JPH0263145U/ja active Pending