JPH0258848A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体装置の製造方法に係り、特にトレンチ
型素子分離領域の形成方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of forming a trench-type element isolation region.
（従来の技術）
半導体装置における従来のトレンチ型素子分離領域の形
成方法を第２図を参照して説明する。(Prior Art) A conventional method for forming a trench-type element isolation region in a semiconductor device will be described with reference to FIG.
まず第２図（ａ）に示すように、シリコン基板１上に、
３００〜５００人厚の熱酸化膜２と２０００〜３０００
人厚のシリコン窒化膜３を形成する。First, as shown in FIG. 2(a), on a silicon substrate 1,
Thermal oxide film 2 with a thickness of 300 to 500 and a thickness of 2000 to 3000
A silicon nitride film 3 is formed to have a human thickness.
さらにその上に、約１．０μｍ厚にレジスト４を塗布し
、トレンチ（＃）を形成する部分のレジスト４を通常の
ホトリソ技術を用いて除去する。Furthermore, a resist 4 is applied thereon to a thickness of about 1.0 μm, and the portion of the resist 4 where the trench (#) is to be formed is removed using a normal photolithography technique.
次に、そのレジスト４を用いて第２図（ｂｌに示すよう
にシリコン窒化膜３と熱酸化膜２をエツチングした後、
レジスト４を除去する。その後、シリコン窒化膜３と熱
酸化膜２をマスクにして同図のようにシリコン基板１を
エツチングすることにより、このシリコン基板１に溝５
を形成する。この時の溝５の寸法は、幅が０．５〜０．
８μｍ、深さが０．８〜１．０μｍである。Next, the silicon nitride film 3 and the thermal oxide film 2 are etched using the resist 4 as shown in FIG.
Remove resist 4. Thereafter, by etching the silicon substrate 1 as shown in the figure using the silicon nitride film 3 and the thermal oxide film 2 as masks, grooves are formed in the silicon substrate 1.
form. The groove 5 at this time has a width of 0.5 to 0.
8 μm, and the depth is 0.8 to 1.0 μm.
次に、その溝５を埋めるようにして第２図（ｃｌに示す
ように全面に酸化膜６をＣＶＤ （化学気相成長）法に
より１．０〜２．０μｍ厚に形成する。Next, an oxide film 6 is formed to a thickness of 1.0 to 2.0 .mu.m over the entire surface by CVD (chemical vapor deposition) so as to fill the groove 5, as shown in FIG.
最後に、第２図ｆｄｌに示すように、酸化膜６とシリコ
ン窒化膜３ならびに熱酸化膜２を、シリコン基板１の表
面が露出するまで全面エツチングすることにより、酸化
ｇｌ１６が基板１中に埋め込まれた素子分離領域を完成
させる。Lastly, as shown in FIG. Complete the element isolation region.
（発明が解決しようとする課Ｈ）
しかしながら、上記のような従来の形成方法では、溝５
形成時のホトリソ技術や、溝５内の酸化膜６の埋込み技
術に限界があるため、素子分離領域を０．５μｍより狭
くできないという問題点があった。(Problem H to be solved by the invention) However, in the conventional forming method as described above, the groove 5
There is a problem in that the element isolation region cannot be made narrower than 0.5 μm due to limitations in the photolithography technology during formation and the technology for burying the oxide film 6 in the trench 5.
この発明は上記の点に鑑みなされたもので、トレンチ型
素子分離領域幅を従来技術の限界幅以下に狭くできろ半
導体装置の製造方法を捷供することを目的とする。The present invention has been made in view of the above points, and it is an object of the present invention to provide a method for manufacturing a semiconductor device in which the width of a trench-type element isolation region can be narrowed to below the limit width of the prior art.
（課題を解決するための手段）
この発明では、単結晶シリコン基板の表面部に溝を形成
した後、酸化膜の全面形成と異方性エツチングにより前
記溝の側壁部に素子分離領域として酸化膜を形成し、そ
の後、パラジウム層の形成と熱処理により、基板シリコ
ンが露出している前記溝底部にパラジウムシリサイド層
を形成した上で、前記溝を埋めろようにシリコンを堆積
させ、次に熱処理を行うことシこより、前記シリコンを
材料として、前記パラジウムシリサイド層を通して該パ
ラジウムシリサイド層の下部にシリコンをエピタキシャ
ル成長させ、アクティブ領域としての該シリコンエピタ
キシャル層て溝を埋め、最後に、前記エピタキシャル成
長に伴い溝上部に移動した前記パラジウムシリサイド層
を含む基板表筋上の不要な膜を除去する。(Means for Solving the Problems) In the present invention, after forming a groove on the surface of a single crystal silicon substrate, an oxide film is formed on the entire surface of the groove and an oxide film is formed as an element isolation region on the side wall of the groove by anisotropic etching. After that, by forming a palladium layer and heat treatment, a palladium silicide layer is formed at the bottom of the groove where the substrate silicon is exposed, and then silicon is deposited to fill the groove, and then heat treatment is performed. From now on, using the silicon as a material, silicon is epitaxially grown on the bottom of the palladium silicide layer through the palladium silicide layer, the silicon epitaxial layer as an active region is used to fill the trench, and finally, as a result of the epitaxial growth, silicon is grown on the top of the trench. An unnecessary film on the substrate surface including the moved palladium silicide layer is removed.
（作 用）
上記のようなこの発明においては、単結晶シリコン基板
の表面部に溝を形成した後、酸化膜の全面形成と異方性
エツチングにより前記溝の側壁部に酸化膜が素子分離領
域として形成されろ。この素子分離領域（酸化膜）の幅
は２０００〜３０００人とし得ろ。また、残りの溝内は
、パラジウムシリサイドを用いたシリコンエピタキシャ
ル成長技術を使ってシリコンエピタキレヤルＲ（アクテ
ィブ領域）で埋められる。(Function) In this invention as described above, after a groove is formed on the surface of a single crystal silicon substrate, an oxide film is formed on the entire surface of the groove and anisotropically etched to form an oxide film on the sidewalls of the groove to form an element isolation region. Be formed as. The width of this element isolation region (oxide film) may be 2,000 to 3,000 people. Further, the remaining trench is filled with silicon epitaxial layer R (active region) using a silicon epitaxial growth technique using palladium silicide.
（実 施 例） 以下この発明の一実施例を第１図を参照して説明する。(Example) An embodiment of the present invention will be described below with reference to FIG.
まず第１図１ａｌに示すように、（１００）の結晶方位
をもった単結晶シリコン基板１１上に、３００〜５００
人厚の熱酸化膜１２と２０００〜３０００人厚のシリコ
ン窒化膜１３を順次形成する。さらにその上に約１．０
μｍ厚にレジスト１４を塗布し、溝を形成する部分のレ
ジスト１４を通常のホトリソ技術を用いて除去する。First, as shown in FIG. 1al, 300 to 500
A thermal oxide film 12 with a thickness of 2,000 to 3,000 wafers is sequentially formed. Furthermore, about 1.0
A resist 14 is applied to a thickness of .mu.m, and the portion of the resist 14 where the grooves are to be formed is removed using a normal photolithography technique.
次に、そのレジスト１４をマスクとして第１図ｆｂ）に
示すようにシリコン窒化膜１３と熱酸化膜１２をエツチ
ングした後、レジスト１４を除去する。Next, using the resist 14 as a mask, the silicon nitride film 13 and the thermal oxide film 12 are etched as shown in FIG. 1 fb), and then the resist 14 is removed.
さらに同図のように、残存シリコン窒化膜１３と残存熱
酸化膜１２をマスクにしてシリコン基板１１をエツチン
グし、このシリコン基板１１にＷ４１５を形成する。こ
の時の溝１５の寸法は、幅が最低でも１．３μｍ程度で
、深さが０．８〜１．０μｍである。Further, as shown in the figure, the silicon substrate 11 is etched using the remaining silicon nitride film 13 and the remaining thermal oxide film 12 as a mask, and W415 is formed on the silicon substrate 11. The dimensions of the groove 15 at this time are a width of at least about 1.3 μm and a depth of 0.8 to 1.0 μm.
次に、溝１ｐ内壁を含む全面に第１図（ｃ）に示すよう
に酸化［５！１６を３０００〜４０００人厚にＣＶＤ法
で形成する。Next, as shown in FIG. 1(c), oxidation [5!16] is formed on the entire surface including the inner wall of the groove 1p to a thickness of 3000 to 4000 by CVD.
しかる後、その酸化膜１６を異方性エツチング技術で、
溝１５底部の基板シリコンが露出するまでエツチングす
ることにより、第１図（ｄｌに示すように溝１５の側壁
部にのみ酸化膜１６のサイドウオール１６ａを素子分離
領域として形成する。ここで、サイドウオール１６ａの
幅は２０００〜３０００人となる。After that, the oxide film 16 is etched using an anisotropic etching technique.
By etching until the substrate silicon at the bottom of the trench 15 is exposed, a side wall 16a of the oxide film 16 is formed only on the side wall of the trench 15 as an element isolation region, as shown in FIG. The width of the wall 16a will be 2000 to 3000 people.
次に、溝１５内を含む全面に、真空蒸着法を用いて、第
１図１ａｌに示すようにパラジウム（Ｐｄ）層１７を約
３００Ａｌに形成する。Next, a palladium (Pd) layer 17 of about 300 Al is formed on the entire surface including the inside of the groove 15 by using a vacuum evaporation method, as shown in FIG. 1A.
その後、真空アニール炉（２〜５ Ｘ １０ Ｔｏｒｒ
）を用いて、２８０℃、２０分間の熱処理を行う。After that, a vacuum annealing furnace (2 to 5 X 10 Torr
) for 20 minutes at 280°C.
すると、パラジウム層１７が基板シリコンと接触してい
る溝１５底部においては、該パラジウムと基板シリコン
が反応して第１図ｆｆ＋に示すようにパラジウムシリサ
イド（Ｐｄ２５ ｉ）層１８が形成される。Then, at the bottom of the groove 15 where the palladium layer 17 is in contact with the substrate silicon, the palladium and the substrate silicon react to form a palladium silicide (Pd25i) layer 18 as shown in FIG. 1ff+.
その後、同図のように、その他の未反応パラジウムＮ１
１７を塩酸と硝酸と氷酢酸の混液（ＨＣＩ： ＨＮＯ：
ＣＨ３ＣＯ０Ｈ＝１： １０： １０）を用いて除去
する。After that, as shown in the same figure, other unreacted palladium N1
17 in a mixture of hydrochloric acid, nitric acid and glacial acetic acid (HCI: HNO:
CH3CO0H=1:10:10).
次に、第１図ｆｇｌに示すように、全面に真空蒸着法に
よってシリコン層１９を１．５〜２．０μｍ厚に形成し
、該シリコン層１９で溝１５を埋め込むようにする。Next, as shown in FIG. 1fgl, a silicon layer 19 is formed on the entire surface by vacuum evaporation to a thickness of 1.5 to 2.0 μm, and the trench 15 is filled with the silicon layer 19.
その後、真空アニール炉（２〜５ Ｘ １０ Ｔｏｒ
ｒ）を用いて、５００℃で熱処理を行う。すると、シリ
コンｌｌ１１９を材料として、パラジウムシリサイドＲ
１８を通して、該パラジウムシリサイド層１８の下部に
シリコン基板１１と同じ方位＜１００＞をもったシリコ
ンがエピタキシャル成長し、そのシリコンエピタキシャ
ル層２０で第１図ｆｈ）に示すように溝１５が埋め込ま
れるようになる。ここで、溝１５の深さに応じて熱処理
時間を設定する。その結果として、前記第１図（ｈ）に
示すように、シリコン基板１１の表面まで溝１５がシリ
コンエピタキシャル層２０で埋め込まれろようにする。After that, a vacuum annealing furnace (2 to 5 X 10 Tor
Heat treatment is performed at 500° C. using Then, using silicon ll119 as a material, palladium silicide R
18, silicon having the same orientation <100> as the silicon substrate 11 is epitaxially grown under the palladium silicide layer 18, and the groove 15 is filled with the silicon epitaxial layer 20 as shown in FIG. 1 fh). Become. Here, the heat treatment time is set depending on the depth of the groove 15. As a result, the groove 15 is filled with the silicon epitaxial layer 20 up to the surface of the silicon substrate 11, as shown in FIG. 1(h).
なお、シリコンのエピタキシャル成長速度は、熱処理開
始から約１８分までは約１２０人／ｍ ｉ ｎで、それ
以降は約１５人／ｍ ｉ ｎである。Note that the epitaxial growth rate of silicon is about 120 people/min from the start of the heat treatment to about 18 minutes, and about 15 people/min thereafter.
最後に、第１図（ム）に示すように、シリコン基板１１
表面が露出するまで上層膜、具体的には残存シリコン層
１９、シリコン窒化１１１ｊｌ ３、熱酸化膜１２、酸
化膜サイドウオール１６ａの一部、前記エピタキシャル
成長により溝上部に移動したパラジウムシリサイドＩ’
！１１８をドライエツチングにより除去する。以上によ
り、２０００〜３０００人幅の酸化膜サイドウオール１
６ａが素子分離領域として基板１１内に埋め込まれ、そ
の素子分離領域の内側が活性領域としてのシリコンエピ
タキシャルＮＪ２０で埋め込まれた構造が完成する。Finally, as shown in FIG.
The upper layer film, specifically the remaining silicon layer 19, silicon nitride 111jl 3, thermal oxide film 12, part of the oxide film sidewall 16a, and palladium silicide I' that has moved to the upper part of the groove due to the epitaxial growth, until the surface is exposed.
! 118 is removed by dry etching. As a result of the above, the oxide film side wall 1 with a width of 2000 to 3000
6a is buried in the substrate 11 as an element isolation region, and the inside of the element isolation region is embedded with silicon epitaxial NJ20 as an active region.
（発明の効果）
以上詳細に説明したように、この発明の製造方法によれ
ば、シリコン基板に形成された溝の側壁部に、酸化膜の
全面形成と異方性エツチングにより、酸化膜からなる素
子分離領域を形成し、残りの溝内は、パラジウムシリサ
イドを用いたシリコンエピタキシャル成長技術を使って
シリコンエピタキシャル層（アクティブ領域）で埋めろ
ようにしたので、２０００〜３０００人幅の狭い素子分
離領域を形成でき、半導体装置の高密度化が図れる。(Effects of the Invention) As described above in detail, according to the manufacturing method of the present invention, an oxide film is formed on the side wall of a groove formed in a silicon substrate by forming an oxide film on the entire surface and anisotropic etching. After forming the element isolation region, the remaining trench was filled with a silicon epitaxial layer (active region) using silicon epitaxial growth technology using palladium silicide, thereby forming a narrow element isolation region with a width of 2,000 to 3,000 layers. This makes it possible to increase the density of semiconductor devices.
第１図はこの発明の半導体装置の製造方法の一実施例を
示す工程断面図、第２図は従来のトレンチ型素子分離領
域の形成方法を示す工程断面図である。
１１・・単結晶シリコン基板、１５・・・溝、１６・・
・酸化膜、１６ａ・・酸化膜サイドウオール、１７・・
パラジウム層、１８・・・パラジウムシリサイド層、１
９・・・シリコン層、２０・・シリコンエピタキシャル
層。
第
図
」（噛号萌−デ）色イｊ゛ｊの工形１行面図第１図
第
図
第
図FIG. 1 is a process sectional view showing an embodiment of the method for manufacturing a semiconductor device according to the present invention, and FIG. 2 is a process sectional view showing a conventional method for forming a trench type element isolation region. 11... Single crystal silicon substrate, 15... Groove, 16...
- Oxide film, 16a... Oxide film side wall, 17...
Palladium layer, 18... Palladium silicide layer, 1
9...Silicon layer, 20...Silicon epitaxial layer. 1-line drawing of the color Ij゛j.
Claims (1)
酸化膜の全面形成と異方性エッチングにより前記溝の側
壁部に素子分離領域として酸化膜を形成する工程と、 （ｂ）その後、パラジウム層の形成と熱処理により、基
板シリコンが露出している前記溝底部にパラジウムシリ
サイド層を形成する工程と、 （ｃ）その後、前記溝を埋めるようにシリコンを堆積さ
せる工程と、 （ｄ）その後、熱処理を行うことにより、前記シリコン
を材料として、前記パラジウムシリサイド層を通して該
パラジウムシリサイド層の下部にシリコンをエピタキシ
ャル成長させ、アクティブ領域としての該シリコンエピ
タキシャル層で溝を埋める工程と、 （ｃ）その後、前記エピタキシャル成長に伴い溝上部に
移動した前記パラジウムシリサイド層を含む基板表面上
の不要な膜を除去する工程とを具備してなる半導体装置
の製造方法。[Claims] (a) After forming a groove on the surface of a single crystal silicon substrate,
(b) forming an oxide film as an element isolation region on the sidewalls of the trench by forming an oxide film on the entire surface and anisotropic etching; a step of forming a palladium silicide layer at the bottom of the trench; (c) a step of depositing silicon to fill the trench; and (d) a heat treatment to form the palladium silicide layer using the silicon as a material. epitaxially growing silicon on the bottom of the palladium silicide layer through the layer and filling the trench with the silicon epitaxial layer as an active region; (c) a substrate including the palladium silicide layer that has subsequently moved to the top of the trench with the epitaxial growth; 1. A method for manufacturing a semiconductor device, comprising the step of removing an unnecessary film on a surface.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20938688A JPH0258848A (en) | 1988-08-25 | 1988-08-25 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20938688A JPH0258848A (en) | 1988-08-25 | 1988-08-25 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258848A true JPH0258848A (en) | 1990-02-28 |
Family
ID=16572051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20938688A Pending JPH0258848A (en) | 1988-08-25 | 1988-08-25 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258848A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5164887A (en) * | 1990-09-03 | 1992-11-17 | Citizen Watch Co., Ltd. | Pocket size electronic device having x- and y-drivers separately arranged in cover and body |
| US6861672B2 (en) * | 1995-01-19 | 2005-03-01 | Matsushita Electric Industrial Co., Ltd. | Semiconductor light emitting element and method for fabricating the same |
-
1988
- 1988-08-25 JP JP20938688A patent/JPH0258848A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5164887A (en) * | 1990-09-03 | 1992-11-17 | Citizen Watch Co., Ltd. | Pocket size electronic device having x- and y-drivers separately arranged in cover and body |
| US6861672B2 (en) * | 1995-01-19 | 2005-03-01 | Matsushita Electric Industrial Co., Ltd. | Semiconductor light emitting element and method for fabricating the same |
| US7368766B2 (en) | 1995-01-19 | 2008-05-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor light emitting element and method for fabricating the same |
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