JPH0256651A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH0256651A JPH0256651A JP63208520A JP20852088A JPH0256651A JP H0256651 A JPH0256651 A JP H0256651A JP 63208520 A JP63208520 A JP 63208520A JP 20852088 A JP20852088 A JP 20852088A JP H0256651 A JPH0256651 A JP H0256651A
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- Japan
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- cache memory
- purge
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- Pending
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- 230000015654 memory Effects 0.000 claims abstract description 61
- 238000010926 purge Methods 0.000 claims abstract description 61
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、メモリアクセスを高速化するためのキャッ
シュメモリが用いられたメモリ装置に関連し、殊にこの
発明は、キャッシュメモリの内容を部分的に無効にする
操作（これを「パージ」という）を可能としたメモリ装
置に関する。
シュメモリが用いられたメモリ装置に関連し、殊にこの
発明は、キャッシュメモリの内容を部分的に無効にする
操作（これを「パージ」という）を可能としたメモリ装
置に関する。
〈従来の技術〉
従来のこの種メモリシステムは、第２図に示す如く、Ｃ
ＰＵ２を制御主体として記憶制御にＭ Ｍ Ｕ （Ｍｅ
ｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉ ｔ）より成
るアドレス変換機構３と論理キャッシュメモリ４とを用
いると共に、主メモリ１の周辺にアドレスレジスタ５．
取出データレジスタ６、書込データレジスタ７などを設
けて構成されている。前記ＣＰＵ２に、例えばつぎに実
行する機械語命令のアドレスがセットされると、キャッ
シュメモリ４がアクセスされ、もしキャッシュメモリ４
内にその命令が存在すればＣＰＵ２に取り込まれ、命令
の解読が行われて所定の制御信号が生成される。
ＰＵ２を制御主体として記憶制御にＭ Ｍ Ｕ （Ｍｅ
ｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉ ｔ）より成
るアドレス変換機構３と論理キャッシュメモリ４とを用
いると共に、主メモリ１の周辺にアドレスレジスタ５．
取出データレジスタ６、書込データレジスタ７などを設
けて構成されている。前記ＣＰＵ２に、例えばつぎに実
行する機械語命令のアドレスがセットされると、キャッ
シュメモリ４がアクセスされ、もしキャッシュメモリ４
内にその命令が存在すればＣＰＵ２に取り込まれ、命令
の解読が行われて所定の制御信号が生成される。
このキャッシュメモリ４は、第３図に示す如く、主メモ
リ１上のアドレスがセットされるりグ部４ａと、そのア
ドレスに格納された主メモ＋７１上のデータがセットさ
れるデータ部４ｂと、このデータの有効・無効がセット
されるバリッド部４Ｃとを備えており、特にこの例の場
合、キャッシュメモリ４のエントリの選択に論理アドレ
スの下位ビット（図中、Ａ １−１・・・・Ａｏで示す
）を用い、タグ部４ａには論理アドレスの上位ビット（
図中、Ａ、−１・・・・ＡｊＬで示す）にコンテキスト
レジスタ８の内容や、プログラムの区別や命令とデータ
との区別を行うためのファンクションコードなどを付加
したものを記憶させている。なお前記のコンテキストレ
ジスタ８はプロセス毎に割り当てられた値（図中、ｃｎ
−＋ ・・・・Ｃ０で示す）がセットされ、これにより
プロセス毎にＭＭＵの選択がなされることになる。
リ１上のアドレスがセットされるりグ部４ａと、そのア
ドレスに格納された主メモ＋７１上のデータがセットさ
れるデータ部４ｂと、このデータの有効・無効がセット
されるバリッド部４Ｃとを備えており、特にこの例の場
合、キャッシュメモリ４のエントリの選択に論理アドレ
スの下位ビット（図中、Ａ １−１・・・・Ａｏで示す
）を用い、タグ部４ａには論理アドレスの上位ビット（
図中、Ａ、−１・・・・ＡｊＬで示す）にコンテキスト
レジスタ８の内容や、プログラムの区別や命令とデータ
との区別を行うためのファンクションコードなどを付加
したものを記憶させている。なお前記のコンテキストレ
ジスタ８はプロセス毎に割り当てられた値（図中、ｃｎ
−＋ ・・・・Ｃ０で示す）がセットされ、これにより
プロセス毎にＭＭＵの選択がなされることになる。
かくして論理アドレスが与えられると、対応するアドレ
ス情報がタグ部４ａに存在するか否かがコンパレータ９
にて判断される。その結果、コンパレータ９が一致判別
をなし、かつ対応するバリッド部４Ｃに有効がセットさ
れているときは、アンド回路１０はキャツシュヒツトを
示す信号を出力し、対応するデータ部４ｂよりデータの
取出しが行われる。
ス情報がタグ部４ａに存在するか否かがコンパレータ９
にて判断される。その結果、コンパレータ９が一致判別
をなし、かつ対応するバリッド部４Ｃに有効がセットさ
れているときは、アンド回路１０はキャツシュヒツトを
示す信号を出力し、対応するデータ部４ｂよりデータの
取出しが行われる。
〈発明が解決しようとする問題点〉
ところで上記のメモリシステムにおいては、キャッシュ
メモリ４の内容を必要に応じて適時パージすることが必
要であり、この場合にはキャッシュメモリ４の前記バリ
ッド部４Ｃに無効がセットされることになる。ところが
キャッシュメモリ４の内容のうち、特定部分のみをパー
ジしたいような場合、従来はそのような部分的なパージ
が困難であるため、キャッシュメモリ４の内容全てをパ
ージする必要があった。このためパージの頻度が増し、
キャツシュヒツト率が低下するなどの問題があった。
メモリ４の内容を必要に応じて適時パージすることが必
要であり、この場合にはキャッシュメモリ４の前記バリ
ッド部４Ｃに無効がセットされることになる。ところが
キャッシュメモリ４の内容のうち、特定部分のみをパー
ジしたいような場合、従来はそのような部分的なパージ
が困難であるため、キャッシュメモリ４の内容全てをパ
ージする必要があった。このためパージの頻度が増し、
キャツシュヒツト率が低下するなどの問題があった。
この発明は、上記問題に着目してなされたもので、キャ
ッシュメモリに簡単な回路構成を付加することにより、
キャッシュメモリの内容を部分的にパージできる新規な
メモリ装置を提供することを目的とする。
ッシュメモリに簡単な回路構成を付加することにより、
キャッシュメモリの内容を部分的にパージできる新規な
メモリ装置を提供することを目的とする。
〈問題点を解決するための手段〉
上記目的を達成するため、この発明のメモリ装置では、
アドレス情報とデータとを対応させて格納するためのキ
ャッシュメモリと、キャッシュメモリのアクセス時にキ
ャッシュメモリの内容を部分的にパージするためのパー
ジ回路部とを具備させると共に、前記パージ回路部は、
パージすべきキャッシュメモリの内容につきそのアドレ
ス情報を記憶させるための記憶部と、アクセスしたキャ
ッシュメモリのアドレス情報を前記記憶部の記憶内容と
照合してその一致時にパージ信号を生成するパージ信号
生成部とで構成することにしている。
アドレス情報とデータとを対応させて格納するためのキ
ャッシュメモリと、キャッシュメモリのアクセス時にキ
ャッシュメモリの内容を部分的にパージするためのパー
ジ回路部とを具備させると共に、前記パージ回路部は、
パージすべきキャッシュメモリの内容につきそのアドレ
ス情報を記憶させるための記憶部と、アクセスしたキャ
ッシュメモリのアドレス情報を前記記憶部の記憶内容と
照合してその一致時にパージ信号を生成するパージ信号
生成部とで構成することにしている。
く作用〉
パージすべきキャッシュメモリの内容につきそのアドレ
ス情報をパージ回路部の記憶部に記憶させると、キャッ
シュメモリのアクセス時に、アクセスしたキャッシュメ
モリのアドレス情報と前記記憶部の記憶内容とがパージ
信号生成部にて照合される。その結果、両者が一敗する
とき、パージ信号生成部はパージ信号を生成して出力す
るもので、これによりキャッシュメモリの部分的なパー
ジが可能となる。
ス情報をパージ回路部の記憶部に記憶させると、キャッ
シュメモリのアクセス時に、アクセスしたキャッシュメ
モリのアドレス情報と前記記憶部の記憶内容とがパージ
信号生成部にて照合される。その結果、両者が一敗する
とき、パージ信号生成部はパージ信号を生成して出力す
るもので、これによりキャッシュメモリの部分的なパー
ジが可能となる。
〈実施例〉
第１図は、この発明の一実施例にかかるメモリ装置１１
の概略構成を示している。
の概略構成を示している。
図示例のメモリ装置１１は、インデックスにて指定され
る複数のキャッシュメモリ４を含むものであって、パー
ジコントローラ１２と、記憶部１３と、パージ信号生成
部１４とで構成されている。
る複数のキャッシュメモリ４を含むものであって、パー
ジコントローラ１２と、記憶部１３と、パージ信号生成
部１４とで構成されている。
各キャッシュメモリ４は、タグ部４ａ、データ部４ｂ、
バリッド部４Ｃに加えて、パージ回数がセットされるカ
ウント部４ｄを具備するものであって、キャッシュメモ
リ４のエントリの選択に論理アドレスの下位ビットを用
い、タグ部４ａには論理アドレスの上位ビットにコンテ
キストレジスタの内容やファンクションコードなどを付
加したものを記憶させている。
バリッド部４Ｃに加えて、パージ回数がセットされるカ
ウント部４ｄを具備するものであって、キャッシュメモ
リ４のエントリの選択に論理アドレスの下位ビットを用
い、タグ部４ａには論理アドレスの上位ビットにコンテ
キストレジスタの内容やファンクションコードなどを付
加したものを記憶させている。
記憶部１３は、複数個のパージレジスタ１５を含んでお
り、パージコントローラ１２にパージすべきアドレス範
囲を指定すると、パージすべきアドレスの内容と、キャ
ッシュメモリ４のタグ部４ａにセットされたアドレス情
報の何ビット目と比較するかというマスクビットとが、
いずれかパージレジスタ１５にセットされる。
り、パージコントローラ１２にパージすべきアドレス範
囲を指定すると、パージすべきアドレスの内容と、キャ
ッシュメモリ４のタグ部４ａにセットされたアドレス情
報の何ビット目と比較するかというマスクビットとが、
いずれかパージレジスタ１５にセットされる。
この場合にアドレス範囲の指定は、コンテキストレジス
タの値やファンクションコードの単位で行ってもよい。
タの値やファンクションコードの単位で行ってもよい。
なお各パージレジスタ１５には、パージすべきアドレス
範囲を記憶させる部分の他に、パージ回数をセットする
ための部分が設けてあり、このパージ回数のセット部分
は最初はゼロにクリアされている。
範囲を記憶させる部分の他に、パージ回数をセットする
ための部分が設けてあり、このパージ回数のセット部分
は最初はゼロにクリアされている。
パージ信号生成部１４は、各パージレジスタ１５の記憶
内容（アドレス範囲とパージ回数）と各キャンシュメモ
リ４のタグ部４ａおよびカウント部４ｄの内容とを比較
するための複数のコンパレータ１６と、各コンパレータ
１６の出力をキャッシュメモリ４毎に入力する複数のオ
ア回路１７とを含んでおり、いずれかコンパレータ１６
が一致判別を行ったとき、パージ信号が生成されて対応
するオア回路１７より出力される。
内容（アドレス範囲とパージ回数）と各キャンシュメモ
リ４のタグ部４ａおよびカウント部４ｄの内容とを比較
するための複数のコンパレータ１６と、各コンパレータ
１６の出力をキャッシュメモリ４毎に入力する複数のオ
ア回路１７とを含んでおり、いずれかコンパレータ１６
が一致判別を行ったとき、パージ信号が生成されて対応
するオア回路１７より出力される。
上記構成において、パージすべきキャッシュメモリ４の
内容につきそのアドレス範囲をパージコントローラ１２
に指定すると、その指定内容が記憶部１３のいずれかパ
ージレジスタ１５に記憶される。さらに他にパージすべ
きキヤ・ンシュメモリ４の内容があれば、同様にそのア
ドレス範囲をパージコントローラ１２に指定すれば、そ
の指定内容は他のパージレジスタ１５に記憶される。
内容につきそのアドレス範囲をパージコントローラ１２
に指定すると、その指定内容が記憶部１３のいずれかパ
ージレジスタ１５に記憶される。さらに他にパージすべ
きキヤ・ンシュメモリ４の内容があれば、同様にそのア
ドレス範囲をパージコントローラ１２に指定すれば、そ
の指定内容は他のパージレジスタ１５に記憶される。
つぎにキャッシュメモリ４へのアクセスがあったとき、
パージ信号生成部１４の各コンパレータ１６において、
アクセスしたタグ部４ａの゛アドレス情報と記憶部１３
の各パージレジスタ１５にセットされたアドレス情報と
が比較される共に、カウント部４ｄのパージ回数と各パ
ージレジスタ１５にセットされたパージ回数とが比較さ
れる。その結果、いずれもが一致すると判断されたとき
、そのコンパレータ１６は一致出力としてのパージ信号
を生成し、これをオア回路１７を通じて出力する。これ
によりキャッシュメモリ４の対応するバリッド部４ｃに
無効がセントされてキャッシュメモリ４が部分的にパー
ジされると共に、このときのキャッシュメモリ４のアク
セスはキャッシュミスとみなされることになる。
パージ信号生成部１４の各コンパレータ１６において、
アクセスしたタグ部４ａの゛アドレス情報と記憶部１３
の各パージレジスタ１５にセットされたアドレス情報と
が比較される共に、カウント部４ｄのパージ回数と各パ
ージレジスタ１５にセットされたパージ回数とが比較さ
れる。その結果、いずれもが一致すると判断されたとき
、そのコンパレータ１６は一致出力としてのパージ信号
を生成し、これをオア回路１７を通じて出力する。これ
によりキャッシュメモリ４の対応するバリッド部４ｃに
無効がセントされてキャッシュメモリ４が部分的にパー
ジされると共に、このときのキャッシュメモリ４のアク
セスはキャッシュミスとみなされることになる。
なおパージレジスタ１５のパージ回数がオーバフローし
た場合やパージレジスタ１５の個数を越えてパージすべ
きキャッシュメモリ４の内容が指定された場合には、キ
ャッシュメモリ４の全体をパージする。この場合にはパ
ージ回数の計数値もすべてクリアされる。
た場合やパージレジスタ１５の個数を越えてパージすべ
きキャッシュメモリ４の内容が指定された場合には、キ
ャッシュメモリ４の全体をパージする。この場合にはパ
ージ回数の計数値もすべてクリアされる。
〈発明の効果〉
この発明は上記の如く、パージ回路部としてパージすべ
きキャッシュメモリの内容につきそのアドレス情報を記
憶させるための記憶部と、アクセスしたキャッシュメモ
リのアドレス情報を前記記憶部の記憶内容と照合してそ
の一致時にパージ信号を生成するパージ信号生成部とを
設けたから、キャッシュメモリのアクセス時にキャッシ
ュメモリの内容を部分的にパージすることが可能となり
、キャッシュメモリの全体をパージする従来例と比較し
てキャツシュヒツト率を向上できるなど、発明目的を達
成した顕著な効果を奏する。
きキャッシュメモリの内容につきそのアドレス情報を記
憶させるための記憶部と、アクセスしたキャッシュメモ
リのアドレス情報を前記記憶部の記憶内容と照合してそ
の一致時にパージ信号を生成するパージ信号生成部とを
設けたから、キャッシュメモリのアクセス時にキャッシ
ュメモリの内容を部分的にパージすることが可能となり
、キャッシュメモリの全体をパージする従来例と比較し
てキャツシュヒツト率を向上できるなど、発明目的を達
成した顕著な効果を奏する。
第１図はこの発明の一実施例にかかるメモリ装置の概略
構成を示す説明図、第２図はメモリシステムの概略構成
を示すブロック図、第３図は従来のキャッシュメモリの
構成を示す説明図である。 ４・・・・キャッシュメモリ １１・・・・メモリ装置 １３・・・・記憶部１
４・・・・パージ信号生成部
構成を示す説明図、第２図はメモリシステムの概略構成
を示すブロック図、第３図は従来のキャッシュメモリの
構成を示す説明図である。 ４・・・・キャッシュメモリ １１・・・・メモリ装置 １３・・・・記憶部１
４・・・・パージ信号生成部
Claims (1)
- 【特許請求の範囲】 アドレス情報とデータとを対応させて格納するためのキ
ャッシュメモリと、キャッシュメモリのアクセス時にキ
ャッシュメモリの内容を部分的にパージするためのパー
ジ回路部とを具備したメモリ装置であって、 前記パージ回路部は、パージすべきキャッシュメモリの
内容につきそのアドレス情報を記憶させるための記憶部
と、アクセスしたキャッシュメモリのアドレス情報を前
記記憶部の記憶内容と照合してその一致時にパージ信号
を生成するパージ信号生成部とで構成されて成るメモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208520A JPH0256651A (ja) | 1988-08-23 | 1988-08-23 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208520A JPH0256651A (ja) | 1988-08-23 | 1988-08-23 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0256651A true JPH0256651A (ja) | 1990-02-26 |
Family
ID=16557535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63208520A Pending JPH0256651A (ja) | 1988-08-23 | 1988-08-23 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0256651A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520189A (ja) * | 1991-07-17 | 1993-01-29 | Shikoku Nippon Denki Software Kk | キヤツシユメモリ |
-
1988
- 1988-08-23 JP JP63208520A patent/JPH0256651A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520189A (ja) * | 1991-07-17 | 1993-01-29 | Shikoku Nippon Denki Software Kk | キヤツシユメモリ |
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