JPH0255817B2 - - Google Patents
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- JPH0255817B2 JPH0255817B2 JP60129280A JP12928085A JPH0255817B2 JP H0255817 B2 JPH0255817 B2 JP H0255817B2 JP 60129280 A JP60129280 A JP 60129280A JP 12928085 A JP12928085 A JP 12928085A JP H0255817 B2 JPH0255817 B2 JP H0255817B2
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- Multi Processors (AREA)
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数台のプロセツサを具備するデー
タ転送制御装置に関し、特にいずれのプロセツサ
も一定時間内に最低一度以上データ転送を行わな
ければ、システムとして正常動作を保てないデー
タ転送制御装置に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a data transfer control device equipped with a plurality of processors, and in particular, if none of the processors transfers data at least once within a certain period of time, This relates to a data transfer control device that cannot maintain normal operation as a system.
従来この種のデータ転送技術としては、本出願
人が先に出願した特願昭53−058841号（特公昭57
−58690号公報）の明細書及び図面に開示された
ものがある。第２図は該データ転送装置のシステ
ム構成を示すブロツク図である。図示するよう
に、データ転送装置はＮ台のデータ送信用及びデ
ータ受信用プロセツサPM１，PM２……PMn、
システムコントローラSC、バスアービタBAを具
備している。該データ転送装置においては、下記
のようなデータ転送制御を行なつている。
Conventionally, this type of data transfer technology has been disclosed in Japanese Patent Application No. 53-058841 (Japanese Patent Publication No.
There are some disclosed in the specification and drawings of Japanese Patent Publication No. -58690. FIG. 2 is a block diagram showing the system configuration of the data transfer device. As shown in the figure, the data transfer device includes N data transmission and data reception processors PM1, PM2...PMn,
Equipped with system controller SC and bus arbiter BA. The data transfer device performs the following data transfer control.
送信用プロセツサからデータ転送要求信号をシ
ステムコントローラSCに入力しどのデータ転送
要求信号を許可するかを決定し、受信プロセツサ
に対して受信要求信号を出力する。次に受信側で
受信転送要求信号を受信した受信プロセツサから
データ入力許可信号を入力し、そのときデータ転
送要求信号を許可する送信プロセツサに対してデ
ータ転送許可信号を出力する。この時初めてデー
タ転送が許可されデータ転送が行なわれ、データ
転送要求の許可された送信プロセツサからのデー
タ転送要求信号がなくなつたときデータ転送が終
了する。 A data transfer request signal is input from the transmitting processor to the system controller SC, which determines which data transfer request signal is to be permitted, and outputs a receiving request signal to the receiving processor. Next, on the receiving side, a data input permission signal is inputted from the reception processor that has received the reception transfer request signal, and the data transfer permission signal is outputted to the transmission processor that allows the data transfer request signal at that time. At this time, data transfer is permitted for the first time and data transfer is performed, and data transfer ends when there is no longer a data transfer request signal from the transmitting processor whose data transfer request was permitted.
しかしながら、上記従来のデータ転送制御装置
においては、あるプロセツサのデータ転送要求信
号が一定時間内に一度も許可されないことが原因
でシステムに異常が発生する場合がある。その場
合上記従来のデータ転送装置においては、その異
常を検出する手段を有していない為、異常がどの
プロセツサ間でのデータ転送時に発生した異常な
のかを解析する事が困難であり、更にその異常が
データ転送に起因するものであるか否かも判断で
きない場合が生じるという欠点があつた。
However, in the conventional data transfer control device described above, an abnormality may occur in the system because the data transfer request signal of a certain processor is never permitted within a certain period of time. In this case, the conventional data transfer device described above does not have a means to detect the abnormality, so it is difficult to analyze which processor the abnormality occurred during data transfer between. There is a drawback that it may not be possible to determine whether or not the abnormality is caused by data transfer.
本発明は上述の点に鑑みてなされたもので、デ
ータ転送の異常検出を可能にし、その異常の原因
を解析するために異常検出時の情報を保持するこ
とのできるデータ転送制御装置を提供することに
ある。 The present invention has been made in view of the above-mentioned points, and provides a data transfer control device that can detect an abnormality in data transfer and retain information at the time of abnormality detection in order to analyze the cause of the abnormality. There is a particular thing.
上記問題点を解決するため本発明は、Ｎ台のプ
ロセツサ及び制御部を具備し、該制御部で前記プ
ロセツサからのデータ転送要求信号を入力し、前
記プロセツサへデータ転送許可信号を出力するデ
ータ転送制御装置において、一定時間内に一度以
上データ転送許可信号が出力されることを正常動
作として示すＮ個のフラグと、一定時間経過後Ｎ
個のフラグの内１個でも正常を示さないフラグが
存在することを異常として検出する異常検出器
と、該異常検出器が異常を検出した時のＮ個のフ
ラグの内容を記憶するレジスタと、異常検出器が
異常を検出した時のＮ台のプロセツサからのデー
タ転送要求信号内容を記録するレジスタとを設け
てデータ転送制御装置を構成した。
In order to solve the above problems, the present invention includes N processors and a control section, and the control section inputs a data transfer request signal from the processor and outputs a data transfer permission signal to the processor. In the control device, there are N flags that indicate normal operation that the data transfer permission signal is output more than once within a certain period of time, and N flags that indicate that the data transfer permission signal is output once or more within a certain period of time.
an abnormality detector that detects as an abnormality the presence of even one flag out of the N flags that does not indicate normality, and a register that stores the contents of the N flags when the abnormality detector detects an abnormality; A data transfer control device was constructed by providing a register for recording the contents of data transfer request signals from N processors when an abnormality was detected by the abnormality detector.
データ転送制御装置を上記のように構すること
により、異常検出器が一定時間経過後に１個でも
正常を示さないフラグ存在することを検出するこ
とにより異常が検出でき、しかもその時のＮ個の
フラグの内容とＮ台のプロセツサからのデータ転
送要求信号の内容をそれぞれ記録するレジスタと
を設けているから、そのレジスタの記憶内容か
ら、プロセツサ間の異常かそれともその他の原因
による異常かを判別でき、更にプロセツサ間の異
常である場合、それがどのプロセツサ間の異常で
あるかを容易に判別できる。
By configuring the data transfer control device as described above, an abnormality can be detected by the abnormality detector detecting the existence of even one flag that does not indicate normality after a certain period of time has passed, and moreover, the abnormality can be detected by Since there are registers for recording the contents of the data transfer request signals from the N processors and the contents of the data transfer request signals from the N processors, it is possible to determine from the contents of the registers whether the abnormality is between the processors or due to some other cause. Furthermore, if there is an abnormality between processors, it is possible to easily determine which processor the abnormality is between.
以下、本発明の一実施例を図面に基づいて説明
する。
Hereinafter, one embodiment of the present invention will be described based on the drawings.
第１図は本発明に係るデータ転送制御装置のシ
ステム構成を示すブロツク回路図である。図示す
るように、データ転送制御装置は、フラグ１−１
……１−Ｎ、レジスタ２−１……２−Ｎ、レジス
タ３−１……３−Ｎ、アンド回路４０、タイマー
５０、及び制御部６０を具備する。 FIG. 1 is a block circuit diagram showing the system configuration of a data transfer control device according to the present invention. As shown in the figure, the data transfer control device has flags 1-1
...1-N, registers 2-1...2-N, registers 3-1...3-N, an AND circuit 40, a timer 50, and a control section 60.
第１図において、REQ−１……REQ−Ｎは、
各プロセツサからのデータ転送要求信号線であ
り、制御部６０の入力ピンとレジスタ２−１……
２−Ｎの入力ピンＤに接続される。ACK−１…
…ACK−Ｎは、上記制御部６０から出力される
データ転送許可信号線であり、上記各プロセツサ
とフラグ１−１……１−Ｎ、の入力ピンＳとに接
続される。８−１……８−Ｎは、タイマー５０の
出力ピンＱが値「１」にセツトされた時の前記デ
ータ転送要求信号線REQ−１……REQ−Ｎの信
号内容を表わす信号線であり、レジスタ２−１…
…２−Ｎの出力ピンＱに接続される。９−１……
９−Ｎは、タイマー５０の出力ピンＱが値「１」
にセツトされた時の前記Ｎ個のフラグ１−１……
１−Ｎの内容を示す信号線であり、レジスタ３−
１……３−Ｎの出力ピンＱに接続される。フラグ
１−１……１−Ｎ、の各出ピンＱは、前記レジス
タ３−１……３−Ｎの各入力ピンＤと各々接続さ
れると共に、アンド回路４０の入力ピンにも接続
される。アンド回路４０の出力ピンは、前記タイ
マー５０の入力ピンCLRとフラグ１−１……１
−Ｎ、の入力ピンＲとに接続される。また、タイ
マー５０の出力ピンＱは、前記レジスタ２−１…
…２−Ｎの入力ピンCK及びレジスタ３−１……
３−Ｎの入力ピンCKとも接続される。 In Figure 1, REQ-1...REQ-N are
These are data transfer request signal lines from each processor, and input pins of the control unit 60 and registers 2-1...
Connected to input pin D of 2-N. ACK-1...
...ACK-N is a data transfer permission signal line output from the control section 60, and is connected to the input pins S of each of the processors and flags 1-1...1-N. 8-1...8-N are signal lines representing the signal contents of the data transfer request signal lines REQ-1...REQ-N when the output pin Q of the timer 50 is set to the value "1". , register 2-1...
...Connected to output pin Q of 2-N. 9-1...
9-N, the output pin Q of the timer 50 has the value "1"
The N flags 1-1 when set to...
This is a signal line that indicates the contents of register 3-N.
1...Connected to output pin Q of 3-N. The output pins Q of the flags 1-1...1-N are connected to the input pins D of the registers 3-1...3-N, and are also connected to the input pin of the AND circuit 40. . The output pin of the AND circuit 40 is the input pin CLR of the timer 50 and the flag 1-1...1
-N, is connected to the input pin R of the terminal. Further, the output pin Q of the timer 50 is connected to the register 2-1...
...2-N input pin CK and register 3-1...
It is also connected to the input pin CK of 3-N.
フラグ１−１……１−Ｎ、は、一定時間内に一
度以上各プロセツサ毎にデータ転送許可信号が出
力されたとき値「１」にセツトされることを正常
として示すＮ個のフラグであり、入力ピンＳが値
「１」にセツトされると出力ピンＱが値「１」に
セツトされ、入力ピンＲが値「１」にセツトされ
ると出力ピンＱが値「０」にセツトされる。アン
ド回路４０は、前記Ｎ個のフラグ１−１……１−
Ｎ、が全て正常動作を示しているとき値「１」を
出力するアンド回路である。タイマー５０は、一
定時間を計時したとき値「１」を出力するタイマ
ーであり、入力ピンCLRが値「１」から値「０」
にになると初期化され計時を始め、入力ピン
CLRが値「０」の間ずつと計時を続け上記一定
時間内に入力ピンCLRに値「１」が入力される
と計時を止め、入力ピンCLRが値「１」から
「０」になる時初期化され出力ピンＱの値「０」
のまま再び計時を開始するが、上記一定時間内に
入力ピンCLRに値「１」が入力されないと、出
力ピンＱを値「１」にする動作を行なう。ここ
で、アンド回路４０とタイマー５０との組合せ
で、前記Ｎ個のフラグ１−１……１−Ｎの内１個
でも正常動作を示していないフラグが存在するこ
とを異常として検出する異常検出器を構成する。
レジスタ２−１……２−Ｎは、前記タイマー５０
が一定時間を計時してタイマー５０の出力ピンＱ
が値「１」にセツトされた時（即ち異常を検出し
た時）、上記データ転送許可信号線ACK−１……
ACK−Ｎの信号内容を記憶するレジスタである。
レジスタ３−１……３−Ｎは、同じくタイマー５
０の出力ピンＱが値「１」にセツトされた時前記
Ｎ個のフラグ１−１……１−Ｎの内容を記憶する
レジスタである。レジスタ２−１……２−Ｎ及び
レジスタ３−１……３−Ｎは、入力ピンCKに値
「１」がセツトされると、その時入力ピンＤに入
力されている信号の内容をセツトし、出力ピンＱ
を該入力されている信号の内容にセツトする動作
を行なう。制御部６０は、データ転送制御装置の
制御部であり、データ転送要求信号線REQ−１
……REQ−Ｎ及びデータ転送許可信号線ACK−
１……ACK−Ｎを通してデータ転送制御信号の
制御行なう。以下、上記の如く構成されたデータ
転送制御装置の動作を、(a)初期状態、(b)正常動作
の場合、(c)異常検出動作の場合、及び(d)異常解析
と順を追つて詳細に説明する。 Flags 1-1...1-N are N flags that indicate that it is normal to be set to the value "1" when a data transfer permission signal is output for each processor at least once within a certain period of time. , when the input pin S is set to the value "1", the output pin Q is set to the value "1", and when the input pin R is set to the value "1", the output pin Q is set to the value "0". Ru. The AND circuit 40 outputs the N flags 1-1...1-
This is an AND circuit that outputs the value "1" when all N and N indicate normal operation. The timer 50 is a timer that outputs the value "1" when a certain period of time is counted, and the input pin CLR changes from the value "1" to the value "0".
is initialized and starts timing, and the input pin
CLR continues to measure time while the value is "0", and when the value "1" is input to the input pin CLR within the above fixed time, the time measurement stops, and when the input pin CLR changes from the value "1" to "0". Initialized output pin Q value “0”
However, if the value "1" is not input to the input pin CLR within the predetermined time period, the output pin Q is set to the value "1". Here, the combination of the AND circuit 40 and the timer 50 detects as an abnormality the presence of even one flag among the N flags 1-1...1-N that does not indicate normal operation. Configure the vessel.
Registers 2-1...2-N are the timer 50.
measures a certain period of time and outputs the output pin Q of the timer 50.
is set to the value "1" (that is, when an abnormality is detected), the data transfer permission signal line ACK-1...
This is a register that stores the signal contents of ACK-N.
Registers 3-1...3-N are also timer 5.
This register stores the contents of the N flags 1-1...1-N when the output pin Q of 0 is set to the value "1". Registers 2-1...2-N and 3-1...3-N set the contents of the signal being input to input pin D at that time when the value "1" is set to input pin CK. , output pin Q
An operation is performed to set the value to the content of the input signal. The control unit 60 is a control unit of a data transfer control device, and is connected to a data transfer request signal line REQ-1.
...REQ-N and data transfer permission signal line ACK-
1... Controls the data transfer control signal through ACK-N. The operation of the data transfer control device configured as described above will be explained in order: (a) initial state, (b) normal operation, (c) abnormality detection operation, and (d) abnormality analysis. Explain in detail.
(a) 初期状態
前記Ｎ個のフラグ１−１……１−Ｎ、の出力
ピンＱ、タイマー５０の出力ピンＱは全て値
「０」にセツトされており、タイマー５０は初
期化されている。(a) Initial state The output pins Q of the N flags 1-1...1-N and the output pin Q of the timer 50 are all set to the value "0", and the timer 50 is initialized. .
(b) 正常動作の場合
データ転送要求信号線REQ−Ｉからのデー
タ転送要求信号に対して制御部６０によりデー
タ転送許可されるとデータ転送許可信号線
ACK−Ｉのデータ転送許可信号の値「１」と
なり、フラグ１−Ｉの出力ピンＱに値「１」が
セツトされ、フラグ１−Ｉの出力ピンＱが
「１」にセツトされた時、１〜Ｎまで全てのフ
ラグの出力ピンＱが「１」にセツトされことに
なるからアンド回路４０の出力が「１」となり
タイマー５０の入力ピンCLRに該「１」が入
力される。この時タイマー５０は、その出力ピ
ンＱを値「１」にセツトしない。アンド回路４
０出力は、同時にフラグ１−１……１−Ｎの入
力ピンＲを値「１」にセツトし、出力ピンＱを
「０」にリセツトする。これにより、アンド回
路４０の出力が「０」となり、タイマー５０
は、計時を再び開始する。以上の動作がデータ
転送制御装置が正常のあいだ繰り返す。(b) In case of normal operation When data transfer is permitted by the control unit 60 in response to the data transfer request signal from the data transfer request signal line REQ-I, the data transfer permission signal line
When the value of the data transfer permission signal of ACK-I becomes "1", the value "1" is set to the output pin Q of flag 1-I, and the output pin Q of flag 1-I is set to "1". Since the output pins Q of all flags 1 to N are set to "1", the output of the AND circuit 40 becomes "1", and the "1" is input to the input pin CLR of the timer 50. At this time, timer 50 does not set its output pin Q to the value "1". AND circuit 4
The 0 output simultaneously sets the input pins R of the flags 1-1...1-N to the value "1" and resets the output pins Q to "0". As a result, the output of the AND circuit 40 becomes "0", and the timer 50
starts timing again. The above operations are repeated while the data transfer control device is normal.
(c) 異常検出動作の場合
データ転送要求信号線REQ−Ｊからのデー
タ転送要求に対して、制御部６０によりデータ
転送が許可されないとデータ転送許可信号線
ACK−Ｊのデータ転送許可信号の値が「０」
となり、フラグ１−Ｊの出力ピンＱが「０」で
あるからアンド回路４０の出力値が「０」のま
まである。この時フラグ１−１……１−Ｎ、の
入力ピンＲは「０」のままで、フラグ１−１…
…１−Ｎは、リセツトされずその時点でのフラ
グ１−１……１−Ｎにセツトされているデータ
転送許可信号線ACK−１……ACK−Ｎの信号
内容を保持する。また、この時タイマー５０の
入力ピンCLRは値「０」のままであり、タイ
マー５０は計時を続け一定時間経過すると、タ
イマー５０の出力ピンＱの値は「１」となり、
レジスタ２−１……２−Ｎ及びレジスタ３−１
……３−Ｎの入力ピンCKは値「１」にセツト
され、レジスタ２−１……２−Ｎ及びレジスタ
３−１……３−Ｎは、その時点でのデータ転送
要求信号線REQ−１……REQ−Ｎの信号内容
及びフラグ１−１……１−Ｎの出力内容をセツ
トする。(c) In the case of abnormality detection operation If data transfer is not permitted by the control unit 60 in response to a data transfer request from the data transfer request signal line REQ-J, the data transfer permission signal line
The value of the ACK-J data transfer permission signal is “0”
Since the output pin Q of flag 1-J is "0", the output value of the AND circuit 40 remains "0". At this time, the input pins R of flags 1-1...1-N remain at "0", and flags 1-1...
...1-N hold the signal contents of data transfer permission signal lines ACK-1...ACK-N which are not reset and are set to flags 1-1...1-N at that time. Also, at this time, the input pin CLR of the timer 50 remains at the value "0", and the timer 50 continues to measure time, and after a certain period of time has elapsed, the value of the output pin Q of the timer 50 becomes "1".
Register 2-1...2-N and register 3-1
...3-N input pin CK is set to the value "1", and registers 2-1...2-N and registers 3-1...3-N are connected to the data transfer request signal line REQ- at that point. 1...Sets the signal content of REQ-N and the output content of flags 1-1...1-N.
(d) 異常解析
信号線８−Ｊの信号値「０」で且つ信号線９
−Ｊの信号値「０」の場合は、データ転送要求
信号線REQ−Ｊがずつと「０」だつたことを
示しており、Ｊ番目のプロセツサが何らかの原
因でデータ転送要求信号を出力できないのか、
或いはＪ番目のプロセツサと制御部６０との間
のデータ転送要求信号線REQ−Ｊが異常であ
るのかが分かる。信号線８−Ｊの信号線が
「１」で且つ信号線９−Ｊの信号線が「０」の
場合は、データ転送許可信号線ACK−Ｊの信
号値がずつと「０」だつたことを示しており、
何らかの原因でデータ転送制御装置の制御部６
０がデータ転送許可信号をＪ番目のプロセツサ
に出力できないか、或いは受信プロセツサが何
らかの原因でデータ入力許可信号をデータ転送
制御装置に出力できないのか、データ入力許可
信号ライン又は、データ転送許可信号線ACK
−Ｊが異常であるのかが分かる。(d) Abnormality analysis The signal value of signal line 8-J is “0” and signal line 9
If the signal value of -J is "0", this indicates that the data transfer request signal line REQ-J has become "0" one by one, and the J-th processor may not be able to output the data transfer request signal for some reason. ,
Alternatively, it can be determined whether the data transfer request signal line REQ-J between the J-th processor and the control section 60 is abnormal. If the signal line 8-J is "1" and the signal line 9-J is "0", the signal value of the data transfer permission signal line ACK-J is "0". It shows
For some reason, the control unit 6 of the data transfer control device
0 cannot output the data transfer permission signal to the J-th processor, or the receiving processor cannot output the data input permission signal to the data transfer control device for some reason, or the data input permission signal line or the data transfer permission signal line ACK
- It can be seen whether J is abnormal.
以上説明したように本発明によれば、異常検出
手段が一定時間経過後に１個でも正常を示さない
フラグが存在することを検出することにより異常
が検出でき、しかもその時のＮ個のフラグの内容
とＮ台のプロセツサからのデータ転送要求信号の
内容をそれぞれ記録する記憶手段とを設けている
ので、その記憶手段の記憶内容からプロセツサ間
の異常か、それともその他の原因による異常かを
判別でき、更にプロセツサ間の異常である場合そ
れがどのプロセツサ間の異常であるを容易に解析
できるという優れた効果がえられる。
As explained above, according to the present invention, an abnormality can be detected by the abnormality detection means detecting the existence of even one flag that does not indicate normality after a certain period of time has elapsed, and the contents of the N flags at that time. and storage means for recording the contents of the data transfer request signals from the N processors, so that it can be determined from the contents of the storage means whether the abnormality is between the processors or is due to some other cause. Furthermore, if there is an abnormality between processors, it is possible to easily analyze which processor the abnormality is between.
第１図は本発明に係るデータ転送制御装置のシ
ステム構成を示すブロツク回路図、第２図は従来
のデータ転送装置のシステム構成を示すブロツク
図である。
図中、１−１……１−Ｎ…フラグ、２−１……
２−Ｎ…レジスタ、３−１……３−Ｎ…レジス
タ、４０…アンド回路、５０…タイマー、６０…
制御部、REQ−１……REQ−Ｎ…データ転送要
求信号線、ACK−１……ACK−Ｎ…データ転送
許可信号線、８−１……８−Ｎ…信号線、９−１
……９−Ｎ…信号線。
FIG. 1 is a block circuit diagram showing the system configuration of a data transfer control device according to the present invention, and FIG. 2 is a block diagram showing the system configuration of a conventional data transfer device. In the figure, 1-1...1-N...flag, 2-1...
2-N...Register, 3-1...3-N...Register, 40...AND circuit, 50...Timer, 60...
Control unit, REQ-1...REQ-N...Data transfer request signal line, ACK-1...ACK-N...Data transfer permission signal line, 8-1...8-N...Signal line, 9-1
...9-N...Signal line.
Claims (1)
御部で前記プロセツサからのデータ転送要求信号
を入力し、前記プロセツサへデータ転送許可信号
を出力するデータ転送制御装置において、一定時
間内に一度以上前記データ転送許可信号が出力さ
れたことを正常動作として示すＮ個のフラグと、
前記一定時間経過後前記Ｎ個のフラグの内１個で
も正常動作を示さないフラグが存在することを異
常として検出する異常検出手段と、該異常検出手
段が異常を検出した時の前記Ｎ個のフラグの内容
を記憶する記憶手段と、前記異常検出手段が異常
を検出した時のＮ台のプロセツサからのデータ転
送要求信号の内容を記録する記憶手段とを設けた
ことを特徴とするデータ転送制御装置。1. In a data transfer control device comprising N processors and a control unit, the control unit inputs a data transfer request signal from the processor, and outputs a data transfer permission signal to the processor, at least once within a certain period of time. N flags indicating that the data transfer permission signal has been output as a normal operation;
an abnormality detection means for detecting as an abnormality the presence of even one of the N flags that does not indicate normal operation after the certain period of time has elapsed; A data transfer control characterized by comprising a storage means for storing the contents of a flag, and a storage means for recording the contents of data transfer request signals from N processors when the abnormality detection means detects an abnormality. Device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60129280A JPS61286949A (en) | 1985-06-14 | 1985-06-14 | Data transfer controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60129280A JPS61286949A (en) | 1985-06-14 | 1985-06-14 | Data transfer controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61286949A JPS61286949A (en) | 1986-12-17 |
| JPH0255817B2 true JPH0255817B2 (en) | 1990-11-28 |
Family
ID=15005675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60129280A Granted JPS61286949A (en) | 1985-06-14 | 1985-06-14 | Data transfer controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61286949A (en) |
-
1985
- 1985-06-14 JP JP60129280A patent/JPS61286949A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61286949A (en) | 1986-12-17 |
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