JPH0252890B2 - - Google Patents

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JPH0252890B2
JPH0252890B2 JP57098181A JP9818182A JPH0252890B2 JP H0252890 B2 JPH0252890 B2 JP H0252890B2 JP 57098181 A JP57098181 A JP 57098181A JP 9818182 A JP9818182 A JP 9818182A JP H0252890 B2 JPH0252890 B2 JP H0252890B2
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mos transistor
potential
signal
vcc
data
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Setsushi Kamuro
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    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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Description

【発明の詳細な説明】 本発明はMOSトランジスタの駆動回路に関す
るものであり、特に高電位レベルの出力として電
源電位以上の電位を発生させるための駆動回路に
関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a drive circuit for a MOS transistor, and more particularly to a drive circuit for generating a potential higher than a power supply potential as a high potential level output.

電子式卓上計算機、電子式腕時計、電子ゲーム
をはじめ各種の小型電子機器を駆動するために
MOSLSIが用いられ、これらのMOSLSIは通常
電池を電源として動作する形態をとつている。 To drive various small electronic devices including electronic desktop calculators, electronic watches, and electronic games.
MOSLSIs are used, and these MOSLSIs usually operate using batteries as a power source.

処で上記のようなMOSLSIを駆動する場合、
LSI内の回路機能によつては駆動のための電源と
して高電圧、低電圧のように複数種類の電位レベ
ルが要求される。例えばダイナミツクメモリのよ
うな場合各セルに設けられた容量に電荷を保持さ
せるためには、書込み動作に際してはより高い電
位レベルをもつ信号を印加することが必要であ
る。このような要求に応じるためには機器は高・
低電位を夫々与え得る電源を予め備えておかねば
ならないことになる。上記のような不都合に対し
て、近年はLSI内で回路的に処理することにより
１つの電源電圧で電源電圧以上のレベルをもつ出
力信号を発生させるMOSトランジスタの駆動回
路が提案されているが、出力信号を得るためのタ
イミング制御が難かしい等の欠点があつた。 When driving a MOSLSI like the one above,
Depending on the circuit function within the LSI, multiple types of potential levels such as high voltage and low voltage are required as a power source for driving. For example, in the case of a dynamic memory, in order to hold charge in the capacitor provided in each cell, it is necessary to apply a signal having a higher potential level during a write operation. In order to meet these demands, equipment must be
This means that a power source capable of supplying a low potential must be prepared in advance. To address the above-mentioned disadvantages, in recent years, MOS transistor drive circuits have been proposed that generate output signals with a level higher than the power supply voltage using a single power supply voltage through circuit processing within the LSI. There were drawbacks such as difficulty in timing control to obtain the output signal.

本発明は上記従来の駆動回路における欠点を除
去し、簡単な回路構成で電源電圧以上の高電位レ
ベルをもつ出力信号を形成し得る駆動回路を提供
するものである。5MOSトランジスタ／セルから
構成されたスタテイツクRAMを駆動する回路を
実施例に挙げて本発明を詳細に説明する。 The present invention eliminates the drawbacks of the conventional drive circuits described above and provides a drive circuit capable of forming an output signal having a high potential level higher than the power supply voltage with a simple circuit configuration. The present invention will be explained in detail by taking as an example a circuit for driving a static RAM composed of 5 MOS transistors/cells.

まずスタテイツクRAMを構成するメモリセル
構造を第１図ａ，ｂ，ｃに示す。第１図ａはフリ
ツプフロツプの負荷素子を高抵抗素子R1，R2で、
第１図ｂはエンハンスメント型MOSトランジス
タで、第１図ｃはデイプリージヨン型MOSトラ
ンジスタで構成し、該フリツプフロツプにデータ
の書込み／読出し用のトランスフアゲートMOS
トランジスタQ0を１個接続して構成されている。
該トランスフアゲートMOSトランジスタQ0の他
端はデータ線に接続されて、書込むためのデータ
の供給及びフリツプフロツプから読出されたデー
タがのせられ、ゲートにはワード線が接続されて
セルが選択される。上記メモリセル構造は、高レ
ベル信号・低レベル信号に拘わらず１個のトラン
スフアゲートMOSトランジスタQ0を介してデー
タ保持用フリツプフロツプがデータ線に接続され
る。 First, the memory cell structures constituting the static RAM are shown in FIGS. 1a, b, and c. In Figure 1a, the load elements of the flip-flop are high resistance elements R 1 and R 2 .
Figure 1b is an enhancement type MOS transistor, Figure 1c is a depletion type MOS transistor, and the flip-flop has a transfer gate MOS transistor for writing/reading data.
It is constructed by connecting one transistor Q 0 .
The other end of the transfer gate MOS transistor Q0 is connected to a data line to supply data for writing and data read from a flip-flop, and the gate is connected to a word line to select a cell. . In the above memory cell structure, the data holding flip-flop is connected to the data line through one transfer gate MOS transistor Q0 regardless of whether the signal is a high level signal or a low level signal.

ここで上記セル構造において、ワード線に従来
の6MOSトランジスタからなるセル構造の場合と
同じワード線信号を供給した場合には、メモリセ
ルに高レベルデータを書込むことは困難である。
そのため上記メモリセル構造の回路においては、
データ書込み時のワード線式号のレベルVWを読
出し時のワード線信号レベルVRに比べて高く
（VW＞VR）設定する。読出し時のワード線信号
レベルVRを電源Vccに選んだとすると、後述す
る説明から容易に理解し得るが、例えば書込み時
のワード線信号レベルVWは（Vcc＋Vth）に設定
する。ただしVthはトランスフアゲートMOSト
ランジスタQ0のしきい値電圧とする。即ち電源
電圧Vcc以外に（Vcc＋Vth）の電位が必要にな
る。 Here, in the above cell structure, if the same word line signal as in the case of the conventional cell structure consisting of 6MOS transistors is supplied to the word line, it is difficult to write high level data into the memory cell.
Therefore, in the circuit with the above memory cell structure,
The level V W of the word line signal during data writing is set higher than the word line signal level V R during reading (V W >V R ). Assuming that the word line signal level V R during reading is selected as the power supply Vcc, the word line signal level V W during writing is set to (Vcc+V th ), for example, as will be easily understood from the explanation below. However, Vth is the threshold voltage of the transfer gate MOS transistor Q0 . That is, a potential of (Vcc+V th ) is required in addition to the power supply voltage Vcc.

次に第２図の電圧−電流特性図を用いて、上記
セル構造でワード線信号VW，VRによつてデータ
の書込み及び読出し動作が可能であることを説明
する。第２図の曲線１はトランスフアゲート
MOSトランジスタQ0を無視した場合のデータ保
持用フリツプフロツプ上のＡ点における電圧−電
流特性で、電流の極性はＡ点からMOSトランジ
スタQ1に流れ込む方向を正とする。フリツプフ
ロツプを構成するMOSトランジスタQ1，Q2の形
状及び抵抗素子R1，R2の抵抗値によつて曲線１
変化し得るが、フリツプフロツプが構成されれば
曲線１は決定される。Ａ点では電流の増加に伴つ
て電位が上昇し、Ａ点にゲートが接続された
MOSトランジスタQ2を含む側のインバータが反
転する過程で電流は急激に減少し、一端電流０に
なつた後高抵抗素子R1が接続されていることか
らわずかに逆方向に流れ、極めてゆるやかな変化
を示して電流は再びVccで０になる。 Next, using the voltage-current characteristic diagram of FIG. 2, it will be explained that data writing and reading operations are possible with the above cell structure using the word line signals V W and VR . Curve 1 in Figure 2 is a transfer gate.
In the voltage-current characteristic at point A on the data holding flip-flop when MOS transistor Q0 is ignored, the polarity of the current is positive in the direction of flowing from point A to MOS transistor Q1 . Curve 1 is determined by the shape of MOS transistors Q 1 and Q 2 and the resistance values of resistance elements R 1 and R 2 that constitute the flip-flop.
Although it may vary, curve 1 is determined once the flip-flop is constructed. At point A, the potential increases as the current increases, and the gate is connected to point A.
In the process of inverting the inverter on the side that includes the MOS transistor Q2 , the current decreases rapidly, and after reaching zero current, it flows slightly in the opposite direction because the high resistance element R1 is connected, and the current decreases very slowly. After a change, the current goes back to 0 at Vcc.

雑木の上記のような電圧−電流特性を持つデー
タ保持用フリツプフロツプのＡ点に対して、トラ
ンスフアゲートMOSトランジスタQ0の電圧−電
流特性を選ぶことによつて動作点を変化させて書
込み／読出し、特に高いレベルのデータの書込み
を可能にする。 Writing/reading is performed by changing the operating point by selecting the voltage-current characteristics of the transfer gate MOS transistor Q0 for the A point of the data holding flip-flop which has the voltage-current characteristics as described above for miscellaneous trees. In particular, it enables writing of high-level data.

今第１図ａの回路において、フリツプフロツプ
のデータをデータ線に読出す場合の動作を考え
る。 Let us now consider the operation of the circuit shown in FIG. 1A when data from the flip-flop is read out onto the data line.

読出し時に、データ線の電位及びワード線信号
レベルにVccの信号が印加されると、トランスフ
アゲートMOSトランジスタQ0はＡ点に対して負
荷となり、電圧−電流特性は第２図の曲線２のよ
うに低電位側１２及び高電位側１３で曲線１に交
わる曲線になる。その結果読出し動作においては
曲線１と曲線２の交点１２又は１３において安定
状態となる。つまりＡ点が低電位である場合、低
電側の交点１２が安定状態となり、データ保持用
フリツプフロツプＡ点の低電位は保たれることに
なり、メモリデータが破壊されること惧れはな
い。またＡ点が高電位である場合には、高電位側
の交点１３で安定状態となり、やはり保持されて
いるデータが破壊されてることはない。即ち読出
し動作にあたつては、ワード線にVccの電位を印
加することにより、低電位及び高電位のいずれの
データも破壊されることなくデータ線に読み出さ
れる。 When a Vcc signal is applied to the data line potential and word line signal level during reading, the transfer gate MOS transistor Q 0 becomes a load to point A, and the voltage-current characteristic becomes as shown in curve 2 in Figure 2. The curve intersects the curve 1 at the low potential side 12 and the high potential side 13. As a result, in the read operation, a stable state is reached at the intersection 12 or 13 of curve 1 and curve 2. In other words, when point A is at a low potential, the intersection 12 on the low voltage side is in a stable state, and the low potential at point A of the data holding flip-flop is maintained, so there is no fear that the memory data will be destroyed. Further, when point A is at a high potential, a stable state is reached at the intersection 13 on the high potential side, and the held data is not destroyed. That is, in a read operation, by applying a potential of Vcc to the word line, both low potential and high potential data is read out to the data line without being destroyed.

次にデータの書込み動作を説明する。書込み動
作の場合にはワード線に印加する信号レベルを、
前記読出し信号レベルVccより高く、前述のよう
にトランスフアゲートMOSトランジスタQ0のし
きい値Vthを加えたVcc＋Vth）程度とし、トラン
スフアゲートMOSトランジスタQ0の電圧−電流
特性の曲線勾配を急峻にする。 Next, the data write operation will be explained. In the case of a write operation, the signal level applied to the word line is
The read signal level is set to be higher than the read signal level Vcc, and as described above, the threshold value V th of the transfer gate MOS transistor Q 0 is added to about Vcc + V th ), and the slope of the voltage-current characteristic curve of the transfer gate MOS transistor Q 0 is made steep. do.

まず低電位データをフリツプフロツプに書込む
場合、データ線の電位を低電位VBとすると、こ
のときのトランスフアゲートMOSトランジスタ
Q0の電圧−電流特性は曲線４に示すような、上
記低電位VBより更に低い電位１４でのみ曲線１
と交わる変化を示す。従つて入力されたデータ線
の低電位VBにより、フリツプフロツプは元の状
態と無関係に交点１４で安定状態となる。結局フ
リツプフロツプのＡ点に低電位データが書込まれ
たことになる。また高電位データをフリツプフロ
ツプに書込む場合、データ線には高電位のVccを
与えられ、ワード線には同様に（Vcc＋Vth）程
度の電位が与えられる。このときトランスフアゲ
ートMOSトランジスタQ0の電圧−電流特性は曲
線３のように、高電位Vccでのみ曲線１と交わる
（図中１３）。この結果フリツプフロツプのＡ点に
は高電位データが書込めたことになる。即ちトラ
ンスフアゲートMOSトランジスタQ0の電圧−電
流特性がデータ保持用フリツプフロツプの電圧−
電流特性に対して、上述のように書込み時に夫々
低電位側、高電位側で夫々１つの交点を生じさせ
るように各トランジスタ及びワード線信号レベル
を選ぶことにより、データの書込み及び読出しを
行わせることができる。上記のような交点を持つ
ようにMOSトランジスタ等によりメモリセルを
設計することは容易に実現できる。 First, when writing low potential data to a flip-flop, if the potential of the data line is the low potential V B , then the transfer gate MOS transistor at this time
The voltage-current characteristic of Q 0 is as shown in curve 4, and curve 1 only occurs at a potential 14 lower than the above-mentioned low potential V B.
Indicates a change that intersects with Therefore, due to the low potential V B on the input data line, the flip-flop becomes stable at the intersection point 14, regardless of its original state. In the end, low potential data is written to point A of the flip-flop. Further, when writing high potential data to a flip-flop, a high potential Vcc is applied to the data line, and a potential of approximately (Vcc+V th ) is similarly applied to the word line. At this time, the voltage-current characteristic of the transfer gate MOS transistor Q0 , as shown by curve 3, intersects curve 1 only at the high potential Vcc (13 in the figure). As a result, high potential data can be written to point A of the flip-flop. In other words, the voltage-current characteristic of the transfer gate MOS transistor Q0 is the voltage-current characteristic of the data holding flip-flop.
Data writing and reading are performed by selecting each transistor and word line signal level so that one intersection point is generated on the low potential side and one high potential side, respectively, for the current characteristics during writing as described above. be able to. It is easy to design a memory cell using a MOS transistor or the like so as to have the above-mentioned intersection points.

上記のような１つのトランスフアゲートMOS
トランジスタQ0を介してフリツプフロツプがデ
ータ線に接続されてなる5MOSトランジスタ構成
のメモリでは、上述のように電源電圧Vccに対し
て更にVcc＋Vthのような電源電圧以上の高電位
レベルをもつた信号が必要になる。 One transfer gate MOS as above
In a memory with a 5MOS transistor configuration in which a flip-flop is connected to a data line through a transistor Q0 , as mentioned above, there is a signal with a high potential level higher than the power supply voltage Vcc, such as Vcc + Vth . It becomes necessary.

本発明は高電位として電源電圧以上のレベルを
容易に出力し得る回路を提供するもので次に前述
のスタテイツクRAMに用いられる書込み／読出
し動作を実行させるための、ワード線信号発生回
路を実施例に挙げて第３図ａ，ｂを用いて説明す
る。 The present invention provides a circuit that can easily output a high potential level higher than the power supply voltage.Next, a word line signal generation circuit for executing write/read operations used in the above-mentioned static RAM will be described as an embodiment. This will be explained using FIGS. 3a and 3b.

即ち、上記メモリセル構造を用いてデータの読
出し／書込み動作を確実に行うためには、読出し
状態ではほぼ電源電圧レベルVcc、書込み状態で
はより高いVcc＋Vth程度の電位となるワード線
信号を発生するデコーダ駆動回路が必要となる。 That is, in order to reliably perform data read/write operations using the above memory cell structure, a word line signal is generated that has a potential approximately at the power supply voltage level Vcc in the read state and a higher potential of approximately Vcc + Vth in the write state. A decoder drive circuit is required.

第３図ａにおいて、メモリセル選択信号を印加
する入力端２０にはインバータ２１を介して
MOSトランジスタ２２が接続され、該MOSトラ
ンジスタ２２の他端は第１のエンハンスメント
MOSトランジスタ２３のゲートに接続されてい
る。該エンハンスメントMOSトランジスタ２３
は一端が電源Vccに接続され、他端がワード線信
号出力端子outとして導出されている。該出力端
子outにはMOS構造をもつ第２のブースト用容量
２４が接続され、該容量２４の他方の電極には書
込み動作のときにのみ発生する書込み信号Ｗが与
えられる。また上記第１のエンハンスメント
MOSトランジスタ２３の他端とアース間には駆
動用MOSトランジスタ２５が接続され、ゲート
にはインバータ２１の出力信号を更にインバータ
２６で反転させたメモリセルセレクト信号が与え
られている。該メモリセルセレクト信号は分岐さ
れてインバータ２７を介して、MOS構造からな
る第１のブースト用容量２８に印加されている。
該第１のブースト用容量２８の他方の電極は、上
記MOSトランジスタ２２と第１のエンハンスメ
ント型MOSトランジスタの２３のゲートと接続
点に接続され、該接続点には更に第２のエンハン
スメントMOSトランジスタ２９のゲート及び一
端が接続され、該第２のMOSトランジスタ２９
の他端は、MOSトランジスタ２２のゲート及び
第１のエンハンスメントMOSトランジスタ２３
の一端と共に電源Vccに接続されている。 In FIG. 3a, an inverter 21 is connected to an input terminal 20 to which a memory cell selection signal is applied.
A MOS transistor 22 is connected, and the other end of the MOS transistor 22 is connected to a first enhancement transistor.
It is connected to the gate of the MOS transistor 23. The enhancement MOS transistor 23
One end is connected to the power supply Vcc, and the other end is led out as a word line signal output terminal out. A second boosting capacitor 24 having a MOS structure is connected to the output terminal out, and the other electrode of the capacitor 24 is given a write signal W that is generated only during a write operation. In addition, the first enhancement mentioned above
A driving MOS transistor 25 is connected between the other end of the MOS transistor 23 and the ground, and a memory cell select signal obtained by inverting the output signal of the inverter 21 by an inverter 26 is applied to its gate. The memory cell select signal is branched and applied via an inverter 27 to a first boosting capacitor 28 having a MOS structure.
The other electrode of the first boost capacitor 28 is connected to a connection point between the gates of the MOS transistor 22 and the first enhancement type MOS transistor 23, and a second enhancement MOS transistor 29 is further connected to the connection point. The gate and one end of the second MOS transistor 29 are connected to each other, and the second MOS transistor 29
The other end is connected to the gate of the MOS transistor 22 and the first enhancement MOS transistor 23.
It is connected to the power supply Vcc along with one end of the .

上記ワード線信号発生回路において、読出し／
書込み動作時にメモリセルを選択するべくメモリ
セル選択信号が与えられると、第３図ｂの各点の
信号波形図３０〜３４、Ｗに示す如く、インバー
タ２１を介した反転信号３０に基いて、出力端子
outに波形３４に示すVccレベルの読出し信号が
導出され、メモリセル選択期間中の書込みタイミ
ングには、書込み信号Ｗにより書込み信号レベル
VWが導出される。 In the above word line signal generation circuit, read/
When a memory cell selection signal is applied to select a memory cell during a write operation, as shown in the signal waveform diagrams 30 to 34 and W at each point in FIG. Output terminal
A read signal at the Vcc level shown in waveform 34 is derived from out, and at the write timing during the memory cell selection period, the write signal W causes the write signal level to rise.
V W is derived.

ここで第３図ａの回路においては、第１のエン
ハンスメントMOSトランジスタ２３のゲート・
電源間にソース・ドレインが接続した第２の
MOSトランジスタ２９を挿入し、該第２のMOS
トランジスタ２９のゲートを第１エンハンスメン
トMOSトランジスタ２３のゲートに接続して構
成することにより、両ゲート接続点３３の電位が
Vcc＋Vth′以上にならないことである。尚Vth′は
エンハンスメントMOSトランジスタ２３のしき
い値である。 Here, in the circuit of FIG. 3a, the gate of the first enhancement MOS transistor 23
A second source whose source and drain are connected between the power supplies.
MOS transistor 29 is inserted, and the second MOS transistor 29 is inserted.
By connecting the gate of the transistor 29 to the gate of the first enhancement MOS transistor 23, the potential at the connection point 33 of both gates is increased.
It must not exceed Vcc + V th '. Note that V th ' is the threshold value of the enhancement MOS transistor 23.

もし接続３３の電位がVcc＋Vth′以上になる
と、MOSトランジスタ２９が導通状態となつて
電源Vccへ電流が流れて結局接続点３３の電位は
Vcc＋Vth′に落着く。 If the potential of the connection 33 becomes equal to or higher than Vcc+V th ', the MOS transistor 29 becomes conductive and a current flows to the power supply Vcc, so that the potential of the connection 33 eventually becomes
It settles on Vcc + V th ′.

接続点３３の電位がVcc＋Vth′であればワード
線出力端子３４はほぼVccレベルとなり、書込み
信号Ｗが与えられることにより、第２のブースト
用容量２４の作用によりワード線電位３４をVW
へつき上げる。このとき第１のエンハンスメント
MOSトランジスタ２３はカツトオフ状態になる。 If the potential of the connection point 33 is Vcc+V th ', the word line output terminal 34 becomes almost at Vcc level, and when the write signal W is applied, the word line potential 34 is raised to V W by the action of the second boosting capacitor 24.
Lift up. At this time, the first enhancement
MOS transistor 23 is in a cut-off state.

もし上記第２のMOSトランジスタ２９が接続
されていなければ、接続点３３の電位はVcc＋
Vth′になる可能性があり、書込み信号Ｗが与えら
れてワード線電位をつき上げようとしてもエンハ
ンスメントMOSトランジスタ２３がカツトオフ
状態とならず、ワード線電位が高くならない可能
性がある。 If the second MOS transistor 29 is not connected, the potential at the connection point 33 is Vcc+
V th ', and even if the write signal W is applied to raise the word line potential, the enhancement MOS transistor 23 may not be in the cut-off state, and the word line potential may not be raised.

尚上記のように第２のMOSトランジスタ２９
を接続する代りに、第４図ａに示す如く第１のブ
ースト用容量２８の一方の電極に、禁止信号
INHが入力されたNORゲートを接続して構成す
ることもできるが、回路上の各点に対応させて第
４図ｂの信号波形図に示すように複雑なタイミン
グで回路動作を制御することが必要になり、特に
第１のエンハンスメントMOSトランジスタ２３
をカツトオフするタイミングを適切に設定しなけ
れば、ブースト用容量によつて電位を上げても電
源側に漏れてしまうことになり、回路の制御が難
かしいという欠点がある。 Furthermore, as mentioned above, the second MOS transistor 29
Instead of connecting the inhibit signal to one electrode of the first boost capacitor 28 as shown in FIG.
Although it can be constructed by connecting NOR gates to which INH is input, it is also possible to control the circuit operation with complicated timing corresponding to each point on the circuit as shown in the signal waveform diagram in Figure 4b. In particular, the first enhancement MOS transistor 23
If the cut-off timing is not set appropriately, even if the potential is raised by the boost capacitor, it will leak to the power supply side, making it difficult to control the circuit.

しかし上記第３図に示した駆動回路ではMOS
トランジスタ２９の作用によりMOSトランジス
タ２３は完全にカツトオフされるため、容量２４
のブースト作用に従つて電源電圧以上の出力レベ
ルを得ることができる。 However, in the drive circuit shown in Figure 3 above, the MOS
Since the MOS transistor 23 is completely cut off by the action of the transistor 29, the capacitance 24
According to the boost effect of , an output level higher than the power supply voltage can be obtained.

以上本発明によれば、MOSトランジスタの駆
動回路においても、簡単な構成で電源電圧以上の
高電位レベルをもつた出力を容易に発生させるこ
とができ、MOSLSIを搭載した電子機器を駆動
するための電源に対する要求が緩和され、機器を
駆動するための回路設計が容易になる。 As described above, according to the present invention, even in a MOS transistor drive circuit, an output with a high potential level higher than the power supply voltage can be easily generated with a simple configuration, and it is possible to easily generate an output with a high potential level higher than the power supply voltage. Requirements for power supplies are relaxed, making it easier to design circuits to drive devices.

【図面の簡単な説明】[Brief explanation of drawings]

第１図ａ〜ｃは本発明によるメモリセル構造を
示す回路図、第２図は同メモリセルの動作を説明
するための電圧−電流特性図、第３図ａ，ｂは本
発明によるワード線信号発生回路図及び同回路の
各点における信号波形図、第４図ａ，ｂは他のワ
ード線信号発生回路図及び同回路の各点における
信号波形図である。 Q1，Q2：フリツプフロツプに含まれたMOSト
ランジスタ、Q0：トランスフアゲートMOSトラ
ンジスタ、２３：エンハンスメントMOSトラン
ジスタ、２４，２８：ブースト用容量、２９：
MOSトランジスタ、Ｗ：書込み信号。 1a to 1c are circuit diagrams showing the memory cell structure according to the present invention, FIG. 2 is a voltage-current characteristic diagram for explaining the operation of the memory cell, and FIGS. 3a and 3b are word lines according to the present invention. A signal generation circuit diagram and signal waveform diagrams at each point of the circuit. FIGS. 4a and 4b are another word line signal generation circuit diagram and signal waveform diagrams at each point of the same circuit. Q 1 , Q 2 : MOS transistor included in flip-flop, Q 0 : Transfer gate MOS transistor, 23: Enhancement MOS transistor, 24, 28: Boost capacitor, 29:
MOS transistor, W: write signal.

Claims (1)

【特許請求の範囲】[Claims] １ 容量のブースト作用によつて電源電圧以上の
高電位レベルをもつた出力信号を形成する回路で
あつて、電源と出力端子との間に接続された第１
エンハンスメント型MOSトランジスタと、該第
１エンハンスメント型MOSトランジスタのゲー
トに接続された第１の容量と、上記第１エンハン
スメント型MOSトランジスタのゲートと電源間
にソースとドレインが接続され、且つゲートが第
１エンハンスメント型MOSトランジスタのゲー
トに接続された第２エンハンスメント型MOSト
ランジスタと、上記出力端子に接続された第２の
容量とを備えてなることを特徴とするMOSトラ
ンジスタの駆動回路。1 A circuit that forms an output signal with a high potential level higher than the power supply voltage by the boosting effect of a capacitor, and the first circuit is connected between the power supply and the output terminal.
an enhancement type MOS transistor; a first capacitor connected to the gate of the first enhancement type MOS transistor; a source and a drain connected between the gate of the first enhancement type MOS transistor and a power supply; 1. A MOS transistor drive circuit comprising: a second enhancement type MOS transistor connected to the gate of the enhancement type MOS transistor; and a second capacitor connected to the output terminal.
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