JPH0250757U - - Google Patents
Info
- Publication number
- JPH0250757U JPH0250757U JP12836688U JP12836688U JPH0250757U JP H0250757 U JPH0250757 U JP H0250757U JP 12836688 U JP12836688 U JP 12836688U JP 12836688 U JP12836688 U JP 12836688U JP H0250757 U JPH0250757 U JP H0250757U
- Authority
- JP
- Japan
- Prior art keywords
- generates
- signal
- memory
- output
- gate circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
第１図は本考案の実施例を示すブロツク図であ
る。 １……デコーダ、２……ノア回路、３，５……
ＲＡＭ、４……ＲＯＭ、６，７……アンド回路、
８……コンパレータ。
る。 １……デコーダ、２……ノア回路、３，５……
ＲＡＭ、４……ＲＯＭ、６，７……アンド回路、
８……コンパレータ。
Claims (1)
- アドレスデータを入力として得、これをデコー
ドすることによりメモリに対するアクセスアドレ
スを生成するデコーダと、上記デコード出力を入
力として得、メモリが選択されなかつたときに有
意となる信号を生成する第１のゲート回路と、こ
の第１のゲート回路出力及びメモリのリード／ラ
イト信号を参照して割込み信号を生成する第２の
ゲート回路と、メモリの指定可能範囲外へのアド
レス指定があつたときに有意となる信号を発する
コンパレータと、このコンパレータ出力ならびに
上記メモリリード／ライト信号を参照して割込み
信号を生成する第３のゲート回路とを具備するこ
とを特徴とするアドレスチエツク回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12836688U JPH0250757U (ja) | 1988-09-30 | 1988-09-30 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12836688U JPH0250757U (ja) | 1988-09-30 | 1988-09-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0250757U true JPH0250757U (ja) | 1990-04-10 |
Family
ID=31381641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12836688U Pending JPH0250757U (ja) | 1988-09-30 | 1988-09-30 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0250757U (ja) |
-
1988
- 1988-09-30 JP JP12836688U patent/JPH0250757U/ja active Pending