JPH0250233A - Computer abnormality processing system - Google Patents
Computer abnormality processing systemInfo
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- JPH0250233A JPH0250233A JP63275576A JP27557688A JPH0250233A JP H0250233 A JPH0250233 A JP H0250233A JP 63275576 A JP63275576 A JP 63275576A JP 27557688 A JP27557688 A JP 27557688A JP H0250233 A JPH0250233 A JP H0250233A
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Abstract
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、計算機に異常が発生した場合に好適な計算
機異常処理方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a computer abnormality processing method suitable for when an abnormality occurs in a computer.
(従来の技術)
従来、第7図に示すような計算機システムでは、CPU
(二[算機)llの異常発生時におけるCPUIIの初
期化は、次のように行われるのが一般的であった。(Prior art) Conventionally, in a computer system as shown in FIG.
(2) Initialization of the CPU II when an abnormality occurs is generally performed as follows.
まず、CPUIIの状態としては、CPUIIが通常に
運転するオンライン状態(CPU運転状態、CPU稼働
状態)、異常発生時にCPUII内の主メモリ(図示せ
ず)の内容を外部記憶12に保存する(いわゆるシスエ
ンドダンプ処理を行う)シスエンドダンプ状態(CPU
IIは処理状態にはあるが、ユーザが利用できる運転状
態にない状態)、およびCPUIIが運転(稼働)を停
止したオフライン状態がある。オンライン状態にあるC
PUIIにおいて異常が発生すると、CPUIIから出
力される(CPUIIが通常の運転状態にあるか否かを
示す)オンライン信号0NLINEが第8図のタイミン
グチャートに示すように真(“1°)から偽(“0”)
に遷移する。この信号0NLI・NEは制御盤13に導
かれており、信号0NLINEが偽に遷移すると、制御
盤、13は必要に応じて第8図に示すように外部イニシ
ャライズ信号EXTINZを真とし、CPUIIにイニ
シャライズ要求を出す。制御盤13からの信号EXTI
NZは遅延回路14によって一定時間遅延され、イニシ
ャライズ信号INZとしてCPUIIに伝えられる。First, the state of the CPU II is an online state where the CPU II normally operates (CPU operating state, CPU operating state), and when an abnormality occurs, the contents of the main memory (not shown) in the CPU II are saved in the external storage 12 (so-called Perform system end dump processing) System end dump status (CPU
There is a state in which the CPU II is in a processing state but not in an operating state that can be used by the user), and an offline state in which the CPU II has stopped operating. C that is online
When an abnormality occurs in the PUII, the online signal 0NLINE output from the CPUII (indicating whether the CPUII is in a normal operating state) changes from true (1°) to false (1°) as shown in the timing chart of Figure 8. “0”)
Transition to. These signals 0NLI and NE are led to the control panel 13, and when the signal 0NLINE changes to false, the control panel 13 makes the external initialization signal EXTINZ true as shown in FIG. 8, and initializes the CPU II. make a request. Signal EXTI from control panel 13
NZ is delayed for a certain period of time by the delay circuit 14 and is transmitted to the CPU II as an initialization signal INZ.
CPU11は、このイニシャライズ信号INZを受ける
と初期化を開始する。Upon receiving this initialization signal INZ, the CPU 11 starts initialization.
さてCPUIIは、オンライン信号0NLINEが偽と
なった時点から第8図に示すようにシスエンドダンプ状
態となり、ダンプ(外部記憶12への主メモリ内容の保
存動作)が終了すると、オフライン状態となる。Now, the CPU II enters the system end dump state as shown in FIG. 8 from the time when the online signal 0NLINE becomes false, and when the dump (the operation of saving the main memory contents to the external storage 12) is completed, it enters the offline state.
したがって、CPUIIがシスエンドダンプ状態にある
期間に、同CPUIIに上記イニシャライズ信号INZ
が伝えられると、主メモリ内容を保存するシスエンドダ
ンプ(SYSEND処理)が終了しないうちに初期化が
行われるという不都合が発生する。そこで従来は、制御
盤13からのイニシャライズ要求を示すイニシャライズ
信号EXTINZが、(イニシャライズ信号INZとし
て)シスエンドダンプ終了前にCPUIIに伝達される
のを防止するために、この信号を上記したように遅延回
路14によって遅延させている。Therefore, during the period when the CPU II is in the system end dump state, the above initialization signal INZ is sent to the CPU II.
If this is transmitted, there will be an inconvenience that initialization will be performed before the system end dump (SYSEND process) for saving the main memory contents is completed. Therefore, conventionally, in order to prevent the initialization signal EXTINZ indicating an initialization request from the control panel 13 from being transmitted (as the initialization signal INZ) to the CPU II before the end of the system end dump, this signal is delayed as described above. It is delayed by circuit 14.
さて、CPUのシスエンドダンプに要する時間は主メモ
リの容量および外部記憶の速度等により決定される。し
かし、主メモリの容量および外部記憶の速度等はシステ
ムによって異なり、したがってシスエンドダンプに要す
る時間もシステムによって異なる。このため、制御盤、
からのイニシャライズ信号を上記のように遅延させても
、システムによってはシスエンドダンプの途中でCPU
がイニシャライズされ、保存すべて主メモリ内容が破壊
されてしまうという問題が生じる。また、この問題を解
決するために遅延時間を十分に長く設定することも考え
られるが、この方式ではシステムの再立上げが遅くなる
という新たな問題が生じる。Now, the time required for a system-end dump of the CPU is determined by the capacity of the main memory, the speed of external storage, etc. However, the capacity of main memory, the speed of external storage, etc. differ depending on the system, and therefore the time required for system end dump also differs depending on the system. For this reason, the control panel,
Even if the initialization signal from the CPU is delayed as described above, depending on the system, the CPU
A problem arises in that the main memory contents are initialized and all saved main memory contents are destroyed. Furthermore, in order to solve this problem, it may be possible to set a sufficiently long delay time, but with this method, a new problem arises in that restarting the system is delayed.
(発明が解決しようとする課題)
上記したように、計算機(CPU)異常が発生した場合
に外部から与えられるイニシャライズ要求を遅延回路で
一定時間遅延させて計算機に伝える従来方式では、主メ
モリ内容を保存するシスエンドダンプに長時間を要する
システムの場合には、シスエンドダンプ途中で計算機の
イニシャライズが行われてしまうという問題があり、遅
延時間を十分に長く設定すると、シスエンドダンプ終了
後のイニシャライズは保証されるものの、システムの再
立上げが遅くなるという問題があった。(Problems to be Solved by the Invention) As mentioned above, in the conventional method, when a computer (CPU) abnormality occurs, an initialization request given from the outside is delayed for a certain period of time by a delay circuit and then transmitted to the computer. If the system requires a long time to save a system end dump, there is a problem that the computer will be initialized during the system end dump, and if the delay time is set long enough, the initialization after the system end dump will be Although this is guaranteed, there is a problem in that restarting the system is delayed.
したがってこの発明は、計算機(CPU)の異常発生時
に行われる計算機内部のシスエンドダンプの処理状態に
応じてダンプ終了を外部に通知することにより、シスエ
ンドダンプ処理時間がそれぞれ異なる各システムに最適
なタイミングで外部から計算機にイニシャライズ要求を
伝達することができるようにすることを解決すべき課題
とする。Therefore, this invention notifies the end of a dump to the outside according to the processing status of a sysend dump inside a computer when an abnormality occurs in the computer (CPU), so that the sysend dump processing time is optimal for each system. The problem to be solved is to be able to transmit an initialization request from the outside to a computer at the appropriate timing.
〔発明の構成]
(課題を解決するための手段)
この発明は、シスエンドダンプ処理の終了時にその旨を
示すダンプ終了信号を発生するダンプ終了処理手段と、
このダンプ終了処理手段からのダンプ終了信号が真とな
った場合に状態遷移する状態保持手段とを設け、この状
態保持手段の出力信号をシスエンドダンプ処理の終了を
外部に通知するために計算機外に出力するようにしたこ
とを特徴とする。またこの発明は、シスエンドダンプ処
理中のエラーを検出して同ダンプ処理の実質終了を示す
ダンプ実質終了信号を発生するエラー検小手段と、この
エラー検出手段からのダンプ実質終了信号が真となった
場合にも、上記ダンプ終了信号が真となった場合と同様
に状態保持手段を状態遷移させるゲート手段とを更に設
けたことを特徴とする。[Structure of the Invention] (Means for Solving the Problems) The present invention provides a dump completion processing means that generates a dump completion signal indicating the end of system end dump processing;
A state holding means that makes a state transition when the dump end signal from the dump end processing means becomes true is provided, and the output signal of this state holding means is used to externally notify the end of the system end dump processing to an external device. The feature is that the output is made as follows. The present invention also provides error detection means for detecting an error during system end dump processing and generating a dump substantial end signal indicating the substantial end of the dump processing; The present invention is characterized in that it further includes gate means for causing the state holding means to undergo a state transition in the same way as when the dump end signal becomes true even when the dump end signal becomes true.
(作用)
上記の構成によれば、計算機において異常が発生し、そ
れに続くシスエンドダンプ処理が正常終了した場合(エ
ラー検出手段およびゲート手段を設けているならば、シ
スエンドダンプ中に異常が発生してシスエンドダンプを
終了扱いとする場合も含む)には、状態保持手段が状態
遷移し、その旨(シスエンドダンプ終了)が外部通知さ
れる。(Function) According to the above configuration, if an abnormality occurs in the computer and the subsequent system end dump processing ends normally (if an error detection means and gate means are provided, an abnormality occurs during the system end dump). (including the case where the system end dump is treated as completed), the state holding means undergoes a state transition, and this fact (system end dump completed) is notified externally.
したがって、このシスエンドダンプ終了通知に応じて外
部から計算機に直ちにイニシャライズ要求が出され、同
要求が従来のように遅延されずに直接計算機に伝えられ
てイニシャライズされても、このときには計算機におけ
るシスエンドダンプが終了してメモリ内容は保存されて
いるので、同等問題は発生せず、高速なシステム再立上
げが可能となる。Therefore, even if an initialization request is immediately issued from the outside to the computer in response to this system-end dump completion notification, and the request is directly transmitted to the computer and initialized without delay as in the past, at this time, the system-end Since the dump has finished and the memory contents have been saved, the same problem will not occur and the system can be restarted quickly.
(実施例) 以下、この発明の一実施例を図面を参照して説明する。(Example) An embodiment of the present invention will be described below with reference to the drawings.
第1図はマイクロプログラム制御方式の計算機(CPU
)の本発明に直接関係する部分を抜出して示すブロック
構成図である。同図において、21は各種マイクロプロ
グラムが格納される制御記憶、22はシスエンドダンプ
処理終了時に(図示せぬ主メモリから取出されて)実行
される機械語命令(ユーザ命令)であるシスエンドダン
プ終了処理命令(以下、DEND命令と称する)、23
はDEND命令22の実行により制御記憶21から取出
され、シスエンドダンプ終了を示す信号MEND(ダン
プ終了信号、“1”でA)の発生に供されるマイクロ命
令(以下、MENDマイクロ命令と称する)である。Figure 1 shows a microprogram-controlled computer (CPU).
) is a block configuration diagram showing extracted portions directly related to the present invention. In the figure, 21 is a control memory in which various microprograms are stored, and 22 is a sysend dump which is a machine language instruction (user instruction) that is executed (taken out from the main memory (not shown)) at the end of the sysend dump process. Termination processing instruction (hereinafter referred to as DEND instruction), 23
is taken out from the control memory 21 by the execution of the DEND instruction 22, and is used to generate the signal MEND (dump end signal, A at "1") indicating the end of the sysend dump (hereinafter referred to as the MEND microinstruction). It is.
24はプログラムストール、ハードウェアエラー(デッ
ドロック状態)などの各種エラーを検出してエラー信号
E(°1°で真)を出力するエラー検出回路、25はC
PUがオンライン状態にあるか否かを示すオンライン信
号ONL I NEが“0”(偽)のときエラー検出回
路24からのエラー信号Eの出力を許可するアンドゲー
ト(AND)である。アンドゲート25の出力は、シス
エンドダンプが実質的に終了したことを示す信号EEN
D(ダンプ実質終了信号、“1“で真)として用いられ
る。26は信号MENDおよび信号EENDをOR(オ
ア)するためのオアゲート(OR)、27はオアゲート
26の出力信号に応じてセットされ、シスエンドダンプ
の終了を示す信号DEND(“1”でA)を出力するた
めのフリップフロップ(F/F)である。24 is an error detection circuit that detects various errors such as program stalls and hardware errors (deadlock state) and outputs an error signal E (true at 1°); 25 is C
This is an AND gate (AND) that allows output of the error signal E from the error detection circuit 24 when the online signal ONLINE indicating whether or not the PU is in the online state is "0" (false). The output of the AND gate 25 is a signal EEN indicating that the sys-end dump has substantially ended.
It is used as D (dump effective end signal, true at "1"). 26 is an OR gate (OR) for ORing the signal MEND and the signal EEND; 27 is set according to the output signal of the OR gate 26, and outputs the signal DEND (A at "1") indicating the end of the sysend dump. This is a flip-flop (F/F) for output.
次に、第1図の構成の動作を、CPU異常発生に伴うシ
スエンドダンプが正常終了した場合について第2図のタ
イミングチャートを参照して説明する。Next, the operation of the configuration shown in FIG. 1 will be described with reference to the timing chart shown in FIG. 2 in the case where a system end dump due to a CPU abnormality is normally completed.
第1図のCPUに異常が発生すると、オンライン信号0
NLINEは第2図に示すように“1”(真)から“0
° (偽)に遷移する。このとき、CPUはオンライン
状態からシスエンドダンプ状態に遷移し、CPU内の図
示せぬ主メモリの内容を外部記憶に保存するためのシス
エンドダンプ処理が開始される。このシスエンドダンプ
処理の終了時には主メモリからDEND命令22が取出
され実行される。DEND命令22の実行により制御記
憶21からはMENDマイクロ命令23が取出され、こ
のMENDマイクロ命令23により(図示せぬマイクロ
命令デコーダまたはMENDマイクロ命令23の特定ビ
ットから)第2図に示すように論理“1”の信号MEN
Dが発生される。この結果、オアゲート2Bの出力信号
が“1”に遷移し、これによりフリップフロップ27が
セットする。フリップフロップ27がセットすると、そ
のQ出力から第2図に示すように論理“1”の信号DE
NDが出力され、シスエンドダンプ処理(CPUの主メ
モリの内容の保存処理)の終了が外部(例えば制御盤)
に通知される。When an abnormality occurs in the CPU shown in Figure 1, the online signal 0
NLINE changes from “1” (true) to “0” as shown in Figure 2.
Transition to ° (false). At this time, the CPU transits from the online state to the system end dump state, and a system end dump process is started for saving the contents of the main memory (not shown) in the CPU to external storage. At the end of this system end dump process, the DEND instruction 22 is taken out from the main memory and executed. By executing the DEND instruction 22, the MEND microinstruction 23 is retrieved from the control memory 21, and this MEND microinstruction 23 causes the logic to be output (from a microinstruction decoder (not shown) or a specific bit of the MEND microinstruction 23) as shown in FIG. “1” signal MEN
D is generated. As a result, the output signal of the OR gate 2B transitions to "1", thereby setting the flip-flop 27. When the flip-flop 27 is set, the logic "1" signal DE is output from its Q output as shown in FIG.
ND is output and the system end dump processing (processing to save the contents of the CPU's main memory) is completed externally (for example, from the control panel).
will be notified.
次に、CPU異常発生に伴うシスエンドダンプ中にエラ
ーが発生した場合について第3図のタイミングチャート
を参照して説明する。Next, a case where an error occurs during a system end dump due to a CPU abnormality will be described with reference to the timing chart of FIG.
第1図のCPUに異常が発生してシスエンドダンプ処理
が行われている期間にプログラムストール、ハードウェ
アエラー(デッドロック状態)などのエラーが発生し、
その旨がエラー検出回路24によって検出されたものと
する。この場合、エラー検出回路24から論理゛1°の
エラー信号Eが出力される。エラー検出回路24からの
エラー信号Eはアンドゲート25に導かれる。アンドゲ
ート25は、この実施例のようにCPUがシスエンドダ
ンプ状態にあり、したがってオンライン信号ONL I
NEが00″の場合、エラー検出回路24からのエラー
信号Eをそのまま(シスエンドダンプ中にエラーが発生
したためシスエンドダンプを終′了扱いとすることを示
す)信号EENDとしてオーゲート28に出力する。こ
の結果、オアゲート26の出力信号がm12に遷移し、
これによりフリップフロップ27がセットする。フリッ
プフロップ27がセットすると、そのQ出力から第3図
に示すように論理m1mの信号DENDが出力され、シ
スエンドダンプ処理の終了が外部に通知される。Errors such as program stalls and hardware errors (deadlock state) occur during the period when the system end dump process is being performed due to an abnormality occurring in the CPU as shown in Figure 1.
It is assumed that this fact has been detected by the error detection circuit 24. In this case, the error detection circuit 24 outputs an error signal E of logic 1°. Error signal E from error detection circuit 24 is guided to AND gate 25. The AND gate 25 indicates that the CPU is in the sysend dump state as in this embodiment, and therefore the online signal ONL I
If NE is 00'', the error signal E from the error detection circuit 24 is output as is to the orgate 28 as the signal EEND (indicating that the sysend dump is treated as finished because an error occurred during the sysend dump). As a result, the output signal of the OR gate 26 transitions to m12,
This causes flip-flop 27 to be set. When the flip-flop 27 is set, the logic m1m signal DEND is output from its Q output as shown in FIG. 3, and the end of the sys-end dump process is notified to the outside.
CPUのフリップフロップ27から論理“1°の信号D
ENDを受けた外部の例えば制御盤(第4図の制御盤1
3に相当)は、必要があれば直ちにイニシャライズ要求
をCPUに出力する。このイニシャライズ要求出力時点
では、CPUの異常発生に伴う一シスエンドダンプ処理
は(シスエンドダンプ中のエラー発生時を含めて)実質
的に終了しているため、上記イニシャライズ要求が(従
来のように遅延回路によって遅延されてCPUに伝達さ
れずに)直接にCPUに伝達されてイニシャライズ処理
が行われても、同等不都合はない。The logic “1° signal D is output from the flip-flop 27 of the CPU.
For example, the external control panel that received END (control panel 1 in Figure 4)
3) immediately outputs an initialization request to the CPU if necessary. At the time this initialization request is output, the one-system end dump processing due to the occurrence of a CPU abnormality has essentially ended (including when an error occurs during the system end dump), so the initialization request is Even if the initialization process is performed by directly transmitting the data to the CPU (without being delayed by a delay circuit and then transmitting the data to the CPU), there is no problem.
なお、前記実施例では、シスエンドダンプ処理の終了に
よりセットするフリップフロップ27のQ出力信号、即
ちCPUがシスエンドダンプ終了状態にあるか否かを示
す信号DENDを用いて、シスエンドダンプ処理の終了
を外部(の制御盤等)に通知する場合について説明した
が、これに限るものではない。例えば、CPUが処理状
態にあるか否か(即ち通常の運転状態或は正常なシスエ
ンドダンプ処理状態にあるか、そのいずれの状態でもな
いか)を示す信号(この信号をALIVEと呼ぶ)によ
ってシスエンドダンプ処理の終了を外部通知することも
可能である。この通知方式について、第4図のブロック
構成図および第5図並びに第6図のタイミングチャート
を参照して以下に説明する。なお、第4図の構成におい
て、第1図と同一部分には同一符号を付しである。In the above embodiment, the Q output signal of the flip-flop 27 that is set upon completion of the sysend dump process, that is, the signal DEND indicating whether or not the CPU is in the sysend dump completion state, is used to determine the end of the sysend dump process. Although the case where the termination is notified to the outside (control panel, etc.) has been described, the present invention is not limited to this. For example, a signal (this signal is called ALIVE) indicating whether the CPU is in a processing state (i.e., in a normal operating state, in a normal system end dump processing state, or in neither state) It is also possible to externally notify the end of system end dump processing. This notification method will be explained below with reference to the block diagram of FIG. 4 and the timing charts of FIGS. 5 and 6. In the configuration of FIG. 4, the same parts as in FIG. 1 are given the same reference numerals.
第4図の構成において、31はCPUの運転開始時に実
行される機械語命令である運転開始処理命令(以下、A
L I VE命令と称する)である。このAL I V
E命令31が実行されると、制御記憶21からAL I
VE命令31ニ対応するMAL I VE?イクロ命
令32が取出され、同マイクロ命令32をもとに第5図
並びに第6図に示すように論理“11の信号MALIV
Eが発生される。この信号MALIVEはフリップフロ
ップ33のS入力に供給され、これによりフリップフロ
ップ33はセットする。フリップフロップ33がセット
すると、そのQ出力から論理“1”のCPU処理中信号
ALIVEが第5図並びに第6図に示すように出力され
、CPUが処理状態にあること(オンライン信号ONL
I NEが“1@の運転状態だけでなく、シスエンド
ダンプの正常処理状態も含む)が外部に通知される。In the configuration shown in FIG. 4, reference numeral 31 indicates an operation start processing instruction (hereinafter referred to as A
(referred to as the LIVE instruction). This AL IV
When the E instruction 31 is executed, the AL I
MAL I VE corresponding to VE instruction 31? The microinstruction 32 is taken out, and based on the microinstruction 32, a signal MALIV of logic "11" is generated as shown in FIGS. 5 and 6.
E is generated. This signal MALIVE is supplied to the S input of flip-flop 33, thereby setting flip-flop 33. When the flip-flop 33 is set, the CPU processing signal ALIVE of logic "1" is output from its Q output as shown in FIGS. 5 and 6, indicating that the CPU is in the processing state (online signal ONL).
Not only the operating status of INE "1@, but also the normal processing status of system end dump" is notified to the outside.
さて、CPUの運転(稼働)が開始され、やがてその運
転中にCPUに異常が発生すると、前記実施例で述べた
ように信号0NLINEが“0”となってシスエンドダ
ンプ処理が開始される。Now, when the operation (operation) of the CPU is started and an abnormality occurs in the CPU during the operation, the signal 0NLINE becomes "0" and the system end dump process is started as described in the above embodiment.
そして、このシスエンドダンプ処理が終了すると、第1
図の構成と同様にDEND命令22が実行される。これ
によりDEND命令22に対応するMENDマイクロ命
令23が制御記憶21から取出され、このMENDマイ
クロ命令23をもとに第5図に示すように論理°1°の
信号MENDが発生される。信号MENDは前記実施例
でも述べたようにオアゲート2Bに供給され、この結果
オアゲート2Bの出力信号は論理−°1”に遷移する。Then, when this system end dump processing is completed, the first
The DEND instruction 22 is executed in the same manner as in the configuration shown in the figure. As a result, the MEND micro-instruction 23 corresponding to the DEND instruction 22 is retrieved from the control memory 21, and based on this MEND micro-instruction 23, the logic 1 degree signal MEND is generated as shown in FIG. The signal MEND is supplied to the OR gate 2B as described in the previous embodiment, and as a result, the output signal of the OR gate 2B transitions to logic -°1''.
オアゲート2Bの出力信号は第4図に示すように(第1
図の構成と異なって)フリップフロップ33のR入力に
供給され、これによりシスエンドダンプ処理終了時には
フリップフロップ33はリセットする。フリップフロッ
プ33がリセットすると、そのQ出力信号である信号A
L I VEは第5図に示すように論理“1”から論理
#0”に遷移し、CPUが処理状態(ALIVE状態)
から停止状態(DEAD状態)に遷移したこと、即ちシ
スエンドダンプ処理が終了したことが外部に通知される
。以降の動作は前記実施例と同様である。The output signal of the OR gate 2B is as shown in FIG.
(different from the configuration shown in the figure) is supplied to the R input of the flip-flop 33, so that the flip-flop 33 is reset at the end of the sysend dump process. When the flip-flop 33 is reset, the signal A which is its Q output signal
As shown in Figure 5, LIVE transitions from logic "1" to logic #0, and the CPU is in the processing state (ALIVE state).
The external device is notified that the system has transitioned from the state to the DEAD state, that is, that the system end dump processing has ended. The subsequent operations are similar to those in the previous embodiment.
一方、シスエンドダンプ処理が行われている期間に、エ
ラー検出回路24によってエラーが検出され、同回路2
4から論理“1“のエラー信号Eが出力されると、前記
実施例でも述べたようにアンドゲート25からシスエン
ド処理の実質終了を示す論理“1″の信号EENDが第
6図に示すように出力される。信号EENDは前記実施
例でも述べたようにオアゲート2Bに供給され、この結
果オアゲート26の出力信号は論理“1”に遷移する。On the other hand, during the period when the system end dump process is being performed, an error is detected by the error detection circuit 24, and the circuit 2
When the logic "1" error signal E is output from the AND gate 25, the logic "1" signal EEND indicating the substantial end of the sysend processing is outputted from the AND gate 25 as shown in FIG. Output. The signal EEND is supplied to the OR gate 2B as described in the previous embodiment, and as a result, the output signal of the OR gate 26 transitions to logic "1".
オアゲート26の出力信号が論理“1”に遷移すると、
上記したシスエンドダンプ処理の正常終了時と同様にフ
リップフロップ33がリセットし、そのQ出力信号であ
る信号AL I VEが第6図に示すように論理“1”
から論理“0″に遷移する。When the output signal of the OR gate 26 transitions to logic "1",
The flip-flop 33 is reset in the same way as when the system end dump process is normally completed, and the signal AL I VE, which is the Q output signal, becomes logic "1" as shown in FIG.
to logic “0”.
[発明の効果]
以上詳述したようにこの発明によれば、計算機において
異常が発生し、それに続くシスエンドダンプ処理が終了
した場合(或はシスエンドダンプ中に異常が発生してシ
スエンドダンプを終了扱いとする場合)には、その旨が
従来のオンライン信号に代えて外部に通知される。この
ため、シスエンドダンプ処理の終了通知に応じて外部か
ら計算機に直ちにイニシャライズ要求が出され、計算機
毎に異なるシスエンドダンプに要する時間を同等考慮せ
ずに直接計算機に伝えられてイニシャライズされても、
このときには計算機におけるシスエンドダンプが終了し
てメモリ内容は保存されてj3%、r”
いるので、同等問題は発生せず、高速なシステム再立上
げが可能となる。[Effects of the Invention] As detailed above, according to the present invention, when an abnormality occurs in a computer and the subsequent system end dump processing is completed (or when an abnormality occurs during a system end dump and the system end dump (in the event that the transaction is deemed to have ended), that fact will be notified to the outside in place of the conventional online signal. Therefore, even if an initialization request is immediately issued to the computer from the outside in response to the completion notification of the system end dump process, and the time required for the system end dump, which differs from computer to computer, is not taken into consideration, the initialization request is directly sent to the computer and initialized. ,
At this time, the system end dump in the computer has been completed and the memory contents have been saved, so the same problem does not occur and the system can be restarted quickly.
第1図はこの発明の一実施例を示すブロック構成図、第
2図および第3図は第1図の構成における計算機異常時
の動作を説明するためのタイミングチャートであり、第
2図はシスエンドダンプが正常終了した場合のタイミン
グチャート、第3図はシスエンドダンプ中にエラーが発
生した場合のタイミングチャート、第4図はこの発明の
他の実施例を示すブロック構成図、第5図および第6図
は第4図の構成における計算機異常時の動作を説明する
ためのタイミングチャートであり、第5図はシスエンド
ダンプが正常終了した場合のタイミングチャート、第6
図はシスエンドダンプ中にエラーが発生した場合のタイ
ミングチャート、第7図は従来例を示すブロック構成図
、第8図は計算機異常発生時の従来の動作を説明するた
めのタイミングチャートである。
21・・・制御記憶、22・・・シスエンドダンプ終了
処理命令(DEND命令)、z4・・・エラー検出回路
、z5・・アンドゲート(AND) 2G・・・オア
ゲート(OR) 、27.33・・・フリップフロップ
(F/F)、31・・・運転開始処理命令(ALJVE
命令)。
第 1 図
第
図
第
図
第
図
第4
図
第
図
cpu費学発生
↑
イニ5vライヌ゛閉女6
第81!fFIG. 1 is a block configuration diagram showing an embodiment of the present invention, FIGS. 2 and 3 are timing charts for explaining the operation when a computer abnormality occurs in the configuration of FIG. 1, and FIG. 2 is a system diagram. FIG. 3 is a timing chart when an end dump ends normally; FIG. 3 is a timing chart when an error occurs during system end dump; FIG. 4 is a block configuration diagram showing another embodiment of the present invention; FIG. 6 is a timing chart for explaining the operation when a computer abnormality occurs in the configuration shown in FIG. 4, FIG. 5 is a timing chart when the system end dump ends normally, and
The figure is a timing chart when an error occurs during a system end dump, FIG. 7 is a block diagram showing a conventional example, and FIG. 8 is a timing chart for explaining the conventional operation when a computer abnormality occurs. 21...Control memory, 22...System end dump termination processing instruction (DEND instruction), z4...Error detection circuit, z5...And gate (AND) 2G...Or gate (OR), 27.33 ...Flip-flop (F/F), 31...Operation start processing command (ALJVE)
order). Fig. 1 Fig. Fig. Fig. Fig. 4 Fig. Fig. CPU expenses incurred ↑ Ini 5V line closed woman 6 No. 81! f
Claims (2)
を外部記憶に保存するシスエンドダンプ処理が同計算機
によって行われる計算機システムにおいて、 上記計算機に、 上記シスエンドダンプ処理の終了時にその旨を示すダン
プ終了信号を発生するダンプ終了処理手段と、このダン
プ終了処理手段からの上記ダンプ終了信号が真となった
場合に状態遷移する状態保持手段と、 を設け、上記状態保持手段の出力信号を上記計算機外に
出力し、同出力信号の状態遷移により上記シスエンドダ
ンプ処理の終了を外部に通知するようにしたことを特徴
とする計算機異常処理方式。(1) In a computer system in which the computer performs sys-end dump processing that saves the contents of the main memory of the computer to external storage when a computer error occurs, a notification to that effect is sent to the computer at the end of the sys-end dump process. a dump end processing means for generating a dump end signal indicated by the dump end processing means; and a state holding means for making a state transition when the dump end signal from the dump end processing means becomes true, and the output signal of the state holding means is A computer abnormality processing method, characterized in that the computer abnormality processing method is configured to output an output signal to the outside of the computer, and notify the end of the system end dump processing to the outside by a state transition of the output signal.
ラーを検出して同ダンプ処理の実質終了を示すダンプ実
質終了信号を発生するエラー検出手段と、このエラー検
出手段からのダンプ実質終了信号および上記ダンプ終了
処理手段からの上記ダンプ終了信号のいずれか一方が真
となった場合に上記状態保持手段を状態遷移させるゲー
ト手段とを更に設けたことを特徴とする第1請求項記載
の計算機異常処理方式。(2) The computer includes an error detection means for detecting an error during the system end dump processing and generating a dump substantial end signal indicating the substantial end of the dump processing, and a dump substantial end signal from the error detection means; The computer abnormality according to claim 1, further comprising gate means for causing the state holding means to undergo a state transition when either one of the dump end signals from the dump end processing means becomes true. Processing method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63275576A JPH0250233A (en) | 1988-05-31 | 1988-10-31 | Computer abnormality processing system |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13296888 | 1988-05-31 | ||
JP63-132968 | 1988-05-31 | ||
JP63275576A JPH0250233A (en) | 1988-05-31 | 1988-10-31 | Computer abnormality processing system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0250233A true JPH0250233A (en) | 1990-02-20 |
Family
ID=26467416
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63275576A Pending JPH0250233A (en) | 1988-05-31 | 1988-10-31 | Computer abnormality processing system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0250233A (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58140856A (en) * | 1982-02-16 | 1983-08-20 | Fujitsu Ltd | Output system for fault information |
JPS62296248A (en) * | 1986-06-16 | 1987-12-23 | Nec Corp | Main storage dump control system |
JPS642150A (en) * | 1987-06-25 | 1989-01-06 | Nec Corp | Damp execution control system |
-
1988
- 1988-10-31 JP JP63275576A patent/JPH0250233A/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58140856A (en) * | 1982-02-16 | 1983-08-20 | Fujitsu Ltd | Output system for fault information |
JPS62296248A (en) * | 1986-06-16 | 1987-12-23 | Nec Corp | Main storage dump control system |
JPS642150A (en) * | 1987-06-25 | 1989-01-06 | Nec Corp | Damp execution control system |
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