JPH02501419A - データ バッファ／スイッチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 データバッファ／スイッチ 本発明は、多くのコンピュータまたはコンピュータ端末装置が、コンピュータ周 辺機器またはコンピュータボートのような、１つもしくはそれ以上の装置を分は 合い得るデータバッファ／スイッチ装置に関するものである。

事務所において、コンピュータ、特にパーソナルコンピュータの使用が殖えて、 複数のコンピュータが同じ資材を共同使用することによって、プリンタやその他 モデムなどの高価な機器の重複を避ける必要がある。

この問題は部分的には、プリンタおよびモデムの場合、同種の出力ポートを持つ 多くのコンピュータが１以上のプリンタまたはモデムにデータを供給し得るバッ ファ／スイッチボックスを備えることが提言されている。

そのバッファスイッチは、何れかのコンピュータが使用されていないとき、その プリンタまたはモデムを直ちに使用されるように、自動的制御して、コンピュー タ間を切換えるのであるが、別の面では印刷の要求を順番待ちすることになる。

コンピュータが通信をする方法には、多くの異種のインタフェースプロトコルが あり、例えばプリンタはその各が異種のインタフェースと非常に異った信号への 適応が要求されるのである。通常のインタフェース規格には、Ｒ５−２３２Ｃ， パラレルセントロニクス、ＩＥＥＥ−４８８，ＩＢＭ　３２７０およびＲ５−４ ４９がある。

その他の規格も使用されているが、それらは通常少ない。

異種のコンピュータが附属の装置と通信するには、これらの規格のうちの異種の インタフェースを用いる。それ故異種のコンピュータが同じ装置を共用したいと きは、異ったコンピュータの異ったインタフェースで通信させるようにある手段 が、バッファ／スイッチボックスに要求される。

過去においては、この要求は、この目的のため予め定めである番号の入力／出力 ポートを持ち、且つ個々の入力／出力ポートのインタフェース規格が固定されて いるバッファ／スイッチボックスにより対応されていた。

そのような装置は、２以上のボートに共通な回路が重なることを避けることはで きるが、使用上、融通性に欠ける点に問題があった。というのは、プリンタにア クセスするために、使われる機器に、変更を加えたいときにも修正ができないか らである。融通性をもたせるためには、単に望む異種のインタフェース規格をも つ多くのボートを備えることになるので、殆んどのアプリケーションに実際に要 求される以上の多数の入力／出力ポートが必要になる。

その問題に対する第２のアプローチは、より高価で精密なシステムに通常好まれ ているものではあるが、モジューラへのアプローチである。その中においてバッ ファ／スイッチボックスには、マザーボードとして知られている１つの主印刷基 板とそのマザーボードと接続されているインタフェース印刷基板或はカードとを 含んでいる。

各インタフェースカードには異ったインタフェース規格のための回路を備え、そ して、マザーボードには、すべてのインタフェースカードに共通な信号への適応 （ｓｉｇｎａｌ　ｃｏｎｄｉｔｉｏｎｉｎｇ）に必要な回路のみが備えられてい る。

実際には、マザーボードとして広範囲の異種のインタフェース規格に共通な機能 は少ないので、回路も少ない。従っていくつかの同一のカードと一緒にする特別 な構成は、当然カード上で回路を重複することとなろう。代表的な重複として、 通常的でない電源の必要になること、クロック発振器、デバイス駆動プログラム の記憶を含むことになる。

本発明の第１の観点によれば、取外し可能で、マザーボードに接続され複数の入 力／出力インタフェースカードからなりかつマザーボード上に設けられた複数の インタフェースカード用の回路群とマザーボードに接続される各種のインタフェ ースカード用の装置駆動ソフトウェアを記憶させるためのメモリ手段をマザーボ ード上にもっている。そのようにマザーボードは、すべてのインタフェースに共 通な回路を含むだけでなく、またインタフェース群に共通である回路をも含んで いる。従って、重複を減じ、同時に一方では、異種のインタフェースには違った 番号を使用して、モジューラアブローチの特徴を維持しているのである。データ バッファ／スイッチボックスは、複数のコンピュータに１以上のプリンタを使用 させてプリンタの共有装置として利用されているが、他の広い範囲のアプリケー ションにも使用されている。例えば、コンピュータボートに、複数の端末装置や データのスイッチに有用であるモデムの共用、ＬＡＮノードの共用等々性のいか なる環境にも共用を行わせ得るものである。特に、同じボックスを同時に、ＶＤ Ｕマルチプレクサやプリンタのスイッチとして使用することによって得られる著 しい利益がある。特に少くともインタフェースの要求としてセントロニクスパラ レル（Ｃｅｎｔｒｏｎｉｃｓ　Ｐａｒａｌｌｅｌ）とＲ５−２３２［”シリアル の規格が最も普及したインタフェースとしてマザーボード上に使用されているこ とが、当面のことであるがしかし、他のインタフェース規格の要求も請求められ れば、また準備されるであろう。

慣例的には、複数のインタフェースカードをもつモジューラタイプのデータバッ ファ／スイッチまたは、多くのインタフェースカードをもつコンピュータは、夫 々のインタフェースカード自身に装置駆動ソフトウェアを、１体として備えてい る。それはソフトウェアは各インタフェースカードにとって夫々特殊なものであ るからである。然しなから、このことは、数個の同一カードがあると駆動ソフト ウェアも数個の同一コピーがあるということになる。更に通常のアドレスバスの 本質的な役割は、各インタフェースカードに、アドレスメモリをさせることが必 要である。そして、各インタフェースが最も大きく期待されている駆動装置に対 して十分なスペースを割当てられねばならないことが必要である以上に、より多 くのメモリスペースが使われている。一方では、複合メモリページングの計画が 使用されなければならない。更に、問題は、要求される小形のメモリをもつＩＩ 品の代表的なものは、２５０乃至１０２４バイトのものであるが、これらは最早 製造されていない。

本発明は、更に、要求される唯一つの各駆動プログラムのみのコピーが、ＥＦＲ ＯＭに用意されていることを提案している。

このことは、この駆動ソフトウェアを要求する各インタフェースカードがバッフ ァ／スイッチボックスに付加されるかまたは合体されるとき、マザーボード上の 不揮発性ＲＡＭに負荷されモしてＥＦＲＯＭはそれから取除かれる。

従って要求される種々の構成のパラメータに加えて、１つの不揮発性ＲＡＭチッ プはすべての装置のドライバーを保持することができる。各装置ドライバープロ グラムはメモリとメモリアドレススペースを真にそれが必要とするだけ、完全に 使い果すのである。

データバッファ／スイッチボックスはコンピュータに、バッファ／スイッチボッ クスへ送られてくるデータを、送信させることができる。バッファ／スイッチボ ックスは、そのとき、データを記憶、すなわちメモリし、それを要求されるとき 装置に送る。

バッファ／スイッチボックスの中のデータの記憶は、送信動作からコンピュータ をリリーズして、そして更に、コンピュータ上で行なわれる仕事をさせる。その 場合、インタフェースは真に両方向のバッファリングが両方向で起る。通常バッ ファ／スイッチボックスは、所定の量のバッファメモリを各入力ポートに割当て る。これは、もし少ない数のコンピュータだけがデータをバッファに送っている のであれば、全バッファメモリの小さな割合のもののみが使われるので、いかな るときでも不利である。

最近、システムが躍動的になってきている。すなわち、バッファメモリの可変的 な割当てであり、代表的な２５６バイトの各メモリのページを各入力ポートに割 当てることによりこれを達している。２５６バイトのページ数は、バッファメモ リがバッファ／スイッチボックスに加えられるにつれ、増大できるようになって いる。

本発明の第２の観点によれば、バッファメモリは、バッファのメモリの量やバッ ファメモリの大きさが増大すると増大するように仕組まれた各ページの大きさに 関係なく固定したページ数に分割されている。

このことは、適宜なソフトウェア制御によって果され、そしてソフトウェアが実 行するスピードの見地から、いくらかの有利さをもっている。Ｒ５−２３２Ｃシ リアルインタフエースを使いたいとき、マザーボードは、特別のインタフェース カードのボードレートが多くの標準周波数から選択できるクロックジェネレータ を持つことが必要である。各インタフェースは、１またはく通常少ないが）２の 周波数を要する。慣習的に、ボードレートクロックジェネレータは、各人力／出 力チャネルに対して備えられているが、これは高価であり、そして回避できる、 回路の重複を生ずる。問題への第２のアプローチは、すべての可能な要求される 周波数をマザーボードから各インタフェースに供給し、そして、各インタフェー スカードで特に要求された周波数の選択をすることである。これらの方法のどち らを選ぶにしても、選択は、スイッチによってなされ、それらはコストに大きく ひびくことになる。

本発明の第３の観点によれば、マザーボードは、すべての共通に要求される周波 数を出力するボードレートクロックジェネレータを持ち、その出力を一連のビン 上に供給することである。

各Ｒ５−２３２Ｃインタフエースカードは、大きくても、２ベアのピンからなる ４″）ｓｆａのコネクタをもっている。第１のペアは、インタフェースカードか らの伝達のボードレートを決めるものであり、第２のペアはインタフェースカー ドへの伝達レートを決めるものであり、もし送信と受信のボードレートが同じな らば、第１と第２のペアのピンを接続するためにワイヤーリンクが設けられてい る。そして、クロックジェネレータに必要なピンと少くとも４方尚のコネクタの ピンの１方とを接続する接続リードが設けられている。

この手段によって、もしインタフェースに望む当該の周波数が既に、クロックジ ェネレータから使用されていればそのピンはインタフェースカードからリードへ の取付けに利用できないので、リードはそれに供給される当該の周波数をもつイ ンタフェースカード上のスペアピンに取付けられる。その配置は、常に第２のイ ンタフェースカードからのリードが接続されるようにスペアビンを備える等であ る。

もし、送信と受信に異った周波数がインタフェース上に要求されるときは、その 時は、ジャンパーのワイヤリンクを取外し、第１のときと同じように、第２のリ ードが用いられる。

この方法で、分割ボードレートがインタフェースカードの入力／出力ボートに与 えられる。好ましくは、各インタフエースカートは、第１と第２の入力／出力ポ ートをもち、そして、少くとも４秀薗のコネクタが６意向コネクタであり、第２ のボートの送信／受信レートを決める第３ベアのビンと、第１と第２のペアのコ ネクタのビンの接続のために要求されればジャンパー線が用意される。

このシス、テムの有利な点は、複数の出力をもつ単一のボードレートジェネレー タが、単一出力の複数のジェネレータより、高価でないことである。ワイヤリー ドは単純であり、安価でそして、スイッチより汎用であり、分割ボードレートは 入力／出力ポートに非常に簡単に設けられる。

Ｒ５−２３２Ｃインタフエース規格との問題は、それは規格ではあるけれども、 規格が翻訳される方法は、かなり、機器の１つから、他へと変化するものである 。本発明に応じて作られた装置の１例を附図を参照して説べろ。第１図はマザー ボードのブロック図である。第２図は、Ｒ５−２３２Ｃインタフエースカードの 当該部分の回路図である。第３Ａ図および第３Ｂ図は、入力モードと出力モード の使用方法を夫々示したものである。

先ず、第１図に関しては、マザーボードは、マイクロプロセッサ１を持ち、これ にはアドレスバス２、データバス３、そして電源バスを経て電源が供給されてる 制御バス４とクロックジェネレータからのマスタークロツタ信号６がある。

バスに結びついて、続出専用のプログラムメモＩＪ　７　（ＥＦＲＯＭ）、ある 不揮発性（ＣＭＯＳＲＡＭ）記憶装置８、読出し／書込み記憶装置９　（ＮＭＯ ３ＤＲＡＭ）、種々のプロトコルと結合されたインタフェースカード用のスロッ ト１０と７Ｄントバネル１１がある。

読出し専用記憶装置７は、１以上のリアルタイムの実行と随意に働らく高レベル 言語翻訳機からなっている。

リアルタイム監視プログラムは、規格化されたソフトウェアインタフェースを各 インタフェースカードのために要求される装置駆動に対して、備え、そして、ペ ージバッファ記憶装置の割当ておよび割当て除去の論理的組合せを遂行する。

不揮発性記憶装置８は、低パワＣＭＯ３ＲＡＭにおいて、動作し、電力が低下す る間にデータの損失がないことを保証するために電池（示されてないが）が備え られている。それは各ボートや装置を組合せた各種のインタフェース、ボートや 装置の構成パラメータを含んでいる。そして、随意に、翻訳機により高級レベル の翻訳言語で書かれプこプロトコル変換プログラムを含んでいる。

不揮発性記憶装置に装置駆動ソフトウェアを包含していることが既に述べた利点 である。

読出し−書き込み記憶装置９は、ＮＭＯ３ＤＲＡＭで行われ、上記の本発明の第 ２の観自として述べたように、構成されている。

特に、１つのマイクロプロセッサが、その通常のアドレス領域で使われるよりず っと大きな量の記憶装置をアドレスすることが要求されたときに生じる矛盾する 要求があるということを知っておくべきである。そのとき、ベージングシステム が記憶装置の（大きさ）容量をアクセスすることが必要であり、それにより、ペ ージレジスタがアドレスラインのいくらかを選ぶようにセットされる。そして、 そのマイクロプロセッサアドレスバスは、残りのものに使用される。

しかし、このことは、ページレジスタの内容に拘らず、常に利用できる記憶装置 （領域）がないことを意味する。内部の読み書き記憶領域をもたないマイクロプ ロセッサのために、これは問題を提起する。

事実上、すべてのマイクロプロセッサがあるスクラッチパッド領域とスタックを 必要とする。そのスタックは、特に、メモリの近くの領域を占領しなければなら ない。そして、ページレジスタの内容に関係なしに、アクセスできなければなら ない。この例の装置においては、アドレスの計画が、１メガバイトのメモリブロ ックから２０アドレス線が２つのアドレス領域にマツプされる様にして、遂行さ れている。

マイクロプロセッサはＥｏｏｏ−ＥＦＦｈとＦｏｏｏ−ＦＦＦＦｈの２つの４０ ９６バイトブロツクであることが分る。後者は、近隣のメモリブロックとして見 えるように、計画されている。

そのようにして、その１部分は、何時もスクラッチパッドとスタックとしてマイ クロプロセッサが使われるようになっている、そして１部分はフロントパネル回 路の部分として実際に遂行されているページレジスタによって選ばれる。

Ｆｏｏｏ−ＦＦＦＦｈにおけるグローバルなメモリのアドレスラインのマツピン グは、 プロセッサ　メモリ のようになる。

この計画を使って、近くのアドレス領域は、ユニットが６４゜２５６、５１２． ７６８または１０２４キロバイトのメモリと同居しているかどうかに拘らずＦｏ ｏｏ−ＦＦＦＦｈにある。（Ａ８は６４Ｋ　ＤＲＡＭにはない） 逆に、マイクロプロセッサがページＥＯＯＯ−ＥＦＦＦｈを間合せると、マイク ロプロセッサアドレスラインＡＩ２は、０となり、次のマツピングを選択する。

（ここではＲｎはページセレクトレジスタから１ビツトである） プロセッサ　メモリ この結果は、メモリプレゼントの量に拘らず、常にＲｅ・・・Ｒ。

によって２５６ページが選択される。然しながら、これらのページは利用される メモリの量に比例する。すなわち６４Ｋに対して２５６バイト／ページ、ＩＭｂ に対して４０９６バイト／ページである。

Ｆｏｏｏ−ＦＦＰＰｈで近隣メモリに使用されるメモリ位置は、また各最初の１ ６ページの最初の２５６バイトとしてページメモリに現れる。フロントパネルイ ンタフェース１１は、フロントパネル表示を駆動し、フロントパネルボタン１２ を選び、リアルタイムクロックを履行するため主サイクル毎に１回の周期的な阻 止を生ずる。

ＥＦＲＯＭプログラマ−がプログラムし、読出しをしている間は、フロントパネ ルインタフェースが要求されないので、フロントパネルインタフェースは、この 機能を、装置駆動プログラムが不揮発性メモリに、ＥＰＲ（ＩＭからロードされ 得ると同様に、制御する。

２つの附加的フロントパネル表示が各インタフェースポートにより示される信号 により直接に駆動される。（インタフェースの種類に拘らず） インタフェーススロット９は、標準のハードウェアインタフェースを備え、そこ にカードが多くの可能な通信プロトコルを支持（サポート）するために、取付け られる。

マイクロプロセッサからのすべての必要な信号は、ＩＥＩ／ＩＥＯを通じて遂行 される割込みチェインに従ってスロットコネクターに備えられる。

インタフェースカードには、何のソフトウェアも存在しないので、はんの少しの 数のアドレスラインだけが準備される必要がある。この適応性についてのコスト を最小にするため、もっとも要求されやすいある特徴は、マザーボードに完成さ せることにある。

それにも拘らず要求されるいかなるプロトコルにも適応するために十分に適応性 のある標準化されたハードウェアとソフトウェアを用意することにより、最適の トレードオフがコストと適応性の間で成り遂げられる。

特に、Ｒ５−２３２Ｇをサポートするのに要求されるクロック周波数は、主クロ ツクジェネレータ６によって、それらを必要とするいかなるインタフェースにも 備えられる。

また、附加的なパワの供給が、パワ供給回路１により利用出来るようになってい る。パワ供給を実行する附加的な機能は、リアルタイムクロックの遂行のための 主周波数における信号、リセット信号に関する電力、不揮発性メモリのためのロ ックアウト信号（ｔカの上下間にデータが腐敗することを防ぐため）、ＥＰＲＯ ？ｌのプログラム中に必要な特殊電圧レベルを含んでいる。

第２図に移ると、これはＲ５−２３２Ｃの標準化されてない点の問題に対する特 別な解決を備えたインタフェースカードの回路図を示したものである。

図に左手側は、全（通常のものであり、二重汎用非同期形の受信機／送信機チッ プ（ＤＡＲＴ）、マイクロプロセッサによりサポートされるＵコである。

図の右手半分の回路は、各チャネル用に複製したものである。

その２つの半分の機能は同一である。ただ１点だけ述べる。

図でかっこをした部品の表示は、２番目のチャネルを参照せよ。（ただ第１チヤ ネルの部品の表示のみが、この記述で用いられている） スイッチＳＷ３は、ＤＣＥまたはＤＴＥの要求に巾広（適合するピン構成をユー ザに選ばせるものである。この回路は、インタフェース上８ビンを制御するにも 拘らず、４つの極だけのＳＷ３を必要とする例外的な有利な点をもつものである 。

このスイッチの頂部の２つの電極は、単に、直列データピン２と３に対してスナ ツピングを完了する。

上記の直列順のデータピンに加えて、インタフェースはまた少くとも各方向に１ つの流れの制ａｌｌラインを支持しなければならぬ（これは遠隔装置に対してデ ータ受入の準備完了を示すのに用いられる。）この例では、１つの線が各方向に 、準備されている。すなわち、Ｕ３にＤＴＰとラベルを貼ったピン（装置のデー タ受入れの準備完了を出力する）そして、ＣＴＳとレベルをしたピン（データ受 入準備のため遠隔装置をテストする）が備えられている。

この回路でフロー制御の出力は１つのピンにのみ与えられる。

ＤＣＨの場合には、これは常にピン５であり、Ｄ４とＲＩ　９はピン５がピン６ と８から隔離されるためのものである。

ＤＴＥの場合には、慣習は、ピン４よりピン２０までを、大ざっばに３，２に分 けている。然しなから、共に、与えられねばならぬ、そしてジャンパーＪ、がこ の選択をさせている。

この場合、Ｄ、とＲ１，がピン１１．１９からの隔離を行っている。

流れ制御入力は、より難しい。ＤＣＥまたはＤＴＥのどちらの場合でも、ピンを 使用することについて極めて乏しい約束事がある。しかしながら、我々は、適正 な電圧レベルすなわち一３ｖより負の電圧、“データを受ける用意が出来ていな い”（Ｎｏｔ−Ｒｅａｄｙ−Ｆｏｒ−Ｄａｔａ）を示すこと、一方、＋３ｖより 正の電圧の電圧、“データを受ける用意が出来ている”（Ｒｅａｄｙ−Ｆｏｒ− Ｄａｔａ）を示すことを確信している。このように用いる各ピンに、抵抗とダイ オードを直列に接続することを採用する方法は、共通点が、若し接続されるどの ピンでも負の電圧であれば、負の電圧に引かれることを意味する。正の電圧の何 れのビンと、接続されてないビンは、結果に影響はない。従って、これらのビン の何れでも、データをすぐに指示する機能をする。この計画（システム）に参加 した唯一の妥協は、これらのビンの１つを永久的に負にする装置は、そのビンが 接続を開かれるまで、データを受取ることができない。接続されていない入力は 、電圧を介在させてはならないということが、Ｒ５−２３２Ｃ／Ｖ２４の要求で ある。この目的のため、Ｒ１５／１６が設けられ、上記の要求が保証される。

流れ制御入力のＤＣＥ／ＤＴＨの選択は、Ｄ＋、ＤｉおよびＳ　Ｗ３ｄの影響を うける。該当する入力ビンのグループは、ダイオードにより入力Ｕ５をビン４に 接続される。動作してないグループは、＋１２■につながれる。

このことは、他のダイオード（Ｄ２／１）がオフであることを、保証する２つの 機能を行なう、その結果、それらのビンは、流れの制御に加わることができない 、そしてまた、種々のビンに正の電圧を印加する。それらのビンは、さもないと 、流れの制御出力すなわち、ＤＴＥの場合はビン１１．１９、そしてＤＣＥの場 合は、ビン６．８になると思われる。６ビンコネクターＣＮ３は、複数のボード レート周波数を第１チヤンネルの送信ラインＴＡに、第１チヤネルの受信ライン ＲＡそしてリード線Ｌ＋、Ｌｘによって第２チヤネルの送信／受信ラインＴＲＢ がマザーボードのボードレートジェネレータ６から供給され得るように備えであ る。またジャンパー線が設けられている。もし、ＴＡ、　ＲＡおよびＴＲＢすべ てが、同じ周波数を要求し、そしてマザーボード上のボードレートジェネレータ ６の適当なビンからの単一のリード線り、が必要な全てのものであれば、ジャン パーｖＡＪ３がＴＡおよびＴＲＢラインへ同じ周波数を供給するために、接続さ れるということが考慮される。もし、更に、他のインタフェースカードが同じ周 波数を要求するならば、その時は、飛びリード線は、このカードのスペヤービン に接続することができる等である。

もし、ＴＡ、　ＲＡおよびＴＲＢラインが、異った周波数を要求するときは、複 数のリード線をボードジェネレータに、逆に接続され得る。再び、各ラインのス ペアビンは、更に、ボードレートジェネレータ上に、マルチプルビンを必要とせ ずに、インタフェースカードを同じボードレートを受けること力５できる。

第３Ａ図および第３Ｂ図は、マザーボードに、アタッチメントとしての両方向、 十分にバフファーしたセントロニクスインタフェースカードの回路を示したもの である。このカードは、特別であるが、入力と出力のための異った方法において 同じ回路が用いられている。２つの図は、２つの使用モードを示しており、各場 合においては、このモードにおける動作に対して詳細が適切でないので今回の問 題と関係ないので、省略した。

パルスジェネレータはＵ６ｂ、　Ｕ４ａ、　Ｕ７ｄとＣｒ、Ｒ−よりなる。

その動作モードは、正のエツジがＵ６ｂの出力に生じるときは負に走るパルスを 生じ、その間隔はＲ，、Ｃ，できまる。

出力時、パルスジェネレータは、５ＴＲｏｂｅ−ｐｕｌｓｅを生じるようになっ ており、データがデータバスに得られる。Ｒ１□とＣ９とは、データが５ＴＲ− が送られる前に、バス上に安定になる時間をもつことを保証している。

出力ではＰＩＯからのデータを受取ることを知る必要がある。

そしてこれはＲ，、Ｃ２そしてＵ６ａを通しなされる出力として機能なとき、Ｂ ｕｓｙラインは、Ｒ？ｌ　Ｃ３＋　Ｕ６ｄ、　Ｕ４ｃを経て、データを送る前に 簡単にモニターされる。入力として機能するときは、Ｂｕｓｙは出力ラインとな り、次のバイトを受ける用意があることを示す。このモードで、ＢｕｓｙはＤ＋ 、　Ｃｂ、Ｕ７Ｂ。

Ｕ５ｂ、　Ｕ８ｃを経て入ってくるＳＴＲのフォーリングエツジにおいて、主張 される。

５ＴＲ−のライジングエツジでは、データは、Ｐ２Ｏ３中にクロックされその結 果、ＰＩＯはＡＲＤＹを否定する。これはＵ６ｂを経てＢｕｓｙへしばらくの後 に伝わる。

しかしながら、そのうち、ＢｕｓｙはＲ，、Ｃ，の時定数により高レベルに維持 される。Ｂｕｓｙはそれからマイクロプロセッサが受けたデータバイトを続出時 間をもつまで、アサート（ａｓｓｅｒｔｅｄ）される。

出力時、ＰＲＩＭＥ−がＵ８ａを経て制御出力として直接的に機能する＊　（Ｕ ５ａ、　Ｕ７ａ、　ｔ１５ａを経ての接続は、望まないサイドエフェクトである が、しかし、動作にはインパクトを与えない）入力時には、それが極めて短時間 においてのみ生ずるとしてもＰＲＩｒＩＥ−が低くなってしまうということを、 レジスターすることが必要である。それ故、ラッチが実行される。この動作は、 次の如くである。

はじめに、ＰＲＩＭＥ−が高くなりそして、その結果として、ＩＪ６ｃ出力が高 くなり次でＰ１００Ａｆｆ入力が低レベルとなる。

若しＰＲＩＭＥ−が少くとも時定数ＲＩ＋　Ｃ５＋　Ｕ６ｃに対してリモート機 器により、低レベルとなるならば、出力は低くなり、結果としてＵ４ｂがＰｌｏ ｏＪｈをして高くフロート（Ｒ１３により引っばられる）していく。

このことがコレクターゲートＵ８ａを開いて、Ｏｎすることになり、ＰＲＩＭＥ を永久的に低レベルに引き下げる（はじめの刺激が除かれたあとでさえも）。

ＰＲＩＭＥ−のフォーリングエツジが見られると、Ｕ７ａは、再入力はＲ５Ｃ４ の時間において高レベルであることを判断し５ＴＲ−パルスのようなパルスを生 じる。そして、ノーマルキャラクタの受信のように、ＰＩＯＩを経て、プロセッ サを中断せしめる。これがプロセッサをして、その状態を読出させ、ＰＲＩｒＩ Ｅ−パルスが起ったことを確立する。

プロセッサはそれから次のように、ＰＲＩＭＥの捕捉されているラッチをリセッ トしようとする。

それは、出力として再びＰ１００Ａ３を決める。それは出力を低レベルとなし、 そして、入力された時もとにもどす。リモートデバイスからの刺激がなくなって しまう（すなわちもはやＰＲＩＭＥ−が低（ならない）ということを考えると、 これは、ラッチをリセットしたという効果をもつであろう。

プロセッサは再びＡ３の状態を質関し、そしてもしそれが低ければリセットが成 功したのである。もし、それがまだ高ければ、刺激はまだ加わっておりタイムア ウトをセットし、その後、再び試みるためにもどる。

補正書の翻訳文提出書 （特許法第１８４条の８） 平成１年５月Ｚ日 特許庁長官　吉　１）文　毅　殿 １、特許出願の表示 ＰＣＴ／ＧＢ８７１００７９２ ２、発明の名称 データ　バッファ／スイッチ ３、特許出願人 住所　イギリス国、ロンドン　ダブリコシ−２アール３ニーニス、エセックス　 ストリート３６名称　ナイトホーク　エレクトロニクス　リミティド４、代理人 住所　〒１０５東京都港区虎ノ門−丁目８番１０号静光虎ノ門ビル　電話５０４ −０７２１５、補正書の提出年月日 １９８９年２月１０日 ６、添付書類の目録 補正書の翻訳文　１通 マザーボードに取外し可能に接続された２又はそれ以上異種の複数の入力／出力 インタフェースカード該マザーボード上に配備された複数の異種インタフェース カード用の回路、１つのインタフェースカードと他のインタフェースカードを通 じバッファ／スイッチボックスに入力された、データの出力を選択的に制御する 手段、１つのインタフェースカードから入力されたデータをバッファする手段で あり、かつ第３のインタフェースカードから入力されたデータが既に第２のイン タフェースカードへ通過したとき第２のインタフェースカードを経て出力される ようになっている手段及び該マザーボードに接続されるインタフェースカードの 各種のための装置駆動ソフトウェアを格納するためマザーボード上に設けた不揮 発性ランダムアクセス記憶手段（ＲＡＭ）であって、そのマザーボードは総べて のインタフェースカードに共通である回路とまたインタフェースカード群に共通 の回路とを有し、それによってその重複を減すると共に、同時に異なる数の異種 のインタフェースカードの使用ができるようにしたものとから構成されているデ ータバッファ／スイッチボックスが提供される。

データバッファ／スイッチボックスは、プリンタの分配者として利用され、複数 のコンピュータが１台以上のプリンタを使用し得るようにさせるが、しかし、他 の広い範囲のアプリケーションにも使用される。例えばコンピュータポートを複 数の端末機器やデータのスイッチが有用であるモデムの共用、ＬＡＮノードの共 用等々他のいかなる環境にも共用を行わせ得るものである。特にＶＤＵマルチプ レキサ−やプリンタスイッチとして同時に、同じボックスを使用することによっ て、かなりの利益が得られる。

特に、少くともインタフェースの要求として、セントロニクスパラレルとＲ５− ２３２Ｃシリアルの規格が最も普及したインタフェースとしてマザーボード上に 使用されていることが当面のことであるが、しかし他のインタフェースの規格の 要求もめられればまた′４ＬＳされるであろう。

慣例的には、複数のインタフェースカードをもつモジューラタイプのデータバッ ファ／スイッチまたは多くのインタフェースカードをもつコンピュータは、夫々 のインタフェース自身に装置駆動ソフトウェアを１体として備えている。それは 、ソフトウェアは各インタフェースカードにとって夫々特殊なものであるからで ある。然しながら、このことは数個の同一コピーがあるということになる。

補正書の翻訳文提出書 （特許法第１８４条の８） 平成１年５月　２日 特許庁長官　吉　１）文　毅　殿 １、特許出願の表示 ＰＣＴ／ＧＢ　８７１０　Ｏ７９２ ２、発明の名称 データ　バッファ／スイッチ ３、特許出願人 住所　イギリス国、ロンドン　ダブリニジ−２７−ル３ニーニス、エセックス　 ストリート３６名称　ナイトホーク　エレクトロニクス　リミティレ４、代理人 住所　〒１０５東京都港区虎ノ門−丁目８番１０号５、補正書の提出年月日 １９８９年１月２０日（受理日） ６、添付書類の目録 （１）補正書の翻訳文　１通 請求の範囲 １．　マザーボード（３０）に取外し可能に接続された２又はそれ以上異種の複 数の入力／出力インタフェースカード（’２０）。

該マザーボード上に配備された複数の異種インタフェースカード用の回路、１つ のインタフェースカードと他のインタフェースカードを通じバッファ／スイッチ ボックスに入力された、データの出力を選択的に制御する手段（１）、１つのイ ンタフェースカードから入力されたデータをバッファする手段であり、かつ第３ のインタフェースカードから入力されたデータが既に第２のインタフェースカー ドへ通過したとき第２のインクフェースカードを経て出力されるようになってい る手段（９）及び該マザーボードに接続されるインタフェースカードの各種のた めの装置駆動ソフトウェアを格納するためマザーボード上に設けた不揮発性ラン ダムアクセス記憶手段（ＲＡＭ）（８）であって該マザーボードは総べてのイン タフェースカードに共通である回路とまたインタフェースカード群に共通の回路 とを有し、それによって、その重複を減すると共に、同時に異なる数の異種のイ ンタフェースカードの使用ができるようにしたものとから構成されていることを 特徴とするデータバッファ／スイッチボックス。

２　セントロニクスパラレル（Ｃｅｎｔｒｏｎｉｃｇ　Ｐａｒａｌｌｅｌ）とＲ ５−２３２Ｃシリアルのインタフェースプロトコルに対する装置駆動ソフトウェ アがマザーボード上に配備されていることを特徴とする請求項１記載のデータバ ッファ／スイッチボックス。

３６　各装置駆動ソフトウェアのうちの１つの複写部のみがＲＡＭ（８）に記憶 されていることを特徴とする前述した各請求項のいずれかに記載のデータバッフ ァ／スイッチボックス。

４、　装置駆動ソフトウェアが該ソフトウェアのローディング後取外され得るＥ ＦＲＯＭ　（１３）からＲＡＭ　（８）にロードされることを特徴とする前述し た各請求項いづれかに記載のデータバッファ／スイッチボックス。

５、　バッファメモリ（９）が該バッファのメモリ量に拘らず固定の真数に分別 され、該バッファメモリの大きさが増大するにつれ各頁の大きさも増大するよう 配備されていることを特徴とするデータバッファ／スイッチボックス。

６、　バッファメモリの各頁の大きさは内在するソフトウェアにより制御される ことを特徴とする請求項５記載のデータバッファ／スイッチボックス。

７、　マザーボードに取外し可能に接続された複数のＲ５−３２３Ｃシリアル人 力／出力インタフェースカードを有しておりかつ該マザーボードは、共通的に要 求される周波数のすべてを出力それを一連のビン上に供給するボードレートクロ ンクジエネレータと共同するものであり、更に各Ｒ５２３２−Ｃインタフエース カードは２つのペアのビンを有する少（とも４方向のコネクタを有ししかも第１ のペアのビンはインタフェースカードからの送信ボードレートを決定するための ものであり、又第２のペアのビンはインタフェースカードへの送信率を決めるも のであって、又１本のワイヤリンクが第１と第２のペアのビンを、もし送信と受 信のボードレートが同じであれば、−緒に接続するために用意され且つクロック ジェネレータの必要なビンと少（とも４方向コネクタのビンの１つとを接続する ことが可能な接続線を有することを特徴とするデータバッファ／スイッチボック ス・ ８、　各インタフェースカードが第１と第２の入力／出力ボートを有し、少くと も４方向のコネクタは６ウエイのコネクタであって、従って第３のペアのビンは 第２のボートの送信／受信の率を決定し、コネクタの第１と第２のペアのビンを 接続するジャンパー線を有することを特徴とする請求項７記戦のデータバッファ ／スイッチボックス。

国際調査報告 −ｍ−−＾−ｇｋａ−ＩＰＣτ／ＧＢ　Ｉ！７７００７９２１＋ｌｅｎｗ１４＊ ＃ｌ　＆。＋＋１．ｌＪｂ＋＋Ｍ　Ｉｔａ　Ｐロｌσε７１００７９２Ｓ＾　１ ９３１９

Claims (8)

【特許請求の範囲】
1. １．マザーボード（３０）に取外し可能に接続された複数の入力／出力インタフ エース（２０）と該マザーボード上に配備された複数の異種インタフェースカー ドに用いられる回路群を有する、該データバッファ／スイッチボックスと該マザ ーボードに接続されているインタフェースカードの各各に対する装置駆動ソフト ウエアを格納するためのマザーボード上に設けられた記憶手段（８）とを有する ことを特徴とするデータバッファ／スイッチボックス。
2. ２．該マザーボードは総べてのインタフェースカードに共通である回路と、イン タフェースカード群に共通の回路とを有しており、それによってその重複を減ず ると共に、同時に異なる数の異種タイプのインタフェースカードの使用ができる ようにしたことを特徴とする請求項１記載のデータバッファ／スイッチボックス 。
3. ３．セントロニクスパラレル（Ｃｅｎｔｒｏｎｉｃｓ　Ｐａｒａｌｌｅｌ）とＲ ｓ−２３２Ｃシリアルインタフェースプロトコルに対する装置駆動ソフトウエア がマザーボード上に配備されていることを特徴とする請求項１乃至２記載のデー タバッファ／スイッチボックス。
4. ４．各装置駆動ソフトウエアの１つの複写部のみがマザーボードに配備されてい ることを特徴とする前記いづれかの請求項に記載のデータバッファ／スイッチボ ックス。
5. ５．バッファメモリ（９）が該バッファにおけるメモリ量に拘らず固定の頁数に 分別され、各頁の大きさは該バッファメモリの大きさが増大するにつれ、増大す るよう配備されることを特徴とするデータバッファ／スイッチボックス。
6. ６．バッファメモリの各頁の大きさは内在するソフトウエアにより制御されるこ とを特徴とする請求項５記載のデータバッファ／スイッチボックス。
7. ７．マザーボードに取外し可能に接続された複数のＲｓ−３２３Ｃシリアル入力 ／出力インタフェースカードを有したデータバッファ／スイッチであって該マザ ーボードは、共通に要求される周波数のすべてを出力し、一連のピン上に該周波 数を提供するボードレートのクロックジェネレータと共同するものであり、各Ｒ ｓ２３２−Ｃインタフェースカードは２つのペアのピンからなる少くとも４方向 のコネクタを有し、第１のペアのピンはインタフェースカードからの送信につい てのボードレートを決定するためのものであり、第２のペアのピンはインタフェ ースカードヘの送信率を決めるものであって、ワイヤリンクが第１と第２のペア のピンを、もし送信と受信のボードレートが同じであれば、一緒に接続するため に用意され、且つクロックジエネレータ上の必要なピンと及び少くとも４方向コ ネクタのピンの１つとに接続可能な接続線を有することを特徴とするデータバッ ファ／スイッチボックス。
8. ８．各インタフェースカードが第１と第２の入力／出力ポートを有し、少くとも ４方向のコネクタは６方向コネクタであって、その第３のペアのピンは第２のポ ートの送信／受信の率を決定し、コネクタの第１と第２のペアのピンを接続する ジャンパー線を有することを特徴とする請求項７記載のデータバッファ／スイッ チボックス。