JPH0249027B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は情報蓄積機構、特にトランジスタを用
いる不揮発性のデータ蓄積セルに関する。

素子をアドレス指定する接合型電界効果トラン
ジスタ（JFET）回路を利用するデータ情報蓄積
機構は、JFET構造の固有な長所の為、ますます
広くゆきわたつてきている。例えば、この様な構
造はバイポーラトランジスタを用いた同等の回路
より総体的に安価に製造でき、高い集積度で生産
可能である。JFET回路は、ランダムアクセスメ
モリ（RAM）の中で好都合に利用されている。
例えば、「ランダムアクセス接合型電界効果フロ
ーテイングゲートトランジスタメモリ」と題され
たクーメンその他による米国特許第4126900号に
開示されたRAMである。JFET構造は、比較的
高い集積化が可能であるが、それぞれのデータ蓄
積セルに於る必要及び回路内の装置の歩留まりを
上げることが要求される半導体スライスに於て、
必要な領域をさらに減少させる努力が更に続いて
いる。歩留まりを減少させる第１の要素は、薄い
絶縁層の上の金属又は導電領域が真下の半導体材
料に接触しがちである為、与えられた機能を果た
すのに必要なゲートの数に関係している。特定の
機能に必要なゲートの数を減少することによつて
歩留まりが改善されることはすぐに理解できよ
う。

単一の能動素子を用いるMOS型記憶セルの一
例が、「１トランジスタ型ダイナミツクメモリセ
ル」と題した大和田その他による米国特許第
3852800号に開示されている。この様なダイナミ
ツクRAMセル、即ち、サイクルごとに著積され
た情報をリフレツシユする必要のあるRAMセル
は、半導体チツプ上で使用される表面面積を減少
させるが、もつと小さいメモリセルが望まれてい
る。高集積化とオペレーシヨンの高速化を実現す
る装置として例えばマツケロイによる米国特許第
4142111号において開示された様な縦型JFET構
造がある。この装置は、縦型ＰチヤンネルJFET
とMOSトランジスタを使つてスタテイツク型メ
モリセルを形成している。縦型JFET型の構造を
使う装置のもう一つの例は、IEEEジヤーナル
オブ ソリツドステートサーキツトのSC−13巻
第５号1978年10月号622から634ページに掲載され
る西沢他による論文「高速高集積静電誘動型トラ
ンジスタメモリ」に開示される。この装置は、際
型Ｐチヤンネル構造において高濃度ドープ拡散ソ
ースを用いるものである。

不揮発性メモリは、ダイナミツクメモリで必要
とされるサイクルごとのリフレツシユ操作が必要
とされないという長所がある。代表的不揮発性メ
モリセル、特に金属−窒化物−酸化物−半導体
（MNOS）蓄積構造を用いたものが、クリステイ
他による米国特許第4017888号及びホワイト他に
よる米国特許第4112507号に開示されている。こ
れらの特許に開示されるセルは、複数のプレーナ
型MOS−MNOS装置を使用しており、故に等価
な設計法を用いたダイナミツクRAM設計より著
しく大きな領域を占めることになる。大部分の応
用例に於るダイナミツクRAMセルと代替可能な
不揮発性RAMを開発する為には、セルのサイズ
がダイナミツクRAMセルのサイズまで減少さ
れ、MNOS構造が低電圧高速書込み高耐久性を
持たなければならない。より小さなセルのサイズ
でより高速なオペレーシヨンを実現する為マツケ
ロイによる米国特許第4142111号に開示される様
な縦型JFET構造を使用することが可能である。
この装置は、ＰチヤンネルJFETとMOSトラン
ジタを使つてスタテイツク型メモリセルを形成し
ている。しかしながら、公知の技術である高速書
込みNVRAM装置は、しばしば望ましくない読
み出し妨害及びクロストーク効果を示す。即ち、
アドレス指定されていないセルに於て、不利益な
効果が、種々の要因特にアドレス指定された記憶
構造にわたる大きな電圧降下によつてもたらされ
るのである。

本発明の主たる目的は、単一JFETトランジス
タを用い記憶素子をアドレス指定する不揮発性メ
モリセルを提供することである。第２の目的は最
小の半導体上表面面積を必要とする不揮発性ラン
ダムアクセスメモリを提供することである。

本発明のひとつの観点として、アドレス指定素
子としての縦型JFET及び電荷蓄積素子として例
えばデユアル誘電体層又は多重誘電体層MNOS
構造を有する不揮発性メモリセルを使用すること
が掲げられる。基板は、JFET構造のドレインを
形成し、基板と同じ導電型の拡散領域は、ソース
を形成する。記憶素子は、ソースの上に重なる
が、薄いゲート酸化物によつて分離されている。
第２導電型の長く伸びた拡散領域は、JFETのゲ
ートを形成し、複数のセルから形成されるメモリ
マトリクスのワード線をも形成する。厚い酸化物
層は、拡散ワード線をおおい記憶素子の囲りをか
こい、さらに例えばアルミニウム等から成る導電
ビツトセンス線がワード線を横切つて配置され、
記憶素子に接続される。厚い酸化層の奥に入つた
ポリシリコン領域は、記憶素子とビツトセンス線
の間の電極として与えられている。

情報は、セル内に於て、電荷のあるなしに相当
する“１”又は“０”という形で、記憶素子上の
電荷として記憶される。

この型のセルの製造では、いくつかの問題点が
ある。第１の問題点は、セルの不揮発性素子がそ
のメモリの特性劣下の危検にさらされることであ
る。これは、主に不揮発性素子が適切な場所に形
成された後、セルを完成させる為にセルに於て実
行されるプロセスでおこるものである。第２の問
題点は、同一チツプ上に製造されるRAMセルと
MOSFETインターフエース及び論理回路の間の
プロセス上の適合性の問題である。

本発明は更にプロセスの後半で不揮発性素子を
装置に配置することによつて温度周期による有害
な効果の発生を防止した不揮発性（NVJRAM）
セルの製造方法にも関する。また、この方法は、
RAMと他の素子をインターフエースするチツプ
周辺の論理回路の製造にも適合する。故に、本発
明は、メモリセルに損傷を与えずに不揮発性
RAMセルを製造するという目的も有している。
さらに、また１つの目的は、インターフエース論
理回路を同一チツプに同時に作ることを可能にす
る不揮発性RAM配列を製造することである。

本発明のひとつの観点において当分野に関し通
常の知識を有する者に公知な標準的半導体製造工
程が、完成された不揮発性配列のいかなる部分に
おいても損傷及び特性の劣化を発生させない為
に、新規な手順に従つて用いられる。本発明の他
の観点は、チツプ上にMOSFET技術で、インタ
ーフエースと論理回路を同時に製造する方法であ
る。半導体基板をパターン形成し、チヤンネルス
トツプ又は第２導電型領域から分離して第１導電
型のチヤンネル領域を形成する。縦型JFETは、
チヤンネル又はワード線の上、および装置の上を
おおつている絶縁層上に形成される。不揮発性の
特性を有する積層状の多重誘電体層を各々のセル
のJFETのソースのすぐ上をおおつて形成する。
金属の相互接続が積層誘電体層に設けられビツト
線となる。金属接続は、ワードアドレス指定手段
として基板内のチヤネルにも設けられる。複数の
MOSFET装置は、各々の工程で適当にマスクさ
れ、故にMOSFET装置が形成されるチツプの領
域に必要な工程のみが実行され、同一チツプ上に
同時に形成される。

メモリ絶縁物の不揮発状態は、(1)JFETチヤネ
ルの閉鎖以前及び閉鎖期間中、MISゲートに適当
な電圧を与えることによつてMISゲートのすぐ下
のJFETソースを逆バイアスし、(2)MISゲートを
フロートすることで逆バイアスが与えられている
かを決定し、JFETチヤネルが再び開いた時の電
圧変化を検知することによつて読み出される。逆
バイアスされたJFETのソースは、JFETゲート、
半導体基板、半導体表面又は、これらの領域を分
離する空乏層のいずれかからソースへ流れる電流
によつて放電される。これらの電流は、強い電界
及び製造工程で誘引される欠陥及びエツジ効果に
起因して、MNOS容量を持つセルの様な容量の
高いセル内ではもつと大きくなることもある。

もしも揮発状態が検知される前に逆バイアスが
放電されると、絶縁物における不揮発状態は読出
すことはできない。好ましい実施例において、本
発明は、メモリ絶縁物のプログラムされた状態に
左右される、メモリ絶縁物の下の反転層の有無に
よつて変化するワード線からビツト線への電圧の
フイードスルーを検知することによつて、この困
難を克服している。平衡状態で反転層は存在する
か又はしないかのいずれかであるので、非平衡状
態の逆バイアスをプリセツトする必要は無く暗電
流を気にする必要はない。第２の主たる改良は次
の点である。逆バイアスがプリセツトされる必要
がないので、電圧パルスは、ビツト線に与えられ
る必要がなくなり、通常このことによつてメモリ
絶縁物の不揮発状態は、妨害的効果が小さくな
る。

本発明は、ジヤパニーズジヤーナルオブアプラ
イドフイジツクス、1980年19巻付録19−１号、
231ページから237ページに掲載された、R.近藤
による論文「ダイナミツク注入NMOSメモリ装
置」に関すMNOS・DRAMセルの改良でもあ
る。ここでも、NMOSのエツジ効果及び非平衡
電圧状態に伴う大きな暗電流が、特許出願第
288413号の読み出し動作においてNVJRAMに関
して前に述べたものと同じ悪影響を発生させてい
る。

不揮発性JRAMを有さない直交するビツト又
はワード線の交点位置に置された交点不揮発性容
量セルは、1977年発行の「1977年国際固体回路学
会誌」の190から193ページ及び251ページの「プ
ログラマブル読出専用メモリ」としてJ.I.ラツセ
ル及びJ.A.ヤセーテイスによつて研究されてい
る。ここでは、ワード線に電圧ランプ（ramp）
を使い、ビツトラインへの容量的フイードスロー
を検知している。本発明は、ランプでなく電圧ス
テツプ又はパルスをワード線に設けることでより
感度の良い検知構成を使用し、最新のDRAM検
知ラツチを用いて微少な電圧フイードスルーの検
知を行い、メモリ絶縁物への書き込み状態に従つ
てある状態では０ボルトとなり、またもう一方の
状態では＋５ボルトになるように電圧をラツチす
る。本発明においては、選択されなかつたセルの
感度への影響を、選択されない全てのセルのワー
ド線に、いくつかのセルにおいて既にプログラム
されていたかも知れない反転層を引き出すのに充
分な逆バイアスをかけることによつてとり除いて
いる。

過去において、MNOS容量は、電力消失の場
合の不揮発性の情報蓄積バツクアツプを与える為
に、1980年発行ジヤパンジヤーナルオブアプライ
ドフイジツクス第19巻付録19−１の225ページか
ら229ページに掲載されるS.斎藤他による論文
「MNOS容量を用いたＮチヤネル高速不揮発性メ
モリ」に関するスタテイツクRAMセルに記載さ
れたように使用されている。この前例におけるセ
ルでは、それぞれのスタテイツクラツチの両側に
１つづつのNMOS容量が設置されている。本発
明に於て、不揮発性容量は、NVJRAMセルであ
つて、これらの多数のNVJRAMセルがここで
は、DRAMと同様の検知ラツチになるスタテイ
ツクラツチに２つの入力を与えている１本のビツ
ト線に配置されている。しかしながら、更に本発
明は不揮発性バツクアツプを有するスタテイツク
RAMではなく高集積度の不揮発性RAMである。

故に、本発明は要するに交点容量メモリ配列で
はあるが、ラツフル及びヤセーチスの装置に固有
のわずかなプログラムクローストーク効果を縦型
JFETによつて減少させ、電圧ステツプ又はパル
ス及び検知ラツチ回路を用いてより高感度の容量
読出し機構を使用するものである。ラツフル及び
ヤセーチスに固有な読み出し妨害効果は、非平衡
状態を準備するよりむしろ容量検知機構を用いる
ことによつて克服される。斎藤による低集積度の
スタテイツクRAMセルは、高集積度のDRAM型
セルと交換され、不揮発性バツクアツプとしての
みメモリ絶縁物を使うよりむしろ情報をそのメモ
リ絶縁内に蓄積させる。

本発明の目的は、セルへ与えられる読出し電圧
を減少させることによつて、セルの不揮発状態の
読出し操作において、不揮発状態の読出しに於る
妨害効果を改良（低減）した不揮発性ランダムア
クセスメモリを提供することである。第２の目的
は、標準的DRAMの揮発性書込み及び読出しが
使用される場合に見られるように、暗電流に強く
影響を受けやすい非平衡状態読出し機構を使用し
ない読出し機構を提供することである。第３の目
的は、検知ラツチの使用に適合し、１本の検知線
に於る多数のビツトにプログラムされた情報のパ
ターンによつて感度が影響をうけないプログラム
可能なキヤパシタの為の高感度読出し操作を提供
することである。さらに、第４の目的は、セルご
とに有する構成要素をできるだけわずかにし、読
出し妨害及びパターン感度を最小にした高集積プ
ログラム可能容量装置を提供することである。

本発明のひとつの観点によれば、セルをアドレ
ス指定する素子として単一の縦型JFETを有する
不揮発性メモリセルが掲げられている。好ましい
実施例の中で、Ｐ型基板へのＮ型不純物のイオン
注入が空間をおいて配置され、Ｐ型基板表面の島
領域としてチヤネルを形成する。このチヤネル
は、それぞれの装置の為のJFETゲートとして更
に、これらのメモリセルのマトリクスにおけるア
ドレス（ワード）線として作用する。ある実施例
では、チヤネルはセルのプログラム可能キヤパシ
タの電極の１つでもある。例えば酸化シリコンの
ような絶縁層がＰ型ソース領域をおおい、二酸化
シリコン、窒化シリコン・酸化チタンといつた誘
電材料は導電電極によつておおわれ、この電極は
不揮発性MISゲート及びキヤパシタの他の電極を
形成する。アルミニウムの様な材料の導電ストリ
ツプは不揮発性MISゲートの上に形成され、ある
実施例では、セルをアドレス指定し検知するビツ
ト線となつている。

第２の観点において、ワード及びアドレス線に
バイアスすることによつて、セルはデータを記憶
し、装置の不揮発性絶縁物に蓄積された電荷を変
化させ、更に、MISゲートとJFETゲートの間の
容量故にワード線とビツト線の容量を変化させ
る。

この装置の内部電極容量の変化は、ビツト線を
読出す間に、ワード線電圧におけるステツプ又は
パルスによつてすぐに検知される。ひとつの実施
例では、MISゲートはビツト線に結合され、
JFETゲートはワード線に結合される。他の実施
例では、JFETゲートはビツト線に結合し、MIS
ゲートはワード線に結合する。セルは、ビツト線
を一定の電位にセツトした後でフロートすること
によつて読出される。フロートされないワード線
はそこに決められた正又は負の電圧ステツプ又は
パルスを有している。ワード線からビツト線へ接
続される信号の相違は、出力MOSFET装置によ
つて又は共働する検知ラツチにより決定され、デ
ータ読出しが完了する。

標準的な不揮発性セルでは、正及び負の両極性
の電圧がメモリ素子のプログラム及び消去に必要
である。チツプ上で両極性の電圧を使用する為に
は、配列の全部の装置にCMOS技術を用いる必
要がある。より高価で複雑な工程のCMOSを使
わない為に、プログラムと消去の両方の為に一方
の極のみの操作電圧を用いるセルを使用すること
ができる。この様なセルを使用すると、二極の操
作電圧及び同一チツプ上で二つの型の半導体技術
を使う必要がなくなる。本発明の目的は、低電圧
を用い、書き込み消去両状態の為のプログラム時
間を高速化し、両オペレーシヨンの為に同一極性
のパルス電圧を使う不揮発性メモリセルを提供す
ることである。本発明の目的には、セル配列の為
の周辺装置を同一基板上に形成する技術を用いて
セルを形成することも含まれる。

低電圧を用い、高速プログラム時間を有する不
揮発性メモリセルは、高能率プログラム機構を使
用することによつてのみ得られる。MNOS及び
デユアル誘電体MOSFETSの為の単極電圧オペ
レーシヨンは、既に電子なだれトンネル注入を用
いて開発されている。これは、1973年発行ジヤー
ナル・オブ・ジヤパン・ソサエテイ・オブ・アプ
ライド・フイジツクス第42巻151ページ掲載のY.
内田その他による「MOSトランジスタの電子な
だれトンネル注入を使つた新型不揮発性読読出し
書込みランダムアクセスメモリオペレーシヨン」
及び、1975年発行IEEEジヤーナル・オブ・ソリ
ツドステート・サーキツトSC−10巻288ページ掲
載「電子なだれトンネル注入を用いた1024ビツト
MNOSランダムアクセスメモリ」の中に示され
ている。電子なだれパンチスルー消去は、1977年
発行IEEEEトランズアクシヨン・オン・エノク
トロン・デバイス、第ED−24巻、531ページのD.
カーン、J.R.ブレース、W.J.サンドバーグによる
論文「デユアル誘電体チヤージ蓄積（DDC）セ
ルにおける電子なだれパンチスルー消去法」に記
載されている。これらの装置において、書込み操
作では基板、ソース、ドレインが全て接地されゲ
ートに大電圧をかけることによつてゲート電圧と
反対の極性の電荷を絶縁層に引き入れる。消去に
は、書込み操作で使われたのと同じ極性の電圧パ
ルスがソースとドレインに同時に送られゲート及
び基板は接地される。消去の間、絶縁層の中の電
荷がチヤンネルに強制的に送り込まれるか、ある
いはチヤネルの中の多数キヤリア（前に絶縁層内
に書き込まれた電荷の極性とは反対の標識の電荷
である）が、絶縁層に強制的に入る。残念なが
ら、MOSFETにおいて、多数キヤリアは、完全
にはチヤネルで制限されず、カーン、ブルースの
論文に示される様にフイールド酸化物の下のチヤ
ネルストツプに隣接するMOSFETチヤネルの両
側面を通過し基板へと漏出している。チヤネルス
トツプへのキヤリアの漏出は、消去機構の効果を
低減させる。これは、チヤネルが完全に絶縁され
た場合と同じくらい大きな値まではチヤネル電圧
が上昇しないからである。MOSFET構造とは異
り、本発明の構造は、パンチスルー状態のもとで
チヤネルを完全にシールしている。

熱化トラツプ多数キヤリアがメモリ絶縁体にト
ンネルするという前述の消去機構に加えて、ダイ
オードの降伏に因るホツトキヤリアが、酸化シリ
コンの電位バリアに打ちかつて絶縁体に入るこむ
ことは、内田の論文及び1972年発行応用物理補足
41巻163ページ掲載の1971年東京の第３会固体装
置学会会報「電子なだれ注入MOS読出専用メモ
リ」と題する原その他の論文に示される通りであ
る。電子に対するバリヤー（Ｐチヤネル層におけ
る多数キヤリア）は、原の論文が示す様に正孔に
対するより低い為、この工程はＮチヤネル
MOSFETに比べＰチヤネルMOSFETに対して
の方がより有効である。MISゲートの下のダイオ
ード接合から離れるときにホツト多数キヤリアは
熱を与えられるので、ホツトキヤリアの消去工程
は、接合付近でより有効となり、その結果
MNOS又は多重誘電体構造における絶縁体内の
電荷の消去に時間は左右され一定ではない。

降伏機構によつて発生する多量の多数キヤリア
がチヤネルストツプに漏出するMOSFETにおい
て、消去機構があまり効率的ではなく、降伏電流
を消去されるまで長い時間流さなくてはならな
い。降伏電流を持続的に流す時間が増加するとホ
ツトキヤリアの消去工程への寄付を増大させるこ
とになる。本発明のユニポーラ電圧のNVJRAM
に於て、ホツト多数キヤリアは消去工程に貢献す
るが、熱化チヤネルキヤリアに依存する消去工程
では、有効性が増大する。その結果、チヤネル上
でより一様な消去が得られる。本発明の主旨の１
つに従えば、単一の縦型JFETを有する不揮発性
メモリが実施される。この縦型JFETは、素子を
アドレス指定する為に用い、例えば電荷蓄積素子
としてのデユアル誘電体又は多重誘電体NMOS
構造を用いることができ。基板は、JFETのドレ
インを形成し、基板と同じ導電型を有する拡散領
域はソースを形成する。不揮発性記憶素子は、ソ
ース領域の上に重なつて形成され薄いゲートによ
つてソースから分離されている。

他の実施例において、電荷蓄積素子は、薄い絶
縁体によつて縦型JFETソースから分離され他の
絶縁体によつて制御ゲート（フローテイングゲー
トの上の）から分離されるシリコンフローテイン
グゲートである。残りのNVJRAM構造は第一の
実施例と同じである。更に他の実施例において、
デユアル誘電体容量は、２つの誘電体のインター
フエースにドープ材又はわずかな導電性の島領域
を含んで不揮発性の電荷をそのドープ材又は導電
性島領域に蓄積している。本発明に依る個々のセ
ルは約0.25mil四方の領域が必要で非常に集積度
の高い不揮発性ランダムアクセスメモリを形成す
る。

前述したNVJRAM配列の操作が書き込み又は
消去の為選択されなかつたセルの不揮発性絶縁体
にわたりわずかな電圧降下を発生させる。この様
な低電圧のパルスをひとつ与えても、セルの不揮
発性状態を変更するには充分でなく、書込み又は
消去操作は行われない。しかしながら、非選択セ
ルの各々は、そのセル自体が選択されるまでに何
度もこの様な禁止された書込みまたは消去の操作
を受けるであろう。選択されなかつたセルの不揮
発性絶縁体にわたり反復的に起こるわずかな電圧
降下はセルの書込み又は消去状態に妨害を起こ
す。この問題は低書込み／消去電圧で高速書込
み／消去を実行する為に設計された絶縁体を使用
するに於ては重大問題である。さらに、読出しの
為選択されたセルの状態を呼掛ける又は読みだす
為の小電圧の供給によつてすら、もし読出しの為
選択されていないセルが予めのプログラムの為に
選択される以前に読出しオペレーシヨンが何回も
反復されているとしたら、読出しの為に選択され
ていないセルのプログラム状態が妨害されること
もある。これらの問題は、２つの型のセルアドレ
ス線のみを使うこと、及び高速書込み／消去不揮
発性絶縁体構造を用いた時に縦型JFETの近傍の
不揮発性絶縁体の絶縁度に限りがあることにより
発生するものである。

２つの型のアドレス線のみを使用し、メモリ絶
縁体の下に縦型JFETを使用すると非常に高集積
なメモリ配列が可能となる。メモリ配列に於る高
蓄積を得る為にこの設計を採用すると、より複雑
な周辺回路の必要性が生じる。例えばプログラム
されたた状態をプログラムしたり消去したりリフ
レツシユする為、電圧が水平及び垂直アドレス回
路の両方に対し選択されなくてはならない。

本発明の好ましい実施例は、全体として３つの
型のアドレス線を用い絶縁の為メモリごとに１つ
又は２つのMOSFETを加えている。追加型のア
ドレス線はMOSFETゲートを接続する為に使用
され、この線はワード線として使用されている。
NVJRAM素子のJFET素子は第１の列線（列線
Ａ）に接続され、この列線は、NVJRAM素子の
MISゲートに接続される第２の列線（列線Ｂ）に
平行である。列線Ａ又は列線Ｂのいずれかがビツ
ト線となる。ある実施例に於て、１つの
MOSFETがセルの列線ＢとセルのMISゲートを
絶縁し、他のMOSFETがセルの列線Ａとセルの
JFETゲートを絶縁している。この実施例では、
セルのMISゲート側にあるMOSFETは
NVJRAMMISゲートをMOSFETソースに接続
する開口（コンタクトの為に絶縁物に設けられた
開口）を有している。セルのJFETゲート側の
MOSFETは開口なしに直接JFETゲートに結合
したそのセルのMOSFETのソースを有してい
る。このセルのこの部分では、NVJRAM構造に
対してMOSFETゲート又は転送ゲートの追加の
みが必要とされる。２つのMOSFETを持つこの
実施例は、読み出し書込み消去操作で選択された
他のセルに於るこれらの操作の妨害効果の発生を
防ぐ非常に良好な絶縁を不揮発性セルに与えてい
る。

他の２つの実施例において１つだけの
MOSFETがそれぞれのセルに加えられる。(1)１
つの実施例では、NVJRAM素子のMISゲートを
列線Ｂから分離する為のMOSFETを用い、列線
Ａと直接接続するNVJRAM素子のJFETゲート
を有している。(2)もう一方の実施例では列線Ａか
らNVJRAM素子を分離する為にMOSFETを用
い、列線Ｂに直接接続するNVJRAMセルのMIS
ゲートが使用されている。第１のケースでは、
MOSFETが列線Ｂ上の書込みパルスから選択さ
れないNVJRAM素子を非常に良好に絶縁してい
る。この設計はまた、消去電圧の大部分が
MOSFETにわたつて降下するように不揮発性
NVJRAMのMISゲートをフローテイングにする
ことによつて、列線Ａ上の消去パルスから非選択
不揮発性素子を絶縁する上においても改良がなさ
れている。第２のケースに於て、MOSFETは列
線Ａ上の消去パルスから選択されないNVJRAM
素子を非常に良好に絶縁している。非選択
NVJRAM素子のJFETゲートが予めリセツトさ
れ、書込みパルスが列線Ｂを通つて選択されたメ
モリセルに与えられる以前にJFETチヤネルが閉
じ、JFETソースをフロートするに充分な量の正
の電圧でこの非選択NVJRAM素子がフロートさ
れる場合、この設計は選択されない不揮発性素子
と書込みパルスとの絶縁においても改良されてい
る。前述の３つの実施例のうちJFETゲート側に
１つのみのMOSFET又は転送ゲートを有する実
施例では、追加されるべきゲート数は１つのみで
追加の開口が不要である為最も小さいサイズのメ
モリが可能となる。

３つの型のアドレス線及びMOSFETは、他の
方法にも使用できる。例えば、NVJRAM構成は
ワード線に付いたJFETゲート及びビツト線に付
いたMISゲートを追加することができる。ここ
で、MOSFETゲートに付いたアドレス線はビツ
ト線に平行にまたワード線には直角に配線され
る。この場合、書込み／消去電圧のアドレス指定
には、また縦横アドレス線の両方をアドレスする
高電圧を必要とするが、選択されたセルに於て書
込み・消去、又は読出しオペレーシヨンが実行さ
れることに因る非選択セルへの妨害効果を絶縁し
ている点で改良されている。

実施例の詳細な説明 ここで図を参照すると、第１図は、本発明の第
１の実施例に依る単一不揮発性接合型電界効果ト
ランジスタ・ランダムアクセス・メモリ
（JRAM）セル１０を示している。メモリセル１
０は容量的に記憶素子１５に接続するソース１
４、基板１７に接続するドレイン１６及びワード
線２０の一部であるゲート１８を有する縦型
JFET１２から成つている。記憶素子１５はビツ
トセンス線２２にも接続している。典型的は
RAMは複数のセンス線２２の行及びワード線２
０の列に接続されるセル１０のマトリクスから成
つている。特定のセルは、相当するビツトセンス
線及びワード線に同時にパルスを与えることによ
つてアドレス指定される。プリセツトトランジス
タ２３及び出力トランジスタ２５は、ビツトセン
ス線２２に書込み及び消去電位を与え、読し出し
操作中に記憶素子１５の出力を検出する為に設け
られる。

第２図、第３図を参照すると、セル１０の構造
がより良く理解されよう。半導体基板（例えばシ
リコン）の部分が全体的に１７で示されている。
基板は設計上の考慮からＮ型又はＰ型どちらであ
つても良い。図のうえでは、Ｐ型基板を使用する
ことが想定されている。

ワード線２０は、ひとつの列の中に含まれる全
てのJFETの為のゲートも形成している長くのび
たＮ＋領域である。ゲート領域１８の一方の側の
Ｐ＋領域はセル１０を絶縁するチヤネルストツプ
領域２４を形成する。ゲート１８及びチヤネルス
トツプ領域２４をおおう例えば二酸化シリコン製
の比較的厚い絶縁層２６は、JFET１２のソース
１４をおおう長くのびた薄いゲート酸化物領域２
８を有している。記憶素子１５は、ゲート酸化物
２８をおおい酸化物層２６に囲または多層誘電体
構造から成つている。記憶素子１５の上は、接続
電極を形成するポリシリコン領域３０でおおわれ
る。接続電極は、ビツトセンス線２２となる例え
ばアルミニウムのような導電性ストリツプに接続
される。

Ｐ型シリコン基板は（例えば）10¹³atom／cm³
のオーダーの不純物濃度を有し、約20milの厚み
を有している。チヤネルストツプ２４は、約
10¹⁵atoms／cm³のＰ＋のドーピングが施され、ゲ
ート領域１８及びワード線２０が約10¹⁵ドーペン
トatoms／cm³の濃度でＮ＋のドープが行われる。
絶縁酸化物層２６は約10000オングストロームの
厚みでチヤネルストツプ２４をおおい約3000オン
グストロームの厚みで記憶素子１５と隣接するゲ
ート領域１８をおおつている。ゲート酸化物２８
は、約25オングストロームの厚みを有しビツトセ
ンス線２２は、例えばアルミニウムを約12000オ
ングストロームの厚さまで蒸着することによつて
形成される。さらに高濃度にドープされたＰ＋領
域３１はJFET１２の電圧閾値特性を変えたい場
合にソース領域１４の中に含ませることもでき
る。

記憶素子１５は、多層誘電体構造であつてその
例が第４図に示される。一例において構造１５
は、100から300オングストロームの厚さの窒化シ
リコン層３２、約40オングストロームの厚さの二
酸化シリコン層３４及び約1100オングストローム
の厚みを有する二酸化チタン（金紅石）層３６か
ら成つている。上記の構造の製造方法は、1978年
11月27日出願の米国特許出願第963855号及び1978
年12月11日出願の米国特許出願第968545号に開示
されておりいつしよに参照としてここに示す。こ
れらの電荷蓄積構造は単なる例示の為にここに示
すのであつて限定を意図するものではなく、他の
構造も当分野に通常の知識を有するものであれば
明らかであろうと考える。例えば、トンネル注入
型フローテイングゲート構造をも採用することが
できる。

本発明の第１の実施例に従うと、記憶モードに
於いてセル１０はアドレス指定されず、約＋10ボ
ルトの正の電位がゲート18に与えられる。これに
よつてJFET１２はオフとなり、第２図で点線で
示されているようにゲートの下に広がつてピンチ
オフ条件を作りだすデプレツシヨン領域３８が形
成される。情報は以下の方法でJRAMセルに書
き込まれる。第１の状態“１”において、約−10
ボルトの負の電位がビツトセンス線２２に与えら
れ、約５ボルトの正の電位がワード線２０に与え
られることにより正の電荷が記憶素子１５内にプ
ログラムされる。この電荷がない場合は第２の状
態“０”をす。この書込み操作に続いて、セルは
再びピンチオフ条件となり上述した様な選択され
てない状態に戻る。読出し操作では、JFET１２
は＋５ボルトがワード線２０に与えられ、ビツト
センス線２２の電圧を検出する。この電圧は素子
１５に蓄積される電荷に比例する。JRAM内の
情報は、ワード線２０をゼロ電位に保ちビツトセ
ンス線２２に＋10ボルトを与えることによつて消
去される。上記の読出し操作に先立ち、ワード線
２０及びビツトセンス線２２の両方に＋５ボルト
を与えゲート１８の下の領域をデプレツシヨンに
することによつてJFETをオン状態にするリフレ
ツシユ又はリセツト操作が実行される。リフレツ
シユ操作には、セルがアドレス指定された時に信
号を発生する為に、記憶素子１５を非平衡状態に
チヤージする必要がある。JRAMマトリツクス
内の全てのアドレスされないセルはその中の共同
するJFETがオフとなつているか、又は共同する
ビツトセンス線の電圧がゼロとなつているかのい
ずれかであつて、セルの多層誘電体素子１５にお
けるわずかな電圧降下のみが起こる。このことに
より、更に書き込み電圧又は書込み速度のいずれ
かが対応して増加することなしに読出し妨害及び
クロストーク効果を最小する。

本発明の上記の実施例を製造する為、半導体基
板１７は、メモリ素子電極３０が0.2から0.25mil
の最小の負さを有する時、20から30オーム−cmの
平面抵抗率を有し、0.4から0.5milの深さのシリ
コンのエピタキシヤル層を有し0.2オーム−cmと
いつた低抵抗率を有するＰ型シリコンから形成さ
れる。最小サイズをより小さくする為には20から
30オーム−cm以下の抵抗率のエピタキシヤルを必
要とする。この表面には、標準の熱酸化炉を使用
して約1000Åの深さに酸化シリコン５２を成長さ
せる。次に、ほぼ1400Åの窒化シリコン層５１が
SiO₂の上に形成される。装置は次にフオトレジ
ストでおおわれ、エツチされるべき領域がマスク
された後にスライスは露光される。マスクはとり
除かれフオトレジストが現像され非露光部のフオ
トレジストが取り去られる。次にプラズマエツチ
で露出された窒化物領域をとり除く。更にBell−
２エツチで露出された酸化物領域をとり除く。フ
オトレジストをすすぎ落とした後でボロンが
40KeVで４×10¹³／cm²のドーズ量で露出された基
板領域に注入されＰ＋チヤネルストツプ２４を形
成する。この時点での装置の断面図が第６Ａ図に
示されている。

次にスライスは1000℃の熱酸化炉に置かれ、露
出された基板に9000から10000Åの厚さの酸化物
層５９を成長させる。ここでSiN₃及びSiO₂はエ
ツチされとり除かれる。SiO₂の層５３が露出さ
れた基板に800Åの深さまで成長され、マスクが
厚い酸化物領域をおおう。800ÅのSiO₂によつて
のみおおわれる基板はここでイオン注入工程にか
けられる。この工程で基板は40KeVで２から５
×10¹²／cm²のドーズ量でボロンが注入され薄いＰ
＋領域５４を形成する。マスクしていたものをと
り除いた後の構造は、第６Ｂ図に示されている。

ここで、5000Åのポリシリコン５５が、620℃
のホツト・ウオール反応器を使用して薄い酸化物
層の上に形成される。次に、燐がデポジツトさ
れ、ポリシリコンがＮ型の導電性を有する適用量
で拡散される。更にほぼ200Åの厚みのSiO₂層５
６及びほぼ1400Åの厚みの窒化シリコン層の様は
絶縁層をそれぞれポリシリコンの上に成長させ
る。窒化シリコン又はその他の絶縁体は容易には
酸化されないものでなければならないが、SiO₂
を迅速にエツチしないエツチ材によつて後でとり
除かれなければならない。残る説明部分では、窒
化シリコンの絶縁体を想定している。マスク工程
が施され、窒化シリコン及びポリシリコンの不要
部分が除去される。フオトレジストがまだ残つて
いるので、燐は前に完成している薄いＰ＋ドーピ
ングを克服し、Ｎ＋型にするのに充分な量で露出
された領域にイオン注入される。フオトレジスト
はここでとり除かれＮ＋領域の上に成長した
SiO₂層６０が3000Åの深さに広がる。装置は第
６Ｃ図の示す様になる。

次の工程は、装置をフオトレジスト５８のマス
クで適当な領域をおおい、フオトレジストを現像
し、現像されなかつたこれらの領域をとり除くこ
とである。この時点における選択しうる工程とし
ては、SiO₂及びポリシリコンの上の窒化シリコ
ン層を蝕刻し、フオトレジストで処理することで
ある。他の場合としては、窒化物、酸化物及びポ
リシリコン領域が蝕刻され、基板表面上のゲート
酸化物も蝕刻される。第６Ｄ図に示す通り図の右
側の窒化物、酸化物及びポリシリコン領域はフオ
トレジストの下に示されていることに注意してほ
しい。これは、MOSFET装置がRAMセルの為
のインターフエース論理として構成される場合に
従つて示されている。この構成は第６Ｄ図に示さ
れる。

製造工程の最後の一連の工程は、不揮発性多重
誘電体層を配置することである。製造工程の最後
にこれらの段階を設置することによつて、多重誘
電体層がセルの不揮発特性に悪影響を示す温度周
期の影響を受けるのを防ぐ。

フオトレジスト５８はとり除かれ、ほぼ20から
10Åの厚みの薄いSiO₂層６１を基板の露出部分
に成長させる。SiO₂をおおつて窒化シリコン層
６２を75−500Åの厚みまで形成する。選択しう
る方法として、多重誘電体層の積層体の上に酸化
チタン（TiO₂）を形成する追加の工程手順が採
用されない場合、窒化シリコンの厚さは、少くと
も150Åから500Åまででなくてはならない。窒化
シリコンの形成後、上から50Åまは熱酸化され
SiO₂６３に変化する。次にチタニウムがデポジ
ツトされる。更にフオトレジストが与えられパタ
ーン形成されるので不揮発性領域は露光され現像
された後もカバーされ過剰フオトレジストとはと
り除かれる。不要のチタニウムは取り除かれ、フ
オトレジストは不揮発性領域から除去される。チ
タニウムは酸化されTiO₂６４に変化する。ここ
で、酸化物が触刻されて除かれMOSFET領域の
ポリシリコンが露出する。フオトレジストが与え
られパターン形成されて過剰フオトレジストをと
り除き更に酸化物は所定の領域がパターン処理さ
れ基板への開口を形成する。フオトレジストがと
り除かれ、短い仕上げの蝕刻が施されポリシリコ
ン上又は開口に酸化物が残らないようにする。ア
ルミニウム又はその他の金属６５を内部接続線と
して形成する。フオトレジストを与えパターン形
成し、さらに不要の金属を蝕刻して除く。ここで
チツプヘツダーへの接続を除き構造は完成し、こ
れが第６Ｅ図に示される。

本発明の第１モードの操作に従いセルは以下の
方法でプログラムされる。セルのプログラムに
は、ソース領域３１の上の多重誘電体構造が、薄
い酸化層２８を通つて移つてきた電荷を有するこ
とが必要であつて、そしてこの電荷の極性は、反
転層がソース領域の表面にあるか否かを決定す
る。絶縁層に正の電荷をプログラムする為には、
負の電圧例えば−20ボルトをビツトセンス線及び
MISゲートに与える。必要な電圧は絶縁層２８の
厚さ及び充電される多重導電体層構造１５の厚さ
に依存する。負の電圧をビツトセンス線に与える
と、ワード線及びJFETゲートは、ゼロ電位に保
持される。このバイアスによつて絶縁層は正極に
充電される。プログラム電圧がとり除かれた後に
絶縁層内の正の電荷はJFETゲートから電子を引
きつけ、これによつて反転層がJFETソース領域
の表面をおおつて形成される。−20ボルトのパル
スが与えられた時にプログラムされなかつたビツ
ト線上のセルは、そのワード線に約＋５ボルトの
電圧を与えセルのJFETチヤンネルを閉じ、
JFETソースをフロートにする。JFETソースは
更に−20ボルトのパルスの効果によつて逆バイア
スとなり、その結果メモリ絶縁層１５及び薄い絶
縁層２８にわたつてプログラムする為には不充分
な電圧降下となる。

絶縁層に負の電荷を蓄積するプログラムの為に
正の電圧例えば＋20ボルトをビツト線及びMISゲ
ートに与える。一方、ワード線及びJFETゲート
はゼロ電位に保つ。MISゲート３０上の＋20ボル
トは、一時時にJFETソース１８上の反転層を引
きつけ、更に電子を反対層から絶縁層１５に引き
よせるか、さらに／または、正の電荷を、絶縁層
から反転層へ押しだす。＋20ボルトのプログラム
パルスがMISゲート３０からとり除かれると、メ
モリ絶縁層１５の中の負の電荷は、反転層を押し
戻し正孔がJFETソース３１の上に蓄積する。プ
ログラムされていないビツト線に接続するこの様
なセルに於て、そのワード線及びJFETゲート
は、逆バイアスされ＋20ボルトが与えられる間反
転層の電位は増加するので、メモリ絶縁物の両端
にはプログラムに不充分な電圧が起こる。

メモリ絶縁物１５の不揮発状態の読み出し又は
検出は、第７Ａ図及び第７Ｂを参照して示す。予
め負の電荷がメモリ絶縁層１５にプログラムされ
ている時、第７Ｂ図に示す状態が（蓄積層に）発
生する。ビツト線をワード線の間の容量は、導電
体３０及びビツト線２２から絶縁層２６を通り
JFETゲート１８への容量に依存するC_bwである。
JFETゲート１８及び導電体３０とが重なるこれ
らの場合において、JFETソース３１のまわりを
囲む絶縁体１５及び２８の小さな領域を通る追加
の容量が存在する。容量C_bwは、小さいことが望
まれる。薄いメモリ絶縁層１５及びJFETゲート
１８を通る非常に大きい容量C_iosはこの場合
JFETを通り基板１７に交流的に接続される。こ
の例において、JFETソース３１とJFETゲート
１８間の側面容量は他の容量と比較して無視され
ている。

正の電荷が前もつてメモリ絶縁層１５内にプロ
グラムされている場合、第７Ａ図に示される状況
が（反転層を伴つて）起こる。ここで、反転層
は、メモリキヤパシタの底の部分の電極を可変の
しかし低い値のチヤンネル抵抗３２によつて
JFETゲートの電極に接続させる。JFETのソー
ス１４は次に空乏層の容量C_dによつて反転層か
ら分離される。ビツト線とワード線の間の容量は
ここで（C_bw＋C_ios）で示され、これは単独で第
７Ｂのプログラムされた状態の内部電極容量であ
るC_bwよりはるかな大きい値を示す。メモリ絶縁
層１５内にプログラムされた電荷は、C_iosを変化
させないが、反転層により得られるC_bo及びC_iosの
結合を通じプログラムされた容量に対しては影響
を与えることは重要であり注意する必要がある。
第１図の回路に於ては、１つのセルのみがビツト
線上に示されている。実際の配列においては、１
ビツト線に多数のセルが配置され、故に、（第７
図の）余分の漂遊容量C_sが発生する。読出し操作
に於て、パルス又は、負に変化する電圧ステツプ
がワード線に与えられ、その結果の電圧ステツプ
がフロートされたビツト線で検出される。第７Ｂ
図の示す蓄積層の場合、ビツト線電圧変化ΔV_B
（−）は、ワード線電圧ステツプΔV_Wの変化の関
数であつて ΔV_B（−）＝C_BW／C_BW＋C_ios＋C_sΔV_W で示される。

第４ａ図の反転層に於る場合、上記と相当する
変化は、 ΔV_B（＋）＝C_BW＋C_ios／C_BW＋C_ios＋C_sΔV_W で示される。

故に２つの状態間の相違は、 ΔV_B（＋）−ΔV_B（−）＝C_ios／C_BW＋C_ios＋C_sΔV_W で示される。

読出し操作の感度は、主にビツト線上に他のセ
ルに依存する漂遊容量C_sを最小にすることによつ
てあげることができる。漂遊容量を最小にする為
には、読出されていないセルの全てのJFETゲー
トにJFETチヤネルが閉じるのに充分な電圧まで
逆バイアスをかけ、メモリ絶縁層の下からこれら
のセルの反転角をひきあげれば良い。第７図は、
ビツト線に付属するMISゲートを含む実施例を示
す。ビツト線に付属するJFETゲートを含む他の
選択しうる実施例では、ビツト線上の前記と対応
する漂遊容量はJFETゲート１８の結合容量を含
んでいる。この結合容量を最小にする為、低くド
ープされた基板、例えば５×10¹⁴atoms／cm³にド
ープされた基板を使い、JFETゲート１８に逆バ
イアスをかける。読み出されないセルの容量は、
読出しの為に選択されたセル及び読出しの為に選
択されないセルのビツト線ワード線の電圧を適正
に選択することによつて最小にされる。

実際のメモリ配列では、第１図で示す出力
MOSFETよりもむしろ、第８図で示された様な
センスラツチ回路を使用する。ダイナミツク
RAM技術に共通するいくつかのセンスラツチの
設計のいずれをも利用できる。さらにダイナミツ
クRAMに関し通常の知識を有する者には明らか
である様に、折り返しビツト線もまた使用でき
る。第８図に示すメモリは、２個のセンスラツチ
を有し、それぞれは２本のビツト線を有してい
る。その各々のビツト線は、ビツト線に結合され
たMISゲートを有する２個の不揮発性容量
NVJRAM素子を有していて、各々のビツト線上
には１個のダミーセルが存在する。不揮発性絶縁
層のないJRAMがダミーセルとして図示してあ
るが、NVJRAM素子の２つのプログラム状態の
平均容量である一定の容量を有するキヤパシタが
使用できる。さらに、ビツト線ごとに２つだけの
センスラツチ及び２つだけのNVJRAMが図示さ
れているが、ビツト線ごとに多数のセンスラツチ
及び多数のNVJRAMセルを有する大規模メモリ
も使用可能であることは明らかである。

第９図は第８図の不揮発性容量NVJRAMのオ
ペレーシヨンの波形を示す。第８図及び第９図の
両図はMISゲートがビツト線に付属する実施例を
説明する為のものであるが、JFETゲートがビツ
ト線に付属するもう一方の実施例の構成及び波形
も当該分野の通常の知識を有する者には明らかで
あろう。ビツト線aa′の読出し操作において、プ
リセツトトランジスタａ及びa′がオンになり、両
ビツト線は追加の絶縁用MOSFETをオンするこ
とによつて、約＋２ボルトの低電圧にプリセツト
される。プリセツトMOSFETが次にオフにより
ビツト線はフロートされる。ワード線電圧は低下
しセルをビツト線ａで読み出させる。これと同時
に反対側のビツト線a′のダミーセルのワード線電
圧が同時の電圧ステツプで低下する。セルがプロ
グラムされている状態において大容量である場
合、ビツト線ａの電圧は、ダミーセルの付属する
ビツト線a′における電圧低下より大きな割合で低
下する。セルがプログラムされている状態で小容
量である場合、逆に、ビツト線ａ上の電圧は、ビ
ツト線a′に於るより小く低下する。この時点に於
て、ビツト線ａ及びa′は、わずかな電圧差を有し
ている。センスラツチ電圧をメモリセルにフイー
ドバツクさせない必要がある場合、追加の絶縁用
MOSFETは、センスラツチがアクテイブになる
以前にオフになる。センスラツチがアクテイブに
なる時、セルが大容量状態にあるならばビツト線
は低電圧（ゼロボルト）になり、セルが低容量状
態にあれば中間値（＋５ボルト）の電圧になる。

ここでセンスラツチの状態が問いかけ可能とな
る。センスラツチのこのオペレーシヨンは、最新
のDRAM技術に共通であつて、いくつかの型の
構造のいずれをも採用しうる。プログラム状況を
補足したり又はリフレツシユする必要のある場合
には、単にセンスラツチを用いて読み出せば、絶
縁用MOSFETは再度オンになり（二度とオフに
はならない）＋５ボルトのセンスラツチ電圧が選
択されるMISゲートのMISゲートのゲートに与え
られることが可能になる。この電圧は、センスラ
ツチをこの電圧にしたセルの低容量状態を補強す
る。セルが高容量状態にある場合、このMISゲー
トはこのオペレーシヨンでのゼロボルトを受けと
り、このセンスラツチに於る情報は周辺回路を通
りワード線に送られなければならず、これによつ
て選択されたワード線を５ボルトにして、高容量
状態を補強する。他の妨害的影響を受けないので
このオペレーシヨンを実行する為、全ての選択さ
れていないビツト線は、中間値に保たれるか又は
フロートしておかなくてはならない。読出し操作
を開始する為のJFETゲートに於る電圧ステツプ
が負の変化というより正の変化であるとしたら、
上記のプログラム状態の補強は、不可能であろ
う。第２の実施例即ち、JFETゲートが、ビツト
線に付属していて読出し電圧ステツプがこのMIS
ゲートに与えられる例に於ては、正の変化の電圧
ステツプがMISゲートに与えられ、正の変化の読
出し開示ステツプは、ラツチ回路を使つてのプロ
グラム状態の適正な補強が得られたことを示す電
圧の適正な印としてみることができる。

第９図におけるサイクルの最後のオペレーシヨ
ンは、プリセツトトランジスタが再度オンになり
セルがプログラムし直されることを示す。図に示
す様にプログラミングの為には、セルのメモリ状
態を読出し又は補強する場合より高い電圧（例え
ば15ボルト）を使用する。セルは、米国特許出願
第288413号が示す様にビツト線上で正又は負の電
圧を用いてプログラムされることも可能であり、
また第９図の示す様にビツト線及びワード線上の
全て正の電圧を用いてプログラムされることもで
きる。図に示す実施例はメモリ絶縁物を用いてい
るが、絶縁層でJFETから分離され、他の絶縁層
で（制御ゲートとなる）MISゲートから分離され
たシリコン・フローテイングゲートをメモリ絶縁
物の代わりに用いることができる。この様な実施
例に於て、メモリ電荷はシリコン・フローテイン
グゲート内に蓄積され、シリコンフローテイング
ゲートは更にJFETソースの上に反転層または蓄
積層を作る。同様にして、蓄電媒体は、金属島領
域または境界にドープした物質であつても良く、
その場合は、上部の絶縁層と下部の絶縁層を用い
てこの島領域またはドープ物質をMISゲートから
分離するようにする。このセル及び記憶及び読出
し方法は、現在知られるNVJRAMに重要な改善
を与える。

蓄積データの読出し方法は空の“井戸”を用意
する、換言すればJFETソースに逆バイアスをか
ける為の正のパルスが必要とされないので標準的
JRAMより「読出し摸害」を免れる点で大きく
改良されている。配列内のセルがワード線とビツ
ト線の交点に配置されるので配列は、交点容量不
揮発性メモリになぞられることもできる。しかし
ながら、本発明のセルの配列は交点容量不揮発性
メモリとは、それぞれのプログラム可能な容量に
共働するJFET装置を有しているので同様ではな
い。これによつてより大きな信号出力が可能でパ
ターン感度の問題をとり除いている。（パターン
感度は、ライン中の他の全てのビツトにおいて書
き込まれたデータに対するアドレス指定されたビ
ツトの信号出力の強度の依存性である。） 正電圧のみを使うオペレーシヨンの好ましいモ
ードをここで説明する。電荷を不揮発性絶縁層の
積層体１５に蓄積させることによつて、不揮発性
情報がセルに記憶される。基板１７及び選択され
たセル１のゲート１８が低電圧例えば０ボルトに
保たれる一方で、ビツトセンス線２２に100ナノ
秒ごとに高電圧例えば15ボルトを与えることによ
つて、ある電荷状態が書き込まれる。プログラム
する為に選択されなかつたビツトセンス線上のこ
の様なセルは、そのゲート線１８を中間的な電
圧、例えば５ボルトに保つ。この中間値は、縦型
JFETチヤネルを閉鎖し、プログラム期間中に
JFETソース上に形成する反転層の電位を増加さ
せるのに充分な値である。この中間値は、選択さ
れていないセルのメモリ状態に混乱を起こすには
至らない値を選ばなくてはならない。上記状態の
書込み及びプログラムは、不揮発な、“１”の状
態の書きこみと称することができる。反対の状態
を消去又はプログラムする為には、先の“１”の
状態をプログラムするにおいて使用されたのと同
じ極性の高い電圧例えば15ボルトを100ナノ秒の
間、ワード線に沿う選択されたセルの選択された
ワード線２０に与え、そのビツトセンス線２２に
は低い電圧、例えば０ボルトを与える。選択され
たセル１０に与えられたこの様な電圧は、選択さ
れれたセルの下の縦型JFETのチヤンネルを閉鎖
し、JFETのソースはそこで、ソース及びビツト
線間の高い容量の作用によつて低電圧に保たれ
る。JFETゲートが高電圧になる一方JFETソー
スは低電圧に保たれるので、結合降伏がJFETの
ソースとゲートの間の特定表面で発生する。この
特定表面とは、ビツトセンス接続３０とJFETゲ
ート１８の間の電界がJFETゲートとソースの間
の空乏層に於る電界を大きくするように働く区域
である。電圧V_Bkで降伏が起こる場合、電圧V_Dを
JFETゲートに与えると電圧（V_D−V_Bk）が
JFETゲートに現われる。電圧V_BkはJFETのソー
スでのドーピング濃度に部分的に依存するが、ビ
ツトセンス線の電圧と絶縁層２８，１５の厚さ及
び絶縁層１５に前もつてプログラムされた電荷に
も左右され、絶縁層が薄くビツト線電圧が低い時
には相当低いV_Bkが発生する。ワード線によつて
消去の為の選択がなされなかつたセルは、ビツト
センス線に与えられた中間的電圧例えば５ボルト
を有している。２２及び３０に於る電圧が降伏電
圧V_Bkに対し大きな効果をもつ為、この中間値電
圧は高くあつてはならない。このような消去方法
によつて、不揮発な“１”の状態が書込まれてい
る絶縁物の中の電荷は、メモリ絶縁物１５から
JFETソースにパルス出力されるか、又は、多数
キヤリア（絶縁層１５に先に書込まれた電荷と逆
の極性を有する電荷）が層１５に押し込まれ先に
書き込まれた電荷を相殺するか又はこの電荷以上
の量で反対極性の電極状態を書き込むかのいずれ
かの動作を行う。いかなる場合に於てもこの後者
のプログラム機構は、不揮発な“０”状態の消去
又は書込みと呼ぶことができる。この機構は消去
工程の期間中絶縁層１５内に蓄積する電荷が変化
するので降伏電圧V_Bkが増加しこれにより自動的
に消去工程を中断するので、自動制限機能がある
という利点を有している。

好ましい実施例において、ユニポーラ電圧
NVJRAMの構造ではJFETゲート１８とセンス
線接続３０が重りあつている。接続３０の電圧が
降伏電圧V_Bkに大きな影響を有し、例えば０ボル
トが与えられた接続３０を有する選択されたセル
の降伏電圧は低く、例えば５ボルトが与えられた
接続３０を有する選択されなかつたセルの電圧は
高くなるのでこのJFETゲート１８と接続３０の
重りが必要である。この構造の考え方としては、
上記した重りが接続３０とJFET１８の間の重り
容量を小さくするのに充分な程度に小さくなけれ
ばならない。これは、この重り容量が次に説明す
るセンス信号を小さくする作用をする為である。
他の実施例においては、降伏電圧を充分低くする
為に、JFETソース１４のＰ型キヤリア濃度を上
げて、厚い絶縁層１５及び２８を用いる。また第
３の実施例においては、高濃度のＰ型を用い、絶
縁層２８の厚さを、Ｎ＋Ｐ＋結合の±のJFETソ
ース周辺のみで増大させることもできる。

情報はメモリ絶縁物内に蓄積されるが、メモリ
状態は、JFETソース表面のメモリ絶縁物の静電
的動作によつて検知される。電荷の状態を動的に
検知するには、中間的電圧のパルス、例えば５ボ
ルトを100ナノ秒間選択されたビツトセンス線２
２に与え、低電圧例えば０ボルトを選択されたワ
ード線２４に与え、そのビツト線上の選択されな
かつたセルには、そのセルのJFETチヤネルを閉
じる為に充分な中間値電圧例えば５ボルトをその
ワード線に与える。選択されたセルのワード線が
そのセルのJFETチヤネルを閉じるのに充分な中
間値電圧牢例えば５ボルトまで上げられる間に、
選択されたセルのビツト線電圧は中間値電圧に保
たれる。選択されたセルのJFETチヤネルが閉じ
た後、選択されたビツト線上の電圧は、例えば０
ボルトまで下げられる。このオペレーシヨンは揮
発的な“１”の書き込みの試みと呼ばれる。セル
が不揮発な“１”の状態である場合、JFETソー
スの表面は蓄積状態となり、JFETソースはセン
ス線接続３０に強く容量的に接続され、揮発性の
書込みオペレーシヨンによつてソースは、JFET
のドレイン又はシリコン基板に対して逆バイアス
状態になる。不揮発性の“０”状態が前もつて書
きこまれている場合（消去状態）、JFETソース
表面の上をおおつて反転層ができ、その結果、セ
ンス線接続３０からJFETソースを静電的に遮断
することになる。この場合、揮発性の“１”を書
き込みの試みは、JFETソース電位に何ら影響も
与えず、電位は基板電位例えば０ボルトのままで
残る。検知操作は、センス線をフロートにし、リ
セツトトランジスタ２３をオフにし、更にワード
線２４及びJFETゲート１８を例えば０ボルトま
で下げ選択されたセルのJFETチヤネルを開くこ
とによつて実行される。揮発性の“１”が連続的
に書込まれる場合、JFET動作を開く働きは、
JFETソース電圧をその逆バイアスからゼロボル
トまで上昇させる。JFETソース及びビツト線接
続３０の間には大きな接続容量が存在するので、
フロート状態のビツト線の電圧は、選択されたビ
ツト線上に於る全体的寄生容量の大きさに制限さ
れた値まで上昇する。揮発性“１”が連続的に書
込まれない場合、JFETチヤネルを開く働きは、
JFETソース電圧を変化させず、揮発性の“１”
が連続的に書込まれた時に示した電圧変化ステツ
プを示さない。即ち、揮発性の“１”が連続的に
書込まれる場合、メモリ絶縁物は不揮発性の
“１”状態にあり、揮発性の“１”の状態が連続
的に書込まれない場合には、メモリ絶縁物は不揮
発性の“０”の状態にあるのである。揮発状態の
記憶時間は、ダイナミツクRAM内にそれと相当
する揮発性状態を記憶する時間と同じである必要
はない。これは、不揮発性データは、メモリ絶縁
物内に記憶され、揮発性の書込み及び読出し操作
は例えば数マイクロ秒の間に相互に続くからであ
る。換言すれば、揮発性状態は、後の時間にセル
が検出の為に再び選択されるまで維持しなくても
良いということである。このセンスオペレーシヨ
ンは、第１図の回路を用いたときの第１０図の電
圧波形によつて示される。ダイナミツクセンスラ
ツチを使用する時、不揮発性のJRAMが第１の
センス線に検出されている間に２本のビツト線
は、お互いに１本のセンス線上でアクテイブにさ
れたダミーセルを用いて比較される。

センスラツチを用いたメモリ構造が第８図に示
される。第８図のダミーセルは、不揮発性絶縁物
を有さないJRAMであつても、また、不揮発性
絶縁物を有さないキヤパシタであつてもよい。ダ
ミーセルは、不揮発性の“１”状態及び不揮発性
の“０”状態にあるNVJRAMを検出することに
よつて発生され大きさと中間の大きさであるセン
ス信号をセンスラツチに与える。第１１図は、配
列がセンスラツチで操作される時の電圧波形を示
す。この設計において不揮発性の“１”の状態の
書込みは第１図及び第８図で示すリセツト
MOSFETによつて実行される。又は、読出し操
作の前にビツト線がフロートされワード線及びダ
ミー線が第２の時間で開状態にされる時、センス
ラツチに与えられる電圧V_Dを増加させることに
よつて実行される。ビツト線上の電圧は、不揮発
性の状態によつて決定した値までわずかに変化
し、不揮発性の“１”の状態では、より大きな電
圧が与えられる。ダミーを作動させることによつ
てセンスラツチに付属するその他のビツト線は、
第１１図に点線で示される不揮発性の“１”によ
つて与えられる電圧及び揮発性の“０”によつて
与えられる電圧の間の中間値電圧になる。次の段
階は、センスラツチを作動させることであり、セ
ンスラツチはJVJRAMの不揮発性状態が“１”
である場合中間値電圧例えば５ボルトにラツチ
し、その状態が“０”である場合低い電圧例えば
０ボルトにラツチする。センスラツチの状態は、
ここで呼び掛けが行われる。呼び掛けの後で
NVJRAMの状態は、第１１図で示すように書き
直されるかプログラムし直されるか又は消去され
る。ラツチをかける為の電圧は、読出された不揮
発性状態を補強する為に使用されることを覚えて
おかなくてはならない。センスラツチが５ボルト
にラツチする場合、これは、読み出された“１”
の状態を補強する適正な指令を意味する。センス
ラツチが０ボルトにラツチすると不揮発性状態は
“０”であつて、選択されたビツト線を０ボルト
に保つ一方でワード線の電圧をあげることによつ
てこの状態が補強される。選択されなかつたビツ
ト線は中間値電圧、例えば５ボルトをとらなくは
ならずこれによつて０を消去したり又はプログラ
ムしたりすることを禁ずる。

上記のオペレーシヨンのモード及び構成には、
これから説明するように、半分選択されたセルの
妨害の恐れをとり除く為に変更を加えることもで
きる。即ち、あるセルが読出し又は書込みの為ア
ドレス指定される時、ビツト線又は列線のいずれ
かをアドレスされたセルと共に使つている他のセ
ルに記憶された情報が妨害を受けないということ
である。

第１２図は、２個のメモリセルを有する他の実
施例の概略図である。それぞれのセルの中には、
MISゲート１２１とJFET１２５、JFETゲート
１２２及び追加のMOSFET１２６及び１２７が
存在する。この様なMOSFETは、列線からセル
素子を絶縁していて、これによつてプログラム及
び読出しの操作が生むセル素子への妨害を著しく
減少させている。MOSFET１２６は列線Ｂ１２
３からMISゲート１２１を絶縁している。
MOSFET１２７は列線Ａ１２４からJFETゲー
ト１２２を絶縁している。各々のセルのワード線
１２９は、MOSFET絶縁素子１２６及び１２７
を制御信号に接続している。

絶縁層内の「開口（via）」は、MISゲート１２
１をMOSFET１２６のソースに接続する為に必
要である。記憶されたデータを守る為絶縁をする
というこの追加された特徴には、物理的に大きな
セルを持つという損失が生まれる。２つの追加さ
れたMOSFET及びそれらを制御信号に接続する
バス線が追加の領域を必要とする。

第１３図では、本発明のNVJRAMセルの第３
の実施例が示される。列線Ｂ１２３は、
MOSFET１２６によつてMISゲート１２１から
絶縁されている。列線Ａ１２４は直接JFETゲー
ト１２２と接続する。この実施例では、列線Ｂに
於るアドレス指定パルスは、MOSFET１２６に
よつてMISゲート１２１から絶縁されている。列
線Ａからのパルスもまた、不揮発性絶縁物にわた
る大きな電圧降下を発生させない。これは、MIS
ゲート１２１のノードは、カツトオフMOSFET
１２６によつて絶縁され、これによつてこのノー
ドは低容量であつてこのノード電圧は、列線Ａに
於るパルスの大きさを追跡するからである。層内
の開口は、本発明に於るこの実施例においてもま
た必要とされる。

第１４図に於て、本発明の簡略化された第４の
実施例の概略図が示されている。この実施例に於
て列線Ａ１２４は、MOSFET１２７によつて
JFETゲート１２２から絶縁されている。列線Ｂ
１２３は、直接MISゲート１２１に接続される。
本実施例では、列線Ａに於るアドレス指定パルス
はMOSFET１２７によつてJFETゲート１２２
から絶縁されている。本実施例のもう１つの利点
は、JFETゲート電極の結合に於るノードの容量
が低いことによつて与えられるプログラム禁止特
性を有することである。このノードは、
MOSFETが遮断された時に非常に低い容量を有
し、列線ＢのMISゲートとの接合区域に於る電圧
変化に依然して変化する。これによつてMISゲー
トにおいて現われる電圧を減少させ、故にゲート
プログラム状態への坊害を減少させる。

第１５図は、第１４図のセルに類似するが違う
型のアドレス指定方法を有するセルの概略図を示
す。本実施例では、MISゲート１２１はビツト線
１３１及びJFET１２５に直接接続される。
JFETゲート１２２はMOSFET１２７によつて
ワード線１２９から絶縁されている。MOSFET
制御は、絶縁素子制御線１３０からセルに来る。
アドレス指定方法に関しての相違点は主にセルの
製造工程において顕著である。本発明のセルを読
み出す操作は、基本的なNVJRAMで実行された
時と同様に行なわれる。読み出しは、アドレス線
にパルスを発生する段階を含むので、本発明もま
た読出し妨害の発生を防止している。

本発明は、NVJRAMセルにプログラムされた
状態を、セルアドレス線に現われる電圧パルスに
よつて妨害されるのを防ぐ新規な方法を開示して
いる。２つのMOSFET装置を追加することによ
つて各々のセルが物理的に大きくなるという犠牲
も払うことになるがセルは、ほとんど完全にわた
つて絶縁される。故にこの絶縁によつて、読出し
又は、書込みのいずれかの操作により生じるセル
内に記憶されるデータへの妨害を劇的に減少させ
ることができる。

本発明によればデータ蓄積セルへのデータ
“１”及び“０”の書き込みを夫々同じ極性の電
圧の印加により行うことができ、これによりデー
タ書き込みに二極の操作電圧を用いる必要がなく
なり、又同一チツプ上で二つの型の半導体技術を
用いる必要がなくなる。

もしセルのサイズが問題となる時は、追加の
MOSFET装置がセルをその２本のアドレス線の
１本から絶縁することによつても記憶操作の実行
がひきおこすセルへの妨害を大幅に減少させるこ
とができる。１つだけのMOSFETC装置を用い
て防止する時のセル内での容量変化の追加的効果
は、セルのサイズが少しだけ大きくするだけで非
常に効果的にセル状態の妨害を低減することを可
能としている。

本発明はNVJRAMの特定の実施例に焦点をお
いて説明したが、当分野に通常の知識を有する者
には、他のタイプの不揮発性メモリの応用例もま
た、前に添付した特許請求の範囲が規定する本発
明の主旨から離れないものであることは明らかに
理解されよう。

【図面の簡単な説明】

第１図は、本発明の第１の実施例に従つたデー
タ記憶セルの概略図である。第２図は第１図の記
憶セルの部分的な縦断面図を示す。第３図は、第
２図のセルの平面図である。第４図は、第１図の
セルの記憶素子の断面図である。第５図は本発明
によつて形成されたセルの構造を部分的にとり除
き遠近法により示した図である。第６Ａ図から第
６Ｅ図は開示された製造方法が完成されるまでの
種々の段階における構造を示す断面図である。第
７Ａ図から第７Ｂ図は、ＰチヤネルJFETに異る
２つの状況がプログラムされた場合の不揮発性容
量NVJRAMの等価回路を示す。第８図はセンス
ラツチを有するビツト線に付属するMISゲートを
持つ不揮発性容量NVJRAMメモリ配列の構造を
示す。第９図は、センスラツチを使用する不揮発
性NVJRAMメモリのオペレーシヨンに関する波
形を示す。第１０図は、単一極性電圧NVJRAM
メモリのオペレーシヨンの波形を示す。第１１図
は、センスラツチを持つ単一極性電圧JRAMを
使用した場合の電圧を示す。第１２図は、本発明
の２つのまつたく絶縁されているNVJRAMの概
略図である。第１３図は、本発明の好ましい実施
例の概略図である。第１４図は、本発明の第２の
好ましい実施例の概略図である。第１５図は、絶
縁されたセルをアドレス指定する他の方法を示す
概略図である。

Claims (1)

1. 【特許請求の範囲】 １ 不揮発性データ蓄積セルであつて、 (a) 第１の導電型の半導体基板と、 (b) 前記基板の表面における第１の導電型の高濃
   度にドープされた領域と、 (c) 前記基板の表面において前記第１の導電型の
   高濃度にドープされた領域に関して横に配置さ
   れ、第１の電圧が印加された場合に前記第１の
   導電型の高濃度にドープされた領域と前記基板
   との間の縦型電流路における電流を制御する、
   第２の導電型の高濃度にドープされた領域と、 (d) 前記第１の導電型の高濃度にドープされた領
   域を少なくとも部分的におおうビツト線と、 (e) 前記ビツト線と前記第１の導電型の高濃度に
   ドープされた領域の間でかつ前記電流路と直列
   に配された容量素子であつて、２つの導電体層
   の間に誘電体層を含み、前記２つの導電体層の
   １つは前記第１の導電型の高濃度にドープされ
   た領域と容量的に結合され、上記第１の電圧が
   前記第２の導電型の高濃度にドープされた１つ
   の領域に印加された場合に前記容量素子に選択
   的に蓄積されたトラツプ電荷は前記ビツト線の
   第２の電圧に影響を及ぼす前記容量素子と、 を有する不揮発性データ蓄積セル。