JPH0244142B2 - HANDOTAISOCHINOSEIZOHOHO - Google Patents
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置を製造する際に生ずる段
差もしくは凹凸を低温で軽減する方法、及び凹部
に絶縁物もしくは導電性物質を埋め込むことによ
り、微細な素子間分離領域もしくは配線を形成す
る半導体装置の製造方法に関するものである。Detailed Description of the Invention (Industrial Application Field) The present invention provides a method for reducing steps or unevenness that occur when manufacturing a semiconductor device at a low temperature, and a method for reducing steps or unevenness that occur when manufacturing a semiconductor device, and by embedding an insulating material or a conductive material in the recessed portion. The present invention relates to a method of manufacturing a semiconductor device in which fine isolation regions or interconnections are formed.
（従来技術及び発明が解決しようとする問題点）
集積回路などの半導体装置の製造工程において
生ずる半導体基板上の段差もしくは凹凸は、後の
リソグラフイ工程におけるパタン精度を劣化さ
せ、あるいは前記段差もしくは凹凸をまたがつて
形成される配線の切断を生じさせる。従つて、基
板上の段差もしくは凹凸をできるだけ少くするこ
とは、半導体装置の微細化、もしくは歩留まり向
上に関して重要である。(Prior Art and Problems to be Solved by the Invention) Steps or unevenness on a semiconductor substrate that occur during the manufacturing process of semiconductor devices such as integrated circuits deteriorate pattern accuracy in the subsequent lithography process, or This causes the wiring formed across the line to be cut. Therefore, it is important to minimize steps or unevenness on the substrate in terms of miniaturization of semiconductor devices or improvement of yield.
従来、シリコン集積回路の第一層金属配線を形
成する前に段差もしくは凹凸を軽減する技術とし
ては、リンを含む二酸化シリコンを堆積し、この
膜を熱処理により流動させ、急峻な段差をなだら
かにするものがあつた。しかし、前記従来技術に
おいては、熱処理に950℃以上の温度を必要とす
るため、浅い接合を有する素子では接合部の不純
物分布が変化して素子の特性が劣化する欠点があ
つた。さらに前記従来技術においては、急峻な段
差を軽減したり、深い溝を完全に埋めるには流動
性がなお不十分である欠点があつた。 Conventionally, the technology for reducing steps or unevenness before forming the first layer metal wiring of a silicon integrated circuit is to deposit silicon dioxide containing phosphorus and make the film flow through heat treatment to smooth out the steep steps. Something was warm. However, in the conventional technology, since the heat treatment requires a temperature of 950° C. or higher, in an element having a shallow junction, the impurity distribution at the junction changes, resulting in deterioration of the characteristics of the element. Furthermore, the prior art described above has the disadvantage that fluidity is still insufficient to reduce steep differences in level or completely fill deep grooves.
また、溝埋め込みによる素子間分離技術として
従来用いられてきた工程の一例を第５図に示す。
図において１はｐ形半導体基板、２はｎ型エピタ
キシヤル層である。エピタキシヤル層の分離島２
を形成する場合、基板１まで到達する分離溝３を
方向性エツチング技術を用いて形成し、第５図ａ
の構造を得る。ついで、分離溝３を埋めるために
絶縁性物質４を堆積して第５図ｂの構造を作製
し、ついで、絶縁層４の表面をエツチングして第
５図ｃの構造を得る。しかし上記従来技術では、
絶縁性物質４の堆積後の形状が下地の形状に強く
依存し、加工形状の制御が困難であること、さら
に異なる形状の溝を同時に平坦に埋めることが困
難であるという欠点を有していた。 Further, FIG. 5 shows an example of a process conventionally used as an element isolation technique by trench filling.
In the figure, 1 is a p-type semiconductor substrate, and 2 is an n-type epitaxial layer. Epitaxial layer separation island 2
When forming a separation groove 3 that reaches the substrate 1, a directional etching technique is used to form the separation groove 3 as shown in FIG. 5a.
obtain the structure of Next, an insulating material 4 is deposited to fill the isolation groove 3 to produce the structure shown in FIG. 5B, and then the surface of the insulating layer 4 is etched to obtain the structure shown in FIG. 5C. However, in the above conventional technology,
The shape of the insulating material 4 after it is deposited strongly depends on the shape of the base, making it difficult to control the processed shape, and furthermore, it is difficult to flatten grooves of different shapes at the same time. .
（発明が解決しようとする問題点）
本発明は、これらの欠点を解決するために提案
されたもので、低温で流動性を有する物質によ
り、基板上の段差もしくは凹凸を解消することを
目的とする。(Problems to be Solved by the Invention) The present invention was proposed in order to solve these drawbacks, and aims to eliminate steps or unevenness on a substrate using a material that has fluidity at low temperatures. do.
また本発明の他の目的は、溝に絶縁性もしくは
導電性物質を平坦に埋め込む簡便な方法を提供す
ることにある。 Another object of the present invention is to provide a simple method for flatly filling a groove with an insulating or conductive material.
上記の目的を達成するため、本発明は半導体基
板上に形成された段差もしくは凹凸部上に、少く
ともゲルマニウムを含むシリコン層を堆積し、つ
いで当該層を酸化して絶縁層に変えることにより
半導体基板上の段差もしくは凹凸の程度を軽減す
ることを特徴とする半導体装置の製造方法を発明
の要旨とするものである。 In order to achieve the above object, the present invention deposits a silicon layer containing at least germanium on a step or uneven portion formed on a semiconductor substrate, and then oxidizes the layer to convert it into an insulating layer. The gist of the invention is a method for manufacturing a semiconductor device characterized by reducing the level of steps or unevenness on a substrate.
次に本発明の実施例を添付図面について説明す
る。なお実施例は一つの例示であつて、本発明の
精神を逸脱しない範囲で、種々の変更あるいは改
良を行いうることは言うまでもない。 Next, embodiments of the present invention will be described with reference to the accompanying drawings. It should be noted that the embodiments are merely illustrative, and it goes without saying that various changes and improvements can be made without departing from the spirit of the present invention.
第１図は本発明の実施例を示すものであつて、
図において５はトランジスタ、ダイオード、抵
抗、容量等を形成したシリコン基板で、ここまで
の製造工程において段差６を生じている。７は少
くともゲルマニウムを含むシリコン層であり、
CVD法、スパツタ法等を用いて堆積する。この
実施例では、シランとゲルマンの熱分解による減
圧CVD法を用い、温度450℃、圧力0.2Torrのも
とで、シランに対するゲルマンの流量比を60％と
して堆積した。このシリコン層７の段差６におけ
る形状は、素子を形成したシリコン基板５におけ
る段差の形状をそのまま保つている。このシリコ
ン層７の膜厚は、シリコン基板５における最大の
段差の約70％となるように堆積した。ついで、こ
のシリコン層７を酸化して絶縁層とするが、前記
シリコン層７はゲルマニウムを含むため酸化速度
が大きく、例えば、0.7μｍのシリコン層７は800
℃における加湿酸化法で60分ですべて酸化され
る。 FIG. 1 shows an embodiment of the present invention,
In the figure, 5 is a silicon substrate on which transistors, diodes, resistors, capacitors, etc. are formed, and a step 6 has been created in the manufacturing process up to this point. 7 is a silicon layer containing at least germanium;
Deposit using CVD method, sputtering method, etc. In this example, deposition was performed using a low pressure CVD method using thermal decomposition of silane and germane at a temperature of 450° C. and a pressure of 0.2 Torr, with a flow rate ratio of germane to silane of 60%. The shape of the step 6 in the silicon layer 7 maintains the shape of the step in the silicon substrate 5 on which the device is formed. The thickness of this silicon layer 7 was approximately 70% of the maximum step difference in the silicon substrate 5. Next, this silicon layer 7 is oxidized to form an insulating layer, but since the silicon layer 7 contains germanium, the oxidation rate is high. For example, the silicon layer 7 with a thickness of 0.7 μm is
All oxidized in 60 minutes by humidified oxidation method at ℃.
第１図ｂは前記シリコン層を酸化した後の断面
図であり、８は前記シリコン層を酸化することに
より形成された絶縁層である。絶縁層８は段差６
上に約5μｍにわたり、なだらかに段差６を覆つ
ている。上記のシリコン層組成と酸化条件のもと
では、例えばシリコン基板５の初期段差角（第１
図ａのθ）が80°のとき、これを1/4以下に低下さ
せ、第１図ｂのθ′の値で20°以下にすることがで
きる。第１図ｃにおける９は、第１図ｂの構造に
おける絶縁層８の上に形成した金属配線であり、
絶縁層８が段差６を軽減した効果により、段差６
における金属電極９の切断は全く見られず、さら
に段差部６で薄くなるようなこともなかつた。以
上の効果は、シリコン層７がゲルマニウムを含む
ため酸化時に流動性を有するためであり、シリコ
ン層７の酸化速度が大きいので、シリコン基板５
に形成された素子に影響を及ぼすことのない低
温・短時間で絶縁層に変えることができる。 FIG. 1b is a cross-sectional view after the silicon layer is oxidized, and 8 is an insulating layer formed by oxidizing the silicon layer. The insulating layer 8 has a step 6
It extends approximately 5 μm above and gently covers the step 6. Under the above silicon layer composition and oxidation conditions, for example, the initial step angle (first
When θ) in Figure 1a is 80°, this can be reduced to 1/4 or less, and the value of θ' in Figure 1B can be reduced to 20° or less. 9 in FIG. 1c is a metal wiring formed on the insulating layer 8 in the structure of FIG. 1b,
Due to the effect of the insulating layer 8 reducing the step 6, the step 6 is reduced.
No cutting of the metal electrode 9 was observed at all, and there was no thinning at the stepped portion 6. The above effect is due to the fact that the silicon layer 7 contains germanium and therefore has fluidity during oxidation, and since the oxidation rate of the silicon layer 7 is high, the silicon substrate 5
It can be converted into an insulating layer at low temperatures and in a short time without affecting the elements formed on the substrate.
第２図は、本発明を二層配線工程における第一
層金属配線と第二層金属配線間の層間絶縁膜形成
に用いた実施例である。図において１０は第一層
金属配線で、ここではモリブデンを用いたが750
℃の熱処理によりシリコンとのコンタクト部が劣
化しない金属であればよい。１１は、CVDによ
り堆積した少くともゲルマニウムを含むシリコン
層を酸化させることにより形成した絶縁層であ
る。この絶縁層１１の作製方法は、第１図に示し
た実施例と同様である。この絶縁層１１は流動性
を有するため、第一層電極１０を形成したことに
よつて生じた段差を5μｍにわたつてなだらかに
覆つている。ついで、絶縁層１１の所望の場所を
二酸化シリコンをエツチングする公知の方法によ
つて窓あけし、第二層配線１２を形成する。この
工程において絶縁層１１は、第一層配線１０によ
つて生じた段差を滑らかにするように形成されて
いるため、第二層配線の段差部における切断は全
く見られなかつた。 FIG. 2 shows an example in which the present invention is used to form an interlayer insulating film between a first layer metal wiring and a second layer metal wiring in a two-layer wiring process. In the figure, 10 is the first layer metal wiring, in which molybdenum is used, but 750
Any metal may be used as long as the contact portion with silicon does not deteriorate due to heat treatment at .degree. Reference numeral 11 denotes an insulating layer formed by oxidizing a silicon layer containing at least germanium deposited by CVD. The method for manufacturing this insulating layer 11 is the same as the embodiment shown in FIG. Since this insulating layer 11 has fluidity, it smoothly covers the step difference caused by forming the first layer electrode 10 over a length of 5 μm. Then, a window is opened at a desired location in the insulating layer 11 by a known method of etching silicon dioxide, and a second layer wiring 12 is formed. In this step, the insulating layer 11 was formed so as to smooth the level difference caused by the first layer wiring 10, so no cutting at the step part of the second layer wiring was observed.
第３図は本発明を分離島形成時の溝埋めに用い
た別の実施例である。ここで、ｐ形シリコン基板
１２に厚さ1.5μｍのｎ形エピタキシヤル層１４を
形成し、ついで方向性エツチングを用いて幅1μ
ｍ、深さ2μｍの溝１３を形成し、必要に応じて
ｐ形チヤネルカツト領域１８を設ける。ついで、
この表面に通常の熱酸化の方法で0.2μｍの酸化膜
１９を形成し、第３図ａの構造を得る。続いて第
１図の実施例で述べたのと同様の方法により、少
くともゲルマニウムを含むシリコン層１５を堆積
し、第３図ｂの構造を得る。ついで、800℃にお
ける加湿酸化により、前記シリコン層１５を酸化
して絶縁層１６とする（第３図ｃ）。絶縁層１６
は、酸化工程で流動性を有するため、酸化終了後
の絶縁層１６は、最初に形成された分離溝１３を
完全に埋め、かつ絶縁層１６の表面は平坦とな
る。ついで、絶縁層１６を、二酸化シリコンをエ
ツチングする公知のプラズマエツチング法もしく
は化学エツチング法により、分離島１４の表面ま
でエツチングして第３図ｄの構造を得る。第３図
ｄにおいて、埋め込んだ絶縁層１７は、酸化時の
温度で流動性を有するため、素子を形成する分離
島１４に歪をかけることなく埋め込むことができ
る。このようにして得られた絶縁層１７付近の分
離島１４の断面をジルトルエツチング法で調べた
ところ、特に問題となる欠陥は観察されなかつ
た。なお、第３図の実施例において、ｐ形基板の
代わりに絶縁性基板を用いたときにも同様の方法
で分離島を形成することができる。 FIG. 3 shows another embodiment in which the present invention is used for filling grooves when forming isolation islands. Here, an n-type epitaxial layer 14 with a thickness of 1.5 μm is formed on a p-type silicon substrate 12, and then a layer with a width of 1 μm is formed using directional etching.
A groove 13 having a depth of 2 .mu.m and a depth of 2 .mu.m is formed, and a p-type channel cut region 18 is provided as necessary. Then,
An oxide film 19 of 0.2 .mu.m is formed on this surface by a conventional thermal oxidation method to obtain the structure shown in FIG. 3a. Subsequently, a silicon layer 15 containing at least germanium is deposited by a method similar to that described in the embodiment of FIG. 1 to obtain the structure of FIG. 3b. Next, the silicon layer 15 is oxidized by humid oxidation at 800° C. to form an insulating layer 16 (FIG. 3c). Insulating layer 16
has fluidity during the oxidation process, so the insulating layer 16 after oxidation completely fills the initially formed isolation trench 13, and the surface of the insulating layer 16 becomes flat. The insulating layer 16 is then etched down to the surface of the isolation island 14 by a known plasma etching method or chemical etching method for etching silicon dioxide to obtain the structure shown in FIG. 3d. In FIG. 3d, the buried insulating layer 17 has fluidity at the temperature during oxidation, so it can be buried without straining the isolation island 14 forming the element. When the cross section of the isolated island 14 near the insulating layer 17 obtained in this way was examined by the silt etching method, no particularly problematic defects were observed. Incidentally, in the embodiment shown in FIG. 3, when an insulating substrate is used instead of the p-type substrate, the isolation islands can be formed by the same method.
第４図は本発明の他の実施例を示すもので、第
４図ａにおいて２０はトランジスタ、ダイオー
ド、抵抗、容量等を形成したシリコン基板、２１
は絶縁層、２２はコンタクト窓である。第４図ａ
で、通常は、この上に直接金属電極を形成する
が、本発明では、第４図ａの構造の上面に第１図
の実施例と同様の方法で少くともゲルマニウムを
含むシリコン層（図示せず）を堆積する。つい
で、前記シリコン層を酸化するが、このとき前記
シリコン層の酸化物は流動性を有するため、コン
タクト窓２２の上に流れ込み、絶縁層２１の上の
シリコン層がすべて酸化された後にもコンタクト
窓２２の底部には酸化されないシリコン層が残
る。その状態で酸化を停止すると第４図ｂの構造
に示すように、コンタクト窓部分にだけ導電性を
有するシリコン層２４が残り、絶縁層２１の上面
はすべて絶縁層２３である構造を得ることができ
る。ついで絶縁層２３を公知の二酸化シリコンを
エツチングする方法で除去すると、第４図ｃに示
すように、コンタクト窓２２にのみ導電性を有す
るシリコン層２４を埋め込むことができ、コンタ
クト窓形成によつて生ずる凹部を消滅させること
ができる。この埋め込まれた導電性シリコン層２
４の導電率は、ゲルマニウムを含むシリコン層の
中にリン、ヒ素、ボロンのいずれかを添加してお
けば、非常に高くとれる。例えばSiH4に重量比
でB2H6を１％添加することにより導電率を約
1000S・cm-1程度とすることができる。またリン
を添加するときはPH3を用い、ヒ素を添加すると
きはAsH3を用い、夫々重量比で１％を添加すれ
ば、ほぼ同様の導電率をうることができる。この
場合シリコン層２４での直列抵抗は特に問題とな
らなかつた。第４図に示した実施例と同様の手法
でシリコン基板上に形成された溝部分に導電性を
有する少くともゲルマニウムを含むシリコン層を
埋め込み、配線として用いることも本発明に含ま
れる。 FIG. 4 shows another embodiment of the present invention. In FIG. 4a, 20 is a silicon substrate on which transistors, diodes, resistors, capacitors, etc.
is an insulating layer, and 22 is a contact window. Figure 4a
Normally, a metal electrode is formed directly on this, but in the present invention, a silicon layer (not shown) containing at least germanium is formed on the top surface of the structure shown in FIG. ) is deposited. Next, the silicon layer is oxidized, but at this time, since the oxide of the silicon layer has fluidity, it flows onto the contact window 22, and even after the silicon layer on the insulating layer 21 is completely oxidized, the contact window An unoxidized silicon layer remains at the bottom of 22. If oxidation is stopped in this state, a structure can be obtained in which the conductive silicon layer 24 remains only in the contact window portion and the entire upper surface of the insulating layer 21 is the insulating layer 23, as shown in the structure shown in FIG. 4b. can. When the insulating layer 23 is then removed by a known silicon dioxide etching method, a conductive silicon layer 24 can be buried only in the contact window 22, as shown in FIG. The resulting recess can be eliminated. This buried conductive silicon layer 2
The conductivity of No. 4 can be made very high by adding phosphorus, arsenic, or boron to the silicon layer containing germanium. For example, by adding 1% B 2 H 6 by weight to SiH 4 , the conductivity can be reduced to approximately
It can be about 1000S cm -1 . Further, when adding phosphorus, use PH 3 , and when adding arsenic, use AsH 3 , and if each is added at a weight ratio of 1%, almost the same electrical conductivity can be obtained. In this case, the series resistance in the silicon layer 24 did not pose any particular problem. The present invention also includes embedding a conductive silicon layer containing at least germanium in a groove portion formed on a silicon substrate using the same method as in the embodiment shown in FIG. 4 and using it as a wiring.
以上説明したような本発明の効果を得るために
は、初めに形成するシリコン層の中のゲルマニウ
ム含有量を適切な範囲に設定する必要がある。ゲ
ルマニウム含有量が少ないと酸化膜の流動性が低
く、従来法よりも低温で十分な平坦性を得るとい
う本発明の効果が得られない。また一方、ゲルマ
ニウム含有量が多いと酸化膜の耐薬品性が低下す
るとともに、通常の作製方法で形成された二酸化
シリコン層に対する浸蝕性が生じて使用が困難と
なる。これらの点からみて実用上望ましい利点が
得られるゲルマニウムの含有量は、20原子％以
上、85原子％以下である。この範囲であれば高く
とも950℃あるいはそれ以下の温度で段差や凹凸
を軽減できる流動性が得られるし、ゲルマニウム
の含有率の多い領域では750℃の低温でも使用に
耐える流動性が得られ、また集積回路工程に用い
る種々の薬品に対して十分な耐性を示すと同時
に、高温高湿の雰囲気中でも十分な安定性を有す
る。 In order to obtain the effects of the present invention as described above, it is necessary to set the germanium content in the initially formed silicon layer to an appropriate range. If the germanium content is low, the fluidity of the oxide film is low, and the effect of the present invention, which is to obtain sufficient flatness at a lower temperature than the conventional method, cannot be achieved. On the other hand, if the germanium content is high, the chemical resistance of the oxide film decreases, and the silicon dioxide layer formed by a normal manufacturing method is corrosive, making it difficult to use. From these points of view, the germanium content that provides practically desirable advantages is 20 atomic % or more and 85 atomic % or less. Within this range, fluidity that can reduce steps and unevenness can be obtained at temperatures of at most 950°C or lower, and in areas with a high germanium content, fluidity that can withstand use even at low temperatures of 750°C can be obtained. Furthermore, it exhibits sufficient resistance to various chemicals used in integrated circuit processes, and at the same time has sufficient stability even in a high temperature and high humidity atmosphere.
なお、上記第１図、第２図、第３図、第４図に
示した実施例において、少くともゲルマニウムを
含むシリコン層において、堆積速度、酸化速度、
導電率、流動性等を制御するため、リン、ヒ素、
ホウ素のうち一つまたは二つ以上を含ませること
ができる。例えば、ホウ素を10原子％含ませるこ
とにより堆積速度、酸化速度、導電率をともに３
割以上増大させることができることが判明した。
また、リンを５原子％含ませることにより、流動
の生ずる範囲が約５割増加することが判明した。 In the embodiments shown in FIGS. 1, 2, 3, and 4, the deposition rate, oxidation rate,
To control conductivity, fluidity, etc., phosphorus, arsenic,
One or more of boron may be included. For example, by including 10 atomic percent of boron, the deposition rate, oxidation rate, and electrical conductivity can all be increased by 3.
It has been found that it is possible to increase the amount by more than 10%.
It has also been found that by including 5 atomic percent phosphorus, the range in which flow occurs increases by approximately 50%.
（発明の効果）
以上説明したように、本発明方法によれば、段
差もしくは凹凸を有する半導体基板上に少くとも
ゲルマニウムを含むシリコン層を堆積し、ついで
そのシリコン層を酸化することにより、800℃以
下の温度で段差もしくは凹凸を軽減することがで
きる。従つて、半導体基板内の不純物分布を全く
変えずに基板上面を平坦化することができ、配線
工程におけるリソグラフイのパターン精度を向上
させ、配線の段切れを防止することにより、製造
歩留まりを向上させ、高集積化を達成させる効果
がある。(Effects of the Invention) As explained above, according to the method of the present invention, a silicon layer containing at least germanium is deposited on a semiconductor substrate having steps or unevenness, and then the silicon layer is oxidized at 800°C. Level differences or unevenness can be reduced at the following temperatures. Therefore, the top surface of the semiconductor substrate can be flattened without changing the impurity distribution within the semiconductor substrate, improving lithography pattern accuracy in the wiring process, preventing wiring breaks, and improving manufacturing yield. This has the effect of achieving high integration.
さらに本発明方法によれば、半導体集積回路に
おける溝埋め込み分離を簡便な方法で実現するこ
とができる利点がある。 Furthermore, the method of the present invention has the advantage that trench filling isolation in a semiconductor integrated circuit can be realized in a simple manner.
さらに本発明方法によれば、半導体基板上の凹
部もしくは溝に導電性物質を簡便な工程で埋め込
むことができ、配線工程における製造歩留まりや
パタン精度を向上させることができる利点があ
る。 Further, according to the method of the present invention, a conductive material can be filled into a recess or groove on a semiconductor substrate in a simple process, and there is an advantage that manufacturing yield and pattern accuracy in the wiring process can be improved.
第１図は本発明方法を用いて集積回路における
基板上の段差を軽減する実施例を示す断面図、第
２図は本発明方法を用いて第二層金属配線工程を
行う前段階までに発生した基板上の凹凸を軽減す
る実施例を示す断面図、第３図は本発明方法を用
いて溝埋め込み分離を行う実施例を示す断面図、
第４図は本発明方法を用いてコンタクト窓を導電
性物質で埋め込む実施例を示す断面図、第５図は
従来の溝埋め込み分離工程の一例を示す断面図を
示す。
１……ｐ形半導体基板、２……分離島、３……
分離溝、４……絶縁層、５……シリコン基板、６
……段差、７……シリコン層、８……絶縁層、９
……金属配線、１０……第一層金属配線、１１…
…絶縁層、１２……第二層金属配線、１３……分
離溝、１４……分離島、１５……シリコン層、１
６……絶縁層、１７……絶縁層、１８……ｐ形チ
ヤネルカツト領域、１９……シリコンの熱酸化
膜、２０……シリコン基板、２１……絶縁層、２
２……コンタクト窓、２３……絶縁層、２４……
シリコン層。
Figure 1 is a cross-sectional view showing an example of reducing steps on a substrate in an integrated circuit using the method of the present invention, and Figure 2 is a cross-sectional view showing an example of reducing steps on a substrate in an integrated circuit using the method of the present invention. FIG. 3 is a cross-sectional view showing an example of reducing unevenness on a substrate, and FIG.
FIG. 4 is a sectional view showing an example of burying a contact window with a conductive material using the method of the present invention, and FIG. 5 is a sectional view showing an example of a conventional trench burying isolation process. 1...p-type semiconductor substrate, 2...separation island, 3...
Separation groove, 4...Insulating layer, 5...Silicon substrate, 6
...Step, 7...Silicon layer, 8...Insulating layer, 9
...Metal wiring, 10...First layer metal wiring, 11...
... Insulating layer, 12 ... Second layer metal wiring, 13 ... Separation groove, 14 ... Separation island, 15 ... Silicon layer, 1
6... Insulating layer, 17... Insulating layer, 18... P-type channel cut region, 19... Silicon thermal oxide film, 20... Silicon substrate, 21... Insulating layer, 2
2...Contact window, 23...Insulating layer, 24...
silicon layer.
Claims (1)
部上に、少くともゲルマニウムを含むシリコン層
を堆積し、ついで当該層を酸化して絶縁層に変え
ることにより半導体基板上の段差もしくは凹凸の
程度を軽減することを特徴とする半導体装置の製
造方法。 ２ シリコン層の一部を酸化し、半導体基板上に
形成された段差の凹部にだけ前記シリコン層を残
すことを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。 ３ シリコン層は更にホウ素またはリンまたはヒ
素を含む膜であることを特徴とする特許請求の範
囲第１項または第２項記載の半導体装置の製造方
法。[Claims] 1. Steps on a semiconductor substrate are formed by depositing a silicon layer containing at least germanium on the steps or uneven portions formed on the semiconductor substrate, and then oxidizing the layer to turn it into an insulating layer. Alternatively, a method for manufacturing a semiconductor device characterized by reducing the degree of unevenness. 2. The method of manufacturing a semiconductor device according to claim 1, wherein a part of the silicon layer is oxidized, and the silicon layer is left only in the recessed portion of the step formed on the semiconductor substrate. 3. The method of manufacturing a semiconductor device according to claim 1 or 2, wherein the silicon layer is a film further containing boron, phosphorus, or arsenic.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13892784A JPH0244142B2 (en) | 1984-07-06 | 1984-07-06 | HANDOTAISOCHINOSEIZOHOHO |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13892784A JPH0244142B2 (en) | 1984-07-06 | 1984-07-06 | HANDOTAISOCHINOSEIZOHOHO |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6119147A JPS6119147A (en) | 1986-01-28 |
| JPH0244142B2 true JPH0244142B2 (en) | 1990-10-02 |
Family
ID=15233388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13892784A Expired - Lifetime JPH0244142B2 (en) | 1984-07-06 | 1984-07-06 | HANDOTAISOCHINOSEIZOHOHO |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0244142B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2779186B2 (en) * | 1988-11-22 | 1998-07-23 | 株式会社日立製作所 | Method for manufacturing semiconductor device |
| US5521108A (en) * | 1993-09-15 | 1996-05-28 | Lsi Logic Corporation | Process for making a conductive germanium/silicon member with a roughened surface thereon suitable for use in an integrated circuit structure |
-
1984
- 1984-07-06 JP JP13892784A patent/JPH0244142B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6119147A (en) | 1986-01-28 |
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