JPH0242764A - Vertical type mosfet - Google Patents
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Abstract
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、主に電力制御に使用される二重拡散型の縦
型ＭＯＳＦＥＴに関する。DETAILED DESCRIPTION OF THE INVENTION [Objective of the Invention (Industrial Application Field) The present invention relates to a double-spread vertical MOSFET mainly used for power control.
（従来の技術）
一般に電力制御用のＭＯＳＦＥＴとして、二重拡散型の
縦型ＭＯＳＦＥＴが使用されている。(Prior Art) Double-diffused vertical MOSFETs are generally used as MOSFETs for power control.
この縦型ＭＯ５ＦＥＴは複数個の単位ＦＥＴセルを並列
接続した構成にされている。This vertical MO5FET has a configuration in which a plurality of unit FET cells are connected in parallel.
第７図（ａ）は各単位ＦＥＴセルが四角形状をなした従
来の代表的な縦型ＭＯＳＦＥＴのパターン平面図であり
、第７図（ｂ）は同図（ａ）のｃ−ｃ’線に沿った断面
図である。Ｎ＋型の高濃度シリコン基板ＩＯ上にはＮ型
の低濃度エピタキシャル領域１１が形成されており、こ
の基板１０とエピタキシャル領域１１とは各単位ＦＥＴ
セルの共通ドレインを構成している。上記エピタキシャ
ル領域１１の表面の複数箇所にはＰ生型のチャネル部ベ
ース領域１２がそれぞれ形成されている。さらに各チャ
ネル部ベース領域１２の表面にはＮ＋型からなる四角リ
ング状のソース領域１３が形成されている。FIG. 7(a) is a pattern plan view of a typical conventional vertical MOSFET in which each unit FET cell has a rectangular shape, and FIG. 7(b) is a pattern plan view taken along line c-c' in FIG. FIG. An N type low concentration epitaxial region 11 is formed on an N+ type high concentration silicon substrate IO, and this substrate 10 and epitaxial region 11 are connected to each unit FET.
It forms the common drain of the cells. P-type channel base regions 12 are formed at a plurality of locations on the surface of the epitaxial region 11, respectively. Furthermore, a square ring-shaped source region 13 of N+ type is formed on the surface of each channel base region 12.
また、各チャネル部ベース領域１２の周辺部では、チャ
ネル部ベース領域１２の表面を覆うように多結晶シリコ
ンによるゲート電極１５が設けられている。Furthermore, a gate electrode 15 made of polycrystalline silicon is provided at the periphery of each channel base region 12 so as to cover the surface of the channel base region 12 .
このゲート電極１５は、第７図（ａ）に示すように四角
形状の開口部１６が複数設けられた形状にパタニングさ
れており、各開口部１６付近には単位ＦＥＴセルがそれ
ぞれ構成されている。また、ゲート電極１５上には層間
絶縁膜１７が堆積されており、さらにその上には各単位
ＦＥＴセルのソース領域１３に共通に接続されたアルミ
ニウムによるソース電極１８が設けられている。The gate electrode 15 is patterned into a shape with a plurality of rectangular openings 16, as shown in FIG. 7(a), and a unit FET cell is formed near each opening 16. . Further, an interlayer insulating film 17 is deposited on the gate electrode 15, and a source electrode 18 made of aluminum is provided on the interlayer insulating film 17, which is commonly connected to the source region 13 of each unit FET cell.
このような縦型ＭＯＳＦＥＴにおいて、ゲート電極１５
は半導体チップの周辺でアルミニウムからなる電極と接
続される。第８図はこのアルミニウムによる電極３工と
多結晶シリコンによるゲート電極１５との接続部分の構
成を示すパターン平面図である。同図において、アルミ
ニウムによる電極３１に近い位置に配置されている一つ
の単位ＦＥＴセル３２と、この電極３１からより離れた
位置に配置されている一つの単位ＦＥＴセル３３とを比
較すると、多結晶シリコンによるゲート電極１５の配線
の長さが異なるため、両単位ＦＥＴセルでは配線抵抗の
差によってゲート抵抗の値が異なってしまう。例えば、
一方の単位ＦＥＴセル３２のゲート抵抗の値をＲｇ ａ
ｓ他方の単位ＦＥＴセル３３のゲート抵抗の値をＲｇ
ｂとすると、両者にはＲｇａ＜Ｒｇｂなる関係が成立す
る。この２個の単位ＦＥＴセル３２．３３の等価回路を
第９図に示す。なお、図中のＳ、Ｄ。In such a vertical MOSFET, the gate electrode 15
is connected to an electrode made of aluminum around the semiconductor chip. FIG. 8 is a pattern plan view showing the structure of the connecting portion between the electrode 3 made of aluminum and the gate electrode 15 made of polycrystalline silicon. In the same figure, when comparing one unit FET cell 32 placed near an electrode 31 made of aluminum with one unit FET cell 33 placed further away from this electrode 31, it is found that polycrystalline Since the wiring lengths of the gate electrode 15 made of silicon are different, the gate resistance values of both unit FET cells differ due to the difference in wiring resistance. for example,
The gate resistance value of one unit FET cell 32 is Rg a
sThe value of the gate resistance of the other unit FET cell 33 is Rg
b, the relationship Rga<Rgb holds true for both. An equivalent circuit of these two unit FET cells 32 and 33 is shown in FIG. In addition, S and D in the figure.
Ｇはそれぞれソース、ドレイン、ゲートである。G are the source, drain, and gate, respectively.
ところで、ＭＯＳＦＥＴにおけるスイッチング・スピー
ドは、ゲート・ソース問答４２ｃａ Ｓとゲート抵抗Ｒ
ｇとによって決定される時定数が小さな程、速くなる。By the way, the switching speed in MOSFET is determined by gate-source Q&A 42ca S and gate resistance R.
The smaller the time constant determined by g, the faster.
一般に縦型ＭＯ５ＦＥＴを設計する際には、各単位ＦＥ
Ｔセルのセルサイズが全て同じになるように設計される
。このため、各単位ＦＥＴセルではゲート・ソース問答
ｆｆｉ Ｃ（、ｓが同値となる。従って、第９図におい
て、ゲート抵抗の値が大きな方の単位ＦＥＴセル３３の
スイッチング・スピードは遅く、ゲート抵抗の値が小さ
な方の単位ＦＥＴセル３２のスイッチング◆スピードは
速くなる。上記した２個の単位ＦＥＴセルに限らず、数
百側ないし数百側のセルが設けられている電力用の縦型
ＭＯＳＦＥＴの内部では、上記した理由により個々のセ
ルでスイッチング・スピードに差が生じている。各セル
のスイッチング・スピードに差が生じると、誘導性の負
荷をスイッチング制御する場合に問題が発生する。Generally, when designing a vertical MO5FET, each unit FE
All T cells are designed to have the same cell size. Therefore, in each unit FET cell, the gate and source values ffiC(, s) have the same value. Therefore, in FIG. The switching speed of the unit FET cell 32 with the smaller value is faster.It is not limited to the two unit FET cells mentioned above, but is a power vertical MOSFET that is provided with hundreds or hundreds of cells. Internally, there are differences in the switching speed of individual cells for the reasons mentioned above.Differences in the switching speed of each cell cause problems when controlling the switching of inductive loads.
第１０図はＭＯＳＦＥＴ３５でインダクタンス３６をス
イッチング制御する際の等価回路図であり、図中、ｖＤ
Ｄは電源電圧である。FIG. 10 is an equivalent circuit diagram when controlling the switching of the inductance 36 with the MOSFET 35, and in the figure, vD
D is the power supply voltage.
いま、第１１図の波形図に示すように、ＭＯＳＦＥＴ３
５のゲート電圧ＶＧが低下し、ＭＯＳＦＥＴ３５がオン
状態からオフ状態にスイッチすると、このＭＯＳＦＥＴ
３５のドレイン電流ｌＤが減少する際に、インダクタン
ス３６に貯えられているエネルギーのため、ＭＯＳＦＥ
Ｔ３５のドレイン電圧ＶＤは電源電圧ｖＤＤよりも大き
なＶＤＩＩまで上昇する。この高電圧ＶＤ□は、ＭＯＳ
ＦＥＴ３５のドレイン電流ＩＤが減少して０ニするまで
の期間を内に発生し、この期間ｔはインダクタンス３６
の大きさとドレイン電流ＩＤとに比例する。上記ｔの期
間に、前記第７図中の各単位ＦＥＴセルが同じスピード
でオフする場合には問題はないが、実際には先に述べた
ようにゲート抵抗の値が最も大きな単位ＦＥＴセル、す
なわち第８図においてアルミニウムによる電極３１がら
最も離れた位置に配置されている単位ＦＥＴセルが最も
遅れてオフする。このため、この最も遅れてオフする単
位ＦＥＴセルに電流が集中し、破壊に至るという欠点が
ある。Now, as shown in the waveform diagram of Fig. 11, MOSFET3
When the gate voltage VG of MOSFET 35 decreases and MOSFET 35 switches from the on state to the off state, this MOSFET
When the drain current ID of 35 decreases, due to the energy stored in the inductance 36, the MOSFE
The drain voltage VD of T35 rises to VDII, which is higher than the power supply voltage vDD. This high voltage VD□ is a MOS
The drain current ID of the FET 35 decreases to 0 within a period t, and this period t is the period when the inductance 36
and the drain current ID. There is no problem if each unit FET cell in FIG. 7 turns off at the same speed during the period t, but in reality, as mentioned above, the unit FET cell with the largest gate resistance value, That is, in FIG. 8, the unit FET cell disposed farthest from the aluminum electrode 31 turns off most slowly. Therefore, there is a drawback that current concentrates on the unit FET cell that turns off the latest, leading to destruction.
（発明が解決しようとする課題）
このように従来の縦型ＭＯ８ＦＥＴでは、多結晶シリコ
ンからなるゲート電極の抵抗の影響により複数の各単位
ＦＥＴセルのスイッチング・スピードに差が生じ、誘導
性負荷を駆動するときに特定のセルに過大な電流が流れ
、破壊に至るという欠点がある。(Problems to be Solved by the Invention) As described above, in the conventional vertical MO8FET, differences occur in the switching speed of each unit FET cell due to the influence of the resistance of the gate electrode made of polycrystalline silicon, and the inductive load is The drawback is that an excessive current flows through certain cells when they are driven, leading to their destruction.
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、段数の各単位ＦＥＴセルのスイッチ
ング・スピードの差の低減を図ることにより、誘導性負
荷を駆動する際の破壊に対して強い縦型ＭＯ５ＦＥＴを
提供することにある。This invention was made in consideration of the above-mentioned circumstances, and its purpose is to reduce the difference in switching speed of each unit FET cell in the number of stages, thereby reducing destruction when driving an inductive load. The objective is to provide a vertical MO5FET that is resistant to
［発明の構成］
（課題を解決するための手段）
この発明の縦型ＭＯＳＦＥＴは、複数の各単位ＦＥＴセ
ル付近のゲート電極用多結晶シリコンの一部に高抵抗領
域を設けるように構成したことを特徴とする。[Structure of the Invention] (Means for Solving the Problem) The vertical MOSFET of the present invention is configured such that a high resistance region is provided in a part of the polycrystalline silicon for the gate electrode near each of the plurality of unit FET cells. It is characterized by
さらにこの発明の縦型ＭＯＳＦＥＴは、ゲート電極用多
結晶シリコンを低抵抗化する手段を設けるように構成し
たことを特徴とする。Further, the vertical MOSFET of the present invention is characterized in that it is configured to include means for lowering the resistance of the polycrystalline silicon for the gate electrode.
（作用）
この発明では、各単位ＦＥＴセル付近のゲート電極用多
結晶シリコンの一部に高抵抗領域を設け、各単位ＦＥＴ
セルのゲート電極におけるゲート抵抗の値を配線抵抗よ
りも十分に大きく設定することにより、各単位ＦＥＴセ
ルのスイッチング・スピードの差を低減させるようにし
ている。(Function) In this invention, a high resistance region is provided in a part of the polycrystalline silicon for the gate electrode near each unit FET cell, and each unit FET cell is
By setting the value of the gate resistance in the gate electrode of the cell to be sufficiently larger than the wiring resistance, the difference in switching speed of each unit FET cell is reduced.
さらにこの発明では、ゲート電極用多結晶シリコンを低
抵抗化する手段を設け、ゲート電極における配線抵抗を
十分に小さく設定することにより、各単位ＦＥＴセルの
スイッチング・スピードの差を低減させるようにしてい
る。Furthermore, in this invention, a means is provided to reduce the resistance of the polycrystalline silicon for the gate electrode, and by setting the wiring resistance in the gate electrode to be sufficiently small, the difference in switching speed of each unit FET cell is reduced. There is.
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。(Examples) Hereinafter, the present invention will be explained by examples with reference to the drawings.
第１図（ａ）はこの発明の縦型ＭＯＳＦＥＴを各単位Ｆ
ＥＴセルが四角形状をなしたものに実施した場合のパタ
ーン平面図であり、第１図（ｂ）は同図（ａ）のＡ−Ａ
’線に沿った断面図である。Figure 1(a) shows the vertical MOSFET of this invention in each unit F.
FIG. 1(b) is a pattern plan view when the ET cell is formed into a rectangular shape, and FIG.
FIG.
図において、Ｎ生型の高濃度シリコン基板１０上にはＮ
型の低濃度エピタキシャル領域１１が形成されており、
この基板ＩＯとエピタキシャル領域１１とは各単位ＦＥ
Ｔセルの共通ドレインを構成している。In the figure, there is N on a high concentration silicon substrate 10 of N-type
A type low concentration epitaxial region 11 is formed,
This substrate IO and epitaxial region 11 are each unit FE.
It constitutes the common drain of the T cells.
上記エピタキシャル領域１１の表面の複数箇所にはＰ型
のチャネル部ベース領域１２がそれぞれ選択的に形成さ
れている。さらに各チャネル部ベース領域１２の表面に
はＮ生型からなる四角リング状のソース領域１３が形成
されている。また、各チャネル部ベース領域１３の周辺
部では、それぞれのチャネル部ベース領域表面を覆うよ
うにゲート酸化膜１４及び多結晶シリコンによるゲート
電極１５が設けられている。このゲート電極１５は、第
１図（ａ）に示すように四角形状の開口部１Ｂが複数設
けられた形状にバターニングされており、各開口部１Ｂ
に、上記基板１０とエピタキシャル領域１１をドレイン
、ソース領域１３をソース、ゲート電極１５をゲートと
する各単位ＦＥＴセルがそれぞれ構成されている。P-type channel base regions 12 are selectively formed at a plurality of locations on the surface of the epitaxial region 11, respectively. Further, on the surface of each channel base region 12, a square ring-shaped source region 13 made of N-type is formed. Further, in the peripheral portion of each channel base region 13, a gate oxide film 14 and a gate electrode 15 made of polycrystalline silicon are provided so as to cover the surface of each channel base region. This gate electrode 15 is patterned into a shape with a plurality of square openings 1B, as shown in FIG. 1(a), and each opening 1B is patterned.
Each unit FET cell is constructed in which the substrate 10 and epitaxial region 11 serve as a drain, the source region 13 serves as a source, and the gate electrode 15 serves as a gate.
また、上記ゲート電極１５上には層間絶縁膜１７が堆積
されており、さらにその上には各単位ＦＥＴセルのソー
ス領域１３に共通に接続されたアルミニウムによるソー
ス電極１８が設けられている。なお、上記ゲート電極１
５は、従来と同様に半導体チップの周辺でアルミニウム
からなる電極と接続されている。Further, an interlayer insulating film 17 is deposited on the gate electrode 15, and an aluminum source electrode 18 commonly connected to the source region 13 of each unit FET cell is provided on the interlayer insulating film 17. Note that the gate electrode 1
5 is connected to an electrode made of aluminum at the periphery of the semiconductor chip as in the conventional case.
ところで、多結晶シリコンからなる上記ゲート電極１５
には、通常、その配線抵抗を減少させるためにＮ型もし
くはＰ型の不純物が比較的高濃度に含まれている。とこ
ろが、この実施例のＦＥＴでは、各開口部１Ｂ付近で各
開口部１６を囲むような四角リング状をなし、その抵抗
率が低抵抗化されたゲート電極１５に比べて十分に高く
されたゲート電極１５の高抵抗領域１９が形成されてい
る。By the way, the gate electrode 15 made of polycrystalline silicon
Usually contains a relatively high concentration of N-type or P-type impurities in order to reduce the wiring resistance. However, in the FET of this embodiment, the gate has a square ring shape surrounding each opening 16 near each opening 1B, and has a resistivity sufficiently higher than that of the gate electrode 15, which has a low resistance. A high resistance region 19 of the electrode 15 is formed.
この高抵抗領域１９は、ゲート電極１５に対して不純物
をイオン注入法などによって導入し、低抵抗化する際に
、予めこの高抵抗領域１９の位置をマスクし、この領域
に選択的に不純物を注入しないことにより実現できる。When impurities are introduced into the gate electrode 15 by ion implantation or the like to lower the resistance of the high resistance region 19, the position of the high resistance region 19 is masked in advance and impurities are selectively added to this region. This can be achieved without injection.
第３図はこのような構造の縦型ＭＯＳＦＥＴの等価回路
図である。図において、破線内の各抵抗２１は不純物が
導入されて低抵抗化されたゲート電極１５の配線抵抗で
あり、またこれらの抵抗２１と各単位ＦＥＴセル２２の
ゲートとの間に接続された抵抗２３は、上記ゲート電極
１５の高抵抗領域１９における抵抗である。ここで、不
純物が導入されて低抵抗化された配線抵抗による抵抗２
１の値に比べ、高抵抗領域１９における抵抗２３の値が
十分に高くなるように設定されているので、抵抗２１の
値は無視することができる。このため、各単位ＦＥＴセ
ル２２では、ゲート・ソース間容量ＣａＳとゲート抵抗
Ｒｇとが等しくなり、従来と比べて全体的にスピードが
低下するものの、それぞれのスイッチング・スピードは
互いに等しくなる。この結果、誘導性の負荷をスイッチ
ング制御する場合に、ある特定の単位ＦＥＴセルに電流
が集中して流れ、このセルが破壊することが防止される
。FIG. 3 is an equivalent circuit diagram of a vertical MOSFET having such a structure. In the figure, each resistor 21 within the broken line is a wiring resistance of the gate electrode 15 whose resistance has been reduced by introducing impurities, and a resistor connected between these resistors 21 and the gate of each unit FET cell 22. 23 is the resistance in the high resistance region 19 of the gate electrode 15. Here, the resistance 2 due to the wiring resistance lowered by introducing impurities
Since the value of the resistor 23 in the high resistance region 19 is set to be sufficiently higher than the value of 1, the value of the resistor 21 can be ignored. Therefore, in each unit FET cell 22, the gate-source capacitance CaS and the gate resistance Rg become equal, and although the overall speed is lower than in the conventional case, the respective switching speeds become equal to each other. As a result, when controlling the switching of an inductive load, current is prevented from flowing concentratedly into a certain unit FET cell and destroying this cell.
第２図はこの発明の第２の実施例による縦型ＭＯＳＦＥ
Ｔの構造を示す断面図であり、上記第１図（ｂ）と対応
する位置でＦＥＴを切断したものである。この実施例の
ＦＥＴでは、上記第１図の実施例のように、各開口部１
６付近で各開口部１６を囲むような四角リング状をなす
ゲート電極１５の高抵抗領域１９を形成する代わりに、
この高抵抗領域１９に対応したゲート電極１５の膜厚を
薄くした薄膜領域２５を形成することにより、この領域
２５で前記第３図中の抵抗２３を構成するようにしたも
のである。FIG. 2 shows a vertical MOSFE according to a second embodiment of the present invention.
FIG. 2 is a cross-sectional view showing the structure of T, in which the FET is cut at a position corresponding to FIG. 1(b) above. In the FET of this embodiment, as in the embodiment shown in FIG.
Instead of forming the high resistance region 19 of the gate electrode 15 in the shape of a square ring surrounding each opening 16 near 6,
By forming a thin film region 25 in which the thickness of the gate electrode 15 corresponding to this high resistance region 19 is reduced, this region 25 constitutes the resistor 23 in FIG. 3.
第４図（ａ）はこの発明の第３の実施例によるパターン
平面図であり、第４図（ｂ）は同図（ａ）のＢ−Ｂ’線
に沿った断面図である。第１図の場合と同様に、ｌＯは
Ｎ生型の高濃度シリコン基板、１１はＮ型の低濃度エピ
タキシャル領域、１２はＰ型のチャネル部ベース領域、
１３は四角リング状のソース領域、１４はゲート酸化膜
、１５は多結晶シリコンによるゲート電極、１６はゲー
ト電極１５の開口部、１７は層間絶縁膜、１８はアルミ
ニウムによるソース電極である。なお、この場合にも、
図示しないが上記ゲート電極１５は従来と同様に半導体
チップの周辺でアルミニウムからなる電極と接続されて
いる。FIG. 4(a) is a plan view of a pattern according to a third embodiment of the present invention, and FIG. 4(b) is a sectional view taken along line BB' in FIG. 4(a). As in the case of FIG. 1, IO is an N-type high-concentration silicon substrate, 11 is an N-type low-concentration epitaxial region, 12 is a P-type channel base region,
13 is a square ring-shaped source region, 14 is a gate oxide film, 15 is a gate electrode made of polycrystalline silicon, 16 is an opening of the gate electrode 15, 17 is an interlayer insulating film, and 18 is a source electrode made of aluminum. In addition, also in this case,
Although not shown, the gate electrode 15 is connected to an electrode made of aluminum at the periphery of the semiconductor chip, as in the conventional case.
また、この実施例のＦＥＴでは、配線抵抗を減少させる
ためにＮ型もしくはＰ型の不純物が比較的高濃度に含ま
れたゲート電極１５上に、さらにモリブデン、チタン、
プラチナなどの金属と多結晶シリコンとを反応させて構
成したいわゆるシリサイド電極２６を形成するようにし
たものである。In addition, in the FET of this embodiment, in order to reduce wiring resistance, molybdenum, titanium,
A so-called silicide electrode 26 is formed by reacting a metal such as platinum with polycrystalline silicon.
このような構成でなるＦＥＴではゲート電極が多結晶シ
リコンからなるゲート電極１５とシリサイド電極２６と
からなるいわゆるポリサイド構造にされている。シリサ
イド電極２６は、その構成材料にもよるが、一般に多結
晶シリコンのみからなる電極１５に比べてその抵抗率が
約１桁小さい。このため、ゲート電極１５はその上にシ
リサイド電極２Ｇを形成することにより、その抵抗が十
分に小さくなる。すなわち、前記第３図に示す縦型ＭＯ
ＳＦＥＴの等価回路において、破線内のゲート電極１５
による配線抵抗である各抵抗２１の値が十分に小さくな
る。このため、各単位ＦＥＴセル２２では、ゲート・ソ
ース間容量Ｃａ ｓとゲート抵抗Ｒｇとが等しくなり、
それぞれのスイッチング・スピードが互いに等しくなる
。従って、この実施例のＦＥＴで誘導性の負荷をスイッ
チング制御する場合でも、ある特定の単位ＦＥＴセルに
電流が集中して流れ、このセルが破壊することが防止さ
れる。また、この実施例の各単位ＦＥＴセル２２では、
ゲート抵抗Ｒｇの値を大きくする必要がないので全体的
なスピードが低下することはなく、高速動作が実現でき
る。In the FET having such a configuration, the gate electrode has a so-called polycide structure consisting of a gate electrode 15 made of polycrystalline silicon and a silicide electrode 26. Although it depends on its constituent material, the resistivity of the silicide electrode 26 is generally about one order of magnitude lower than that of the electrode 15 made only of polycrystalline silicon. Therefore, the resistance of the gate electrode 15 can be made sufficiently small by forming the silicide electrode 2G thereon. That is, the vertical MO shown in FIG.
In the equivalent circuit of SFET, the gate electrode 15 inside the broken line
The value of each resistor 21, which is the wiring resistance, becomes sufficiently small. Therefore, in each unit FET cell 22, the gate-source capacitance Cas and gate resistance Rg are equal,
The switching speeds of each are equal to each other. Therefore, even when controlling the switching of an inductive load using the FET of this embodiment, current is prevented from flowing in a concentrated manner in a particular unit FET cell and destroying this cell. Furthermore, in each unit FET cell 22 of this embodiment,
Since there is no need to increase the value of the gate resistance Rg, the overall speed does not decrease, and high-speed operation can be realized.
第５図はこの発明の第４の実施例による縦型ＭＯ５ＦＥ
Ｔの構造を示す断面図であり、上記第４図（ｂ）と対応
する位置でＦＥＴを切断したものである。この実施例の
ＦＥＴでは、上記第４図の実施例のように、多結晶シリ
コンからなるゲート電極１５上にシリサイド電極２Ｂを
形成する代わりに、モリブデンやアルミニウムなどから
なる金属電極２７をゲート電極１５上に形成するように
したものである。このように金属電極２７をゲート電極
１５上に形成すると、第４図にの実施例のＦＥＴのよう
にシリサイド電極２Ｂを形成する場合と比べてさらに配
線抵抗を小さくすることができる。FIG. 5 shows a vertical MO5FE according to a fourth embodiment of the present invention.
FIG. 4 is a sectional view showing the structure of T, and the FET is cut at a position corresponding to FIG. 4(b) above. In the FET of this embodiment, instead of forming the silicide electrode 2B on the gate electrode 15 made of polycrystalline silicon as in the embodiment shown in FIG. It is designed to be formed on top. When the metal electrode 27 is formed on the gate electrode 15 in this manner, the wiring resistance can be further reduced compared to the case where the silicide electrode 2B is formed as in the FET of the embodiment shown in FIG.
第６図はこの発明の第５の実施例による縦型ＭＯＳＦＥ
Ｔの構造を示す断面図であり、上記第４図（ｂ）と対応
する位置でＦＥＴを切断したものである。この実施例の
ＦＥＴでは、上記第５図の実施例のように、多結晶シリ
コンからなるゲート電極１５上に金属電極２７を形成す
る代わりに、この金属電極２７を形成していた位置のゲ
ート電極１５の膜厚を他の部分よりも十分に厚く形成す
ることにより、ゲート電極１５における配線抵抗を減少
させるようにしたものである。FIG. 6 shows a vertical MOSFE according to a fifth embodiment of the present invention.
FIG. 4 is a sectional view showing the structure of T, and the FET is cut at a position corresponding to FIG. 4(b) above. In the FET of this embodiment, instead of forming the metal electrode 27 on the gate electrode 15 made of polycrystalline silicon as in the embodiment shown in FIG. The wiring resistance in the gate electrode 15 is reduced by forming the film thickness of the gate electrode 15 to be sufficiently thicker than other parts.
なお、この発明は上記各実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば上記各実施例では各単位ＦＥＴセルがＮチャネルのも
ので構成された縦型ＭＯ８ＦＥＴにこの発明を実施した
場合について説明したが、これは各単位ＦＥＴセルがＰ
チャネルのものについても同様に実施が可能であること
はいうまでもない。It goes without saying that the present invention is not limited to the above embodiments and can be modified in various ways. For example, in each of the above embodiments, the present invention is applied to a vertical MO8FET in which each unit FET cell is composed of N channels.
It goes without saying that the same implementation is possible for channels as well.
［発明の効果］
以上説明したようにこの発明によれば、複数の各単位Ｆ
ＥＴセルのスイッチング・スピードの差の低減を図るこ
とにより、誘導性負荷を駆動する際の破壊に対して強い
縦型ＭＯＳＦＥＴを提供することができる。[Effect of the invention] As explained above, according to the present invention, each of the plurality of units F
By reducing the difference in switching speed of ET cells, it is possible to provide a vertical MOSFET that is resistant to destruction when driving an inductive load.
第１図はこの発明の縦型ＭＯ８ＦＥＴの第１の実施例の
構成を示すものであり、第１図（ａ）はパターン平面図
、第１図（ｂ）はそのＡ−Ａ’線に沿った断面図、第２
図はこの発明の縦型ＭＯＳＦＥＴの第２の実施例の断面
図、第３図はこの発明の縦型ＭＯＳＦＥＴの等価回路図
、第４図はこの発明の縦型ＭＯＳＦＥＴの第３の実施例
の構成を示すものであり、第４図（ａ）はパターン平面
図、第４図（ｂ）はそのＢ−Ｂ’線に沿った断面図、第
５図はどの発明の縦型ＭＯＳＦＥＴの第４の実施例の断
面図、第６図はこの発明の縦型ＭＯＳＦＥＴの第５の実
施例の断面図、第７図は従来の代表的な縦型ＭＯＳＦＥ
Ｔの構成を示すものであり、第７図（ａ）はそのパター
ン平面図、第７図（ｂ）はそのｃ−ｃ’線に沿った断面
図、第８図は縦型ＭＯ８ＦＥＴの半導体チップの周辺の
構成を示すパターン平面図、第９図は縦型ＭＯＳＦＥＴ
の等価回路図、第１０図は第８図の縦型ＭＯＳＦＥＴを
用いたスーイッチング制御回路の等価回路図、第１１図
は第１０図回路の波形図である。
１０・・・高濃度シリコン基板、ｌｌ・・・低濃度エピ
タキシャル領ｔｄ、１２・・・チャネル部ベース領域、
１３・・・ソース領域、１４・・・ゲート酸化膜、１５
・・・ゲート電極、１６・・・開口部、１７・・・層間
絶縁膜、１８・・・ソース電極、１９・・・高抵抗領域
、２５・・・薄膜領域、２６・・・シリサイド電極、２
７・・・金属電極。
第一１ 図
と。
第３図
第２図
第
図FIG. 1 shows the configuration of the first embodiment of the vertical MO8FET of the present invention, FIG. 1(a) is a pattern plan view, and FIG. cross-sectional view, second
The figure is a sectional view of a second embodiment of the vertical MOSFET of the present invention, FIG. 3 is an equivalent circuit diagram of the vertical MOSFET of the present invention, and FIG. 4 is a cross-sectional view of the third embodiment of the vertical MOSFET of the present invention. 4(a) is a plan view of the pattern, FIG. 4(b) is a cross-sectional view taken along the line BB', and FIG. 5 is the fourth vertical MOSFET of which invention. 6 is a sectional view of a fifth embodiment of the vertical MOSFET of the present invention, and FIG. 7 is a sectional view of a typical conventional vertical MOSFET.
7(a) is a plan view of its pattern, FIG. 7(b) is a cross-sectional view taken along the line c-c', and FIG. 8 is a vertical MO8FET semiconductor chip. Figure 9 is a pattern plan view showing the peripheral configuration of vertical MOSFET.
10 is an equivalent circuit diagram of the switching control circuit using the vertical MOSFET of FIG. 8, and FIG. 11 is a waveform diagram of the circuit of FIG. 10...High concentration silicon substrate, 11...Low concentration epitaxial region td, 12...Channel part base region,
13... Source region, 14... Gate oxide film, 15
... Gate electrode, 16... Opening, 17... Interlayer insulating film, 18... Source electrode, 19... High resistance region, 25... Thin film region, 26... Silicide electrode, 2
7...Metal electrode. Figure 11. Figure 3 Figure 2 Figure
Claims (2)
複数の単位ＦＥＴセルからなる縦型ＭＯＳＦＥＴにおい
て、 上記各セル付近のゲート電極用多結晶シリコンの一部に
高抵抗領域を設けるように構成したことを特徴とする縦
型ＭＯＳＦＥＴ。(1) The gate electrode is made of polycrystalline silicon,
A vertical MOSFET comprising a plurality of unit FET cells, characterized in that a high resistance region is provided in a portion of polycrystalline silicon for a gate electrode near each cell.
複数の単位ＦＥＴセルからなる縦型ＭＯＳＦＥＴにおい
て、 上記ゲート電極用多結晶シリコンを低抵抗化する手段を
設けるように構成したことを特徴とする縦型ＭＯＳＦＥ
Ｔ。(2) The gate electrode is made of polycrystalline silicon,
A vertical MOSFET consisting of a plurality of unit FET cells, characterized in that it is configured to provide a means for lowering the resistance of the polycrystalline silicon for the gate electrode.
T.
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|---|---|---|---|
| JP63192552A JP2760515B2 (en) | 1988-08-01 | 1988-08-01 | Vertical MOSFET |
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| JPH0242764A true JPH0242764A (en) | 1990-02-13 |
| JP2760515B2 JP2760515B2 (en) | 1998-06-04 |
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227655A (en) * | 1990-02-15 | 1993-07-13 | Nec Corporation | Field effect transistor capable of easily adjusting switching speed thereof |
| JPH08330583A (en) * | 1995-05-31 | 1996-12-13 | Nec Corp | Semiconductor device and its manufacture |
| JP2002083964A (en) * | 2000-09-06 | 2002-03-22 | Hitachi Ltd | Semiconductor element, semiconductor device using it, and converter |
| JP2005347549A (en) * | 2004-06-03 | 2005-12-15 | Oki Electric Ind Co Ltd | Semiconductor element and manufacturing method thereof |
| WO2011014290A1 (en) * | 2009-07-28 | 2011-02-03 | Cree, Inc. | Semiconductor devices including electrodes with integrated resistances and related methods |
| JP2014038963A (en) * | 2012-08-17 | 2014-02-27 | Rohm Co Ltd | Semiconductor device |
| JP2014216352A (en) * | 2013-04-22 | 2014-11-17 | 新電元工業株式会社 | Semiconductor device and semiconductor device manufacturing method |
| US9048116B2 (en) | 2011-12-07 | 2015-06-02 | Nxp B.V. | Semiconductor device having isolation trenches |
| JP2018157043A (en) * | 2017-03-16 | 2018-10-04 | 富士電機株式会社 | Semiconductor device and semiconductor device manufacturing method |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52127780A (en) * | 1976-04-20 | 1977-10-26 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device |
| JPS5817676A (en) * | 1981-07-24 | 1983-02-01 | Toshiba Corp | High-dielectric resistance planar type semiconductor device |
| JPS6298670A (en) * | 1985-10-24 | 1987-05-08 | Mitsubishi Electric Corp | Field effect type semiconductor device |
| JPS6358871A (en) * | 1986-08-28 | 1988-03-14 | Fujitsu Ltd | Semiconductor device |
| JPH01286367A (en) * | 1988-05-12 | 1989-11-17 | Nec Corp | Vertical field effect transistor |
-
1988
- 1988-08-01 JP JP63192552A patent/JP2760515B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52127780A (en) * | 1976-04-20 | 1977-10-26 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device |
| JPS5817676A (en) * | 1981-07-24 | 1983-02-01 | Toshiba Corp | High-dielectric resistance planar type semiconductor device |
| JPS6298670A (en) * | 1985-10-24 | 1987-05-08 | Mitsubishi Electric Corp | Field effect type semiconductor device |
| JPS6358871A (en) * | 1986-08-28 | 1988-03-14 | Fujitsu Ltd | Semiconductor device |
| JPH01286367A (en) * | 1988-05-12 | 1989-11-17 | Nec Corp | Vertical field effect transistor |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227655A (en) * | 1990-02-15 | 1993-07-13 | Nec Corporation | Field effect transistor capable of easily adjusting switching speed thereof |
| JPH08330583A (en) * | 1995-05-31 | 1996-12-13 | Nec Corp | Semiconductor device and its manufacture |
| JP2002083964A (en) * | 2000-09-06 | 2002-03-22 | Hitachi Ltd | Semiconductor element, semiconductor device using it, and converter |
| JP2005347549A (en) * | 2004-06-03 | 2005-12-15 | Oki Electric Ind Co Ltd | Semiconductor element and manufacturing method thereof |
| WO2011014290A1 (en) * | 2009-07-28 | 2011-02-03 | Cree, Inc. | Semiconductor devices including electrodes with integrated resistances and related methods |
| US8314462B2 (en) | 2009-07-28 | 2012-11-20 | Cree, Inc. | Semiconductor devices including electrodes with integrated resistances |
| JP2013500604A (en) * | 2009-07-28 | 2013-01-07 | クリー インコーポレイテッド | Semiconductor device including electrodes with integrated resistance and related techniques |
| US9048116B2 (en) | 2011-12-07 | 2015-06-02 | Nxp B.V. | Semiconductor device having isolation trenches |
| JP2014038963A (en) * | 2012-08-17 | 2014-02-27 | Rohm Co Ltd | Semiconductor device |
| JP2014216352A (en) * | 2013-04-22 | 2014-11-17 | 新電元工業株式会社 | Semiconductor device and semiconductor device manufacturing method |
| JP2018157043A (en) * | 2017-03-16 | 2018-10-04 | 富士電機株式会社 | Semiconductor device and semiconductor device manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2760515B2 (en) | 1998-06-04 |
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