JPH0242675B2 - - Google Patents
Info
- Publication number
- JPH0242675B2 JPH0242675B2 JP56164967A JP16496781A JPH0242675B2 JP H0242675 B2 JPH0242675 B2 JP H0242675B2 JP 56164967 A JP56164967 A JP 56164967A JP 16496781 A JP16496781 A JP 16496781A JP H0242675 B2 JPH0242675 B2 JP H0242675B2
- Authority
- JP
- Japan
- Prior art keywords
- interpolation
- line
- data
- ruled line
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 description 19
- 230000008878 coupling Effects 0.000 description 11
- 238000010168 coupling process Methods 0.000 description 11
- 238000005859 coupling reaction Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J29/00—Details of, or accessories for, typewriters or selective printing mechanisms not otherwise provided for
- B41J29/26—Devices, non-fluid media or methods for cancelling, correcting errors, underscoring or ruling
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は罫線パターンにより罫線出力を行う罫
線出力装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a ruled line output device that outputs ruled lines using a ruled line pattern.
［発明の概要］
本発明は罫線パターンにより罫線出力を行う罫
線出力装置において、罫線パターンの行間補間を
行いながら罫線を出力するようにしたものであ
る。[Summary of the Invention] The present invention is a ruled line output device that outputs ruled lines using a ruled line pattern, and outputs the ruled lines while interpolating the lines of the ruled line pattern.
［従来の技術］
従来、罫線の印字は、CPUの制御によりキヤ
ラクタジエネレータ（CG）から例えば24×24ビ
ツトの罫線パターンデータを印字レジスタに転送
して記憶させ、印字装置でこの印字レジスタから
データを読み出して印字することが一般に行われ
ている。[Prior Art] Conventionally, to print ruled lines, for example, 24 x 24 bit ruled line pattern data is transferred from a character generator (CG) to a print register and stored in the print register under the control of the CPU, and the print device prints the data from this print register. It is common practice to read and print data.
［発明が解決しようとする問題点］
しかしながら、罫線を印字する場合、罫線パタ
ーンを用いて罫線印字を行うと、文字間及び行間
に置ける罫線がとぎれるという問題がある。ま
た、文字間及び行間に置ける罫線がとぎれないよ
うにスペース部分も含めた罫線パータンをCGに
記憶するようにすると、CGの容量が非常に大き
くなるという問題がある。[Problems to be Solved by the Invention] However, when printing ruled lines using a ruled line pattern, there is a problem in that the ruled lines placed between characters and between lines are interrupted. Furthermore, if the ruled line pattern including the space portions is stored in the CG so that the ruled lines placed between characters and lines are not interrupted, there is a problem that the capacity of the CG becomes extremely large.
本発明は上記の点に鑑みてなされたもので、読
み出した罫線コードが次の行との行間に補間を必
要とするか否かの判断を行い、この判断結果によ
り罫線の補間処理を行わせるようにして、メモリ
容量を増加することなく簡単な制御で確実に罫線
印字を行うことができる罫線出力装置を提供する
ことを目的とする。 The present invention has been made in view of the above points, and it is determined whether or not the read ruled line code requires interpolation between the next line and the ruled line interpolation process is performed based on the result of this determination. In this manner, an object of the present invention is to provide a ruled line output device that can reliably perform ruled line printing with simple control without increasing memory capacity.
［問題点を解決するための手段］
この発明は、罫線コードを読み出すごとにこの
読み出した罫線コードが次の行との行間に補間を
必要とする罫線コードか否かを判別する判別手段
と、この判別手段による判別結果を記憶する記憶
手段と、１行分の罫線パターン出力後、前記記憶
手段の記憶内容に応じ次の行間に補間パターンを
出力する出力手段とからなるものである。[Means for Solving the Problems] The present invention provides a determining means for determining whether or not the read ruled line code is a ruled line code that requires interpolation between lines with the next line, each time a ruled line code is read. It consists of a storage means for storing the determination result by the determination means, and an output means for outputting an interpolation pattern between the next rows according to the stored contents of the storage means after outputting the ruled line pattern for one line.
［作用］
本発明の作用について説明すると、判別手段に
より罫線コードを読み出すごとにこの読み出した
罫線コードが次の行との行間に補間を必要とする
罫線コードか否かを判別を行い、記憶手段により
この判別結果を記憶する。このようにして罫線コ
ードを読み出し、この読み出された罫線コードに
対応する１行分の罫線パターン出力後、出力手段
により前記記憶手段の記憶内容に応じ次の行との
行補に補間パターンを出力する。[Operation] To explain the operation of the present invention, each time a ruled line code is read by the determining means, it is determined whether or not the read ruled line code is a ruled line code that requires interpolation between the next line and the storage means. This determination result is stored. After reading out the ruled line code in this way and outputting the ruled line pattern for one line corresponding to the read out ruled line code, the output means outputs an interpolation pattern to complement the next line according to the contents stored in the storage means. Output.
［実施例］
以下図面を参照して本発明の一実施例を説明す
る。[Example] An example of the present invention will be described below with reference to the drawings.
(1) 構成
第１図において１１は入力ラインで、CPU
内のCGから読み出される印字用パターンデー
タが入力される。上記CGには各種文字パター
ンが記憶されていると共に各種罫線パターンデ
ータが記憶されている。また、CGには補間デ
ータ記憶エリアが各罫線用パターンデータに対
応して２ビツトづつ設けられており、下補間、
右補間の有無に応じて“１”あるいは“０”が
書込まれている。第２図ａは下補間を必要とす
る罫線用パターンデータ例、第２図ｂは右補間
を必要とする罫線用パターンデータ例である。
しかして、上記CPUから送られてくる印字用
パターンデータは、入力ライン１１を介して横
補間ビツト検出回路１２、縦補間ビツト検出回
路１３、横補間データ作成回路１４へ入力され
ると共に、結合回路１５を介して印字レジスタ
１６へ入力される。そして、上記横補間ビツト
検出回路１２の出力は、横補間データ作成回路
１４へ入力される。この横補間データ作成回路
１４は、１キヤラクタの右端ビツトを記憶する
ためのレジスタ１４Ｒを備えており、横補間ビ
ツト検出回路１２から検出信号が与えられた際
に、CPUからの罫線パータンデータ（１キヤ
ラクタ）中の右端ビツトを取込み、レジスタ１
４Ｒに一時記憶する。例えば１キヤラクタが24
ドツト×24ドツトの構成であれば、右端の24ド
ツトを上記レジスタ１４Ｒに記憶する。上記補
間データ作成回路１４は、２つの出力ライン
ａ，ｂを備えており、出力ラインａからは補間
データを出力して結合回路１５へ入力し、出力
ラインｂからは切換信号を出力し、結合回路１
５に与える。また、上記横補間ビツト検出回路
１２の出力は、アドレス／タイミング制御回路
１７々送られる。このアドレス／タイミング制
御回路１７は、印字レジスタ１６に対するアド
レス指定及びデータの書込み、読み出しのタイ
ミング制御を行うと共に、１キヤラクタの書込
みを行うごとにCPUへ書込み終了信号を出力
し、１行分の読出しを終了すると読み出し終了
信号をCPU及び改行制御回路１９へ出力する。
一方、上記縦補間ビツト検出回路１３の出力
は、縦補間データ作成回路１８、改行制御回路
１９へ送られる。また、上記縦補間データ作成
回路１８、改行制御回路１９には、CPUから
改行ピツチデータが入力される。この改行制御
回路１９は、CPUから改行ピツチデータが送
られてくると、改行量を算出して縦補間データ
作成回路１８に与える。また、上記改行制御回
路１９はアドレス／タイミング制御回路１７か
ら読み出し終了信号が与えられた時に、ドツト
プリンタ（図示せず）へ改行指令を出力する。
ドツトプリンタは上記改行指令が与えられる
と、１行分のデータに対する印字処理を終了し
た後、改行動作を行う。上記縦補間データ作成
回路１８は、１行分の印字データの下端ビツト
を記憶するレジスタ１８Ｒを備えており、縦補
間ビツト検出回路１３から検出信号が与えられ
ると、上記レジスタ１８Ｒの対応ビツトに
“１”を記憶し、CPUからの改行ピツチデータ
と改行制御回路１９からの改行量に応じて補間
量を決定する。そして、縦補間データ作成回路
１８で作成された縦補間データは出力ラインｃ
より出力され、結合回路１５を介して印字レジ
スタ１６へ送られる。また、縦補間データ作成
回路１８ｂの出力ラインｄからは、“１”信号
が出力され、結合回路１５に切換信号として入
力されると共に、アドレス／タイミング制御回
路１７に縦補間のタイミング信号として入力さ
れる。(1) Configuration In Figure 1, 11 is the input line and the CPU
The printing pattern data read from the CG inside is input. The CG stores various character patterns and also various ruled line pattern data. In addition, the CG has an interpolation data storage area of 2 bits each corresponding to each ruled line pattern data.
“1” or “0” is written depending on the presence or absence of right interpolation. FIG. 2a shows an example of ruled line pattern data that requires bottom interpolation, and FIG. 2b shows an example of ruled line pattern data that requires right interpolation.
The printing pattern data sent from the CPU is input to the horizontal interpolation bit detection circuit 12, vertical interpolation bit detection circuit 13, and horizontal interpolation data creation circuit 14 via the input line 11, and also to the coupling circuit. 15 to the print register 16. The output of the horizontal interpolation bit detection circuit 12 is input to the horizontal interpolation data creation circuit 14. This horizontal interpolation data creation circuit 14 is equipped with a register 14R for storing the rightmost bit of one character, and when a detection signal is given from the horizontal interpolation bit detection circuit 12, it receives the ruled line pattern data (1 Take in the rightmost bit in the character) and set it to register 1.
Temporarily stored in 4R. For example, 1 character is 24
If the configuration is dots x 24 dots, the rightmost 24 dots are stored in the register 14R. The interpolation data creation circuit 14 is equipped with two output lines a and b, and the output line a outputs interpolated data and inputs it to the combination circuit 15, and the output line b outputs a switching signal and connects the data. circuit 1
Give to 5. Further, the output of the horizontal interpolation bit detection circuit 12 is sent to address/timing control circuits 17. This address/timing control circuit 17 specifies the address for the print register 16 and controls the timing of writing and reading data, and outputs a write end signal to the CPU every time one character is written, and reads out one line. When the reading is completed, a read end signal is output to the CPU and the line feed control circuit 19.
On the other hand, the output of the vertical interpolation bit detection circuit 13 is sent to a vertical interpolation data creation circuit 18 and a line feed control circuit 19. Furthermore, line feed pitch data is input from the CPU to the vertical interpolation data creation circuit 18 and line feed control circuit 19. When the line feed pitch data is sent from the CPU, the line feed control circuit 19 calculates the line feed amount and provides it to the vertical interpolation data creation circuit 18. Further, the line feed control circuit 19 outputs a line feed command to a dot printer (not shown) when a read end signal is applied from the address/timing control circuit 17.
When the dot printer receives the above-mentioned line feed command, it performs a line feed operation after completing printing processing for one line of data. The vertical interpolation data creation circuit 18 includes a register 18R that stores the lower end bit of one line of print data, and when a detection signal is applied from the vertical interpolation bit detection circuit 13, the corresponding bit of the register 18R is set to "1'' is stored, and the interpolation amount is determined according to the line feed pitch data from the CPU and the line feed amount from the line feed control circuit 19. The vertical interpolation data created by the vertical interpolation data creation circuit 18 is output on the output line c.
The signal is output from the printer and sent to the print register 16 via the coupling circuit 15. Further, a “1” signal is output from the output line d of the vertical interpolation data generation circuit 18b, and is input to the coupling circuit 15 as a switching signal, and is also input to the address/timing control circuit 17 as a timing signal for vertical interpolation. Ru.
(2) 動作 次に上記実施例の動作について説明する。(2) Operation Next, the operation of the above embodiment will be explained.
CPUから送られてくるパターンデータは、
入力ライン１１を介して結合回路１５へ入力さ
れる。この結合回路１５は、横補間データ作成
回路１４あるいは縦補間データ作成回路１８か
ら切換信号が与えられていない状態では入力ラ
イン１１を選択し、CPUからのパターンデー
タを印字レジスタ１６へ出力する。この結合回
路１５で選択されたデータは、アドレス／タイ
ミング制御回路１７のアドレス制御に従つて印
字レジスタ１６に書込まれる。そして、１行分
のデータが印字レジスタ１６に書込まれると、
そのデータが印字レジスタから読み出され、プ
リンタへ送られて印字される。そして、今例え
ば第３図に示すように＃2LINE、３＃LINEの
文書データに対しいてそれぞれ枠取りを行うも
のとすれば、CPUからは＃1LINEと＃2LINE
との間において罫線データが送られてくる。最
初に枠を構成する左上隅の罫線データD1が
CPUから送られてきて印字レジスタ１６に書
込まれるが、この罫線データD1は横補間及び
縦補間を必要とするものであり、右端ビツト部
分に横及び縦の補間ビツトが付加されている。
従つて罫線データD1がCPUから送られてくる
と、横補間ビツト検出回路１２及び縦補間ビツ
ト検出回路１３がそれぞれ補間ビツトを検出
し、その検出信号を横補間データ作成回路１４
及び縦補間データ作成回路１８へ出力する。上
記横補間データ作成回路１４は、横補間ビツト
検出回路１２から検出信号が入力されると、そ
の時CPUから入力ライン１１に送られてきて
いる罫線データの右端ビツトをレジスタ１４Ｒ
に取込むと共に出力ラインｂから切換信号を結
合回路１５へ出力する。この結合回路１５は上
記切換信号が与えられると横補間データ作成回
路１４の出力ラインａを選択するように切換わ
る。上記横補間データ作成回路１４は、レジス
タ１４Ｒに書込んだ右端ビツトを結合回路１５
を介して印字レジスタ１６に書込み、次のキヤ
ラクタデータまでの間を補間する。アドレス／
タイミング制御回路１７は、印字レジスタ１６
に対する文字間の補間データの書込み制御を終
了すると、終了信号をCPUへ出力する。また、
横補間データ作成回路１４は、補間データを印
字レジスタ１６に書込むと、その後出力ライン
ｂに出力している切換信号を“０”に戻す。こ
れにより結合回路１５は再び入力ライン１１を
選択するように切換わる。一方、縦補間データ
作成回路１８は、縦補間ビツト検出信号が入力
されると、レジスタ１８Ｒに対し、対応するビ
ツト位置に“１”を書込む。しかして、CPU
はアドレス／タイミング制御回路１７からデー
タの書込み終了信号が送られてくると、CGか
ら次のパターンデータを読み出して出力する。
以下、同様にして１キヤラクタ毎に横補間処理
が行われ、印字レジスタ１６にパターンデータ
及び横補間データの書込みが行われる。そし
て、１行分のデータ、つまり、この場合には罫
線データが印字レジスタ１６に書込まれると、
その記憶データはアドレス／タイミング制御回
路１７の制御によつて読み出され、プリンタへ
送られて罫線印字が行われる。一方、縦補間デ
ータ作成回路１８は、縦補間ビツト検出回路１
３の検出信号に従つてレジスタ１８Ｒに１行分
の補間データを書込む。しかして、上記アドレ
ス／タイミング制御回路１７は、印字レジスタ
１６の記憶内容をプリンタへ読み出すと、
CPU及び改行制御回路１９へ読み出し終了信
号を出力する。これにより改行制御回路１９が
プリンタへ改行指令を出力し、また、CPUは
次の文章データ印字行までの改行ピツチデータ
を縦補間データ作成回路１８及び改行制御回路
１９に出力する。改行制御回路１９はCPUか
ら改行ピツチデータが送られてくると、改行量
を算出して縦補間データ作成回路１８へ出力す
る。この縦補間データ作成回路１８はCPUか
らの改行ピツチデータ及び改行制御回路１９か
らの改行量に従つて補間量を決定し、出力ライ
ンｃより１行分の補間データを出力すると共に
出力ラインｄより切換信号を出力し、結合回路
１５へ与える。上記補間量は改行ピツチの1/2
を基に行われる。結合回路１５は上記切換信号
により縦補間データ作製回路１８からの補間デ
ータを選択し、印字レジスタ１６に書込む。そ
して、この印字レジスタ１６に書込まれた１行
分の縦補間データは、アドレス／タイミング制
御回路１７の制御により読み出され、プリンタ
へ送られる。この結果、プリンタにおいて、第
３図に示すように枠上部の横罫線と文章データ
の＃2LINEとの間の縦罫線補間印字が行われ
る。しかして、アドレス／タイミング制御回路
１７は、上記印字レジスタ１６の読み出し終了
すると、縦補間データ読み出し終了信号を
CPUへ出力する。これによりCPUは＃2LINE
に対するパターンデータを送出する。また、改
行制御部１９はアドレス／タイミング制御回路
１７からの読出し終了信号によつてプリンタへ
改行指令を出力する。以下同様の処理により第
３図に示すように横方向の文字間補間及び縦方
向の行間補間が行われる。 The pattern data sent from the CPU is
It is input to the coupling circuit 15 via the input line 11. This coupling circuit 15 selects the input line 11 when no switching signal is applied from the horizontal interpolation data generation circuit 14 or the vertical interpolation data generation circuit 18, and outputs the pattern data from the CPU to the print register 16. The data selected by the coupling circuit 15 is written into the print register 16 under the address control of the address/timing control circuit 17. Then, when one line of data is written to the print register 16,
The data is read from the print register, sent to the printer, and printed. For example, if we frame the document data of #2LINE and 3#LINE as shown in Figure 3, then the CPU will frame #1LINE and #2LINE.
Ruled line data is sent between. First, the border data D 1 in the upper left corner that makes up the frame is
This ruled line data D1 , which is sent from the CPU and written into the print register 16, requires horizontal and vertical interpolation, and horizontal and vertical interpolation bits are added to the rightmost bit portion.
Therefore, when the ruled line data D 1 is sent from the CPU, the horizontal interpolation bit detection circuit 12 and the vertical interpolation bit detection circuit 13 each detect the interpolation bit, and send the detection signal to the horizontal interpolation data creation circuit 14.
and output to the vertical interpolation data creation circuit 18. When the horizontal interpolation data creation circuit 14 receives the detection signal from the horizontal interpolation bit detection circuit 12, it stores the rightmost bit of the ruled line data sent from the CPU to the input line 11 in the register 14R.
At the same time, the switching signal is output to the coupling circuit 15 from the output line b. This coupling circuit 15 is switched to select the output line a of the horizontal interpolation data generation circuit 14 when the switching signal is applied. The horizontal interpolation data creation circuit 14 connects the rightmost bit written in the register 14R to the combination circuit 15.
The character data is written to the print register 16 via the character data, and the period up to the next character data is interpolated. address/
The timing control circuit 17 controls the print register 16
When the writing control of the interpolated data between characters is completed, an end signal is output to the CPU. Also,
After writing the interpolation data into the print register 16, the horizontal interpolation data creation circuit 14 returns the switching signal output to the output line b to "0". This switches the coupling circuit 15 to select the input line 11 again. On the other hand, when the vertical interpolation data generation circuit 18 receives the vertical interpolation bit detection signal, it writes "1" into the corresponding bit position in the register 18R. However, the CPU
When the data write end signal is sent from the address/timing control circuit 17, the next pattern data is read out from the CG and output.
Thereafter, horizontal interpolation processing is similarly performed for each character, and pattern data and horizontal interpolation data are written into the print register 16. Then, when data for one line, that is, ruled line data in this case, is written to the print register 16,
The stored data is read out under the control of the address/timing control circuit 17 and sent to the printer where ruled line printing is performed. On the other hand, the vertical interpolation data creation circuit 18 is connected to the vertical interpolation bit detection circuit 1.
One row of interpolated data is written into the register 18R in accordance with the detection signal No. 3. Therefore, when the address/timing control circuit 17 reads out the stored contents of the print register 16 to the printer,
A read end signal is output to the CPU and line feed control circuit 19. As a result, the line feed control circuit 19 outputs a line feed command to the printer, and the CPU outputs line feed pitch data up to the next printing line of text data to the vertical interpolation data creation circuit 18 and line feed control circuit 19. When the line feed pitch data is sent from the CPU, the line feed control circuit 19 calculates the line feed amount and outputs it to the vertical interpolation data creation circuit 18. This vertical interpolation data creation circuit 18 determines the interpolation amount according to the line feed pitch data from the CPU and the line feed amount from the line feed control circuit 19, outputs one line of interpolated data from the output line c, and switches from the output line d. A signal is output and applied to the coupling circuit 15. The above interpolation amount is 1/2 of the line feed pitch
It is done based on. The coupling circuit 15 selects the interpolation data from the vertical interpolation data creation circuit 18 based on the switching signal, and writes it into the print register 16. The vertical interpolation data for one line written in the print register 16 is read out under the control of the address/timing control circuit 17 and sent to the printer. As a result, the printer performs vertical ruled line interpolation printing between the horizontal ruled line at the top of the frame and #2LINE of the text data, as shown in FIG. When the address/timing control circuit 17 finishes reading the print register 16, the address/timing control circuit 17 outputs a vertical interpolation data read end signal.
Output to CPU. This causes the CPU to #2LINE
Send pattern data for. Further, the line feed control section 19 outputs a line feed command to the printer in response to the read end signal from the address/timing control circuit 17. Thereafter, similar processing is performed to perform interpolation between characters in the horizontal direction and interpolation between lines in the vertical direction, as shown in FIG.
なお、上記実施例では右方向の補間と下方向の
補間のみによつて全補間を行うようにしたが、左
方向及び右方向の補間を行つてもよい。 In the above embodiment, all interpolation is performed only by interpolation in the right direction and interpolation in the downward direction, but interpolation in the left direction and right direction may also be performed.
［発明の効果］
以上述べたように本発明によれば読み出した罫
線コードが次の行との行間に補間を必要とするか
否かの判断を行いこの判断結果により罫線の補間
処理を行うようにしたので、特にメモリ容量を増
加することなく、改行ピツチがどのような値であ
つても簡単な制御で確実に罫線印字を行うことが
できる。[Effects of the Invention] As described above, according to the present invention, it is determined whether the read ruled line code requires interpolation between the next line and the ruled line interpolation process is performed based on the result of this determination. Therefore, it is possible to reliably perform ruled line printing with simple control, regardless of the value of the line feed pitch, without particularly increasing the memory capacity.
図面は本発明の一実施例を示すもので、第１図
は回路構成図、第２図ａ，ｂは補間を必要とする
罫線のパターンを示す図、第３図は補間動作を説
明するための罫線印字例を示す図である。
１１……入力ライン、１２……横補間ビツト検
出回路、１３……縦補間ビツト検出回路、１４…
…横補間データ作成回路、１８……縦補間データ
作成回路、１９……改行制御回路。
The drawings show one embodiment of the present invention; FIG. 1 is a circuit diagram, FIGS. 2a and b are diagrams showing ruled line patterns that require interpolation, and FIG. 3 is for explaining the interpolation operation. FIG. 3 is a diagram showing an example of ruled line printing. 11...Input line, 12...Horizontal interpolation bit detection circuit, 13...Vertical interpolation bit detection circuit, 14...
...Horizontal interpolation data creation circuit, 18...Vertical interpolation data creation circuit, 19...Line feed control circuit.
Claims (1)
た罫線コードに対応する罫線パターンを出力する
罫線パターン出力手段と、 指定された改行ピツチに基づきこの改行ピツチ
に応じた補間量を算出する補間量算出手段と、 この補間量算出手段により算出された補間量に
応じた縦補間パターンを適時作成する縦補間パタ
ーン作成手段と、 前記罫線パターン出力手段により１行分の罫線
パターンの出力を行なつた後に、次の行との行間
の前記１行分の罫線パターンに含まれる補間を必
要とする罫線パターンに対応する位置に、前記縦
補間パターン作成手段により作成された縦補間パ
ターンを出力する補間パターン出力手段と、 を備えることを特徴とする罫線出力装置。[Scope of Claims] 1. A ruled line pattern output means that sequentially reads ruled line codes and outputs a ruled line pattern corresponding to the read ruled line code; An interpolation amount calculation means to calculate, a vertical interpolation pattern creation means to timely create a vertical interpolation pattern according to the interpolation amount calculated by the interpolation amount calculation means, and output of a ruled line pattern for one line by the ruled line pattern output means. After performing this, a vertical interpolation pattern created by the vertical interpolation pattern creation means is placed at a position corresponding to a ruled line pattern that requires interpolation and is included in the ruled line pattern for one line between the next row. A ruled line output device comprising: interpolation pattern output means for outputting an interpolated pattern;
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56164967A JPS5865688A (en) | 1981-10-16 | 1981-10-16 | Ruled line printing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56164967A JPS5865688A (en) | 1981-10-16 | 1981-10-16 | Ruled line printing system |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5252052A Division JP2688731B2 (en) | 1993-10-08 | 1993-10-08 | Print output controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5865688A JPS5865688A (en) | 1983-04-19 |
| JPH0242675B2 true JPH0242675B2 (en) | 1990-09-25 |
Family
ID=15803270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56164967A Granted JPS5865688A (en) | 1981-10-16 | 1981-10-16 | Ruled line printing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5865688A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60107379A (en) * | 1983-11-17 | 1985-06-12 | Fujitsu Ltd | Rule printing system |
| JPS61241160A (en) * | 1985-04-19 | 1986-10-27 | Casio Comput Co Ltd | Printing controller |
| JPS62122776A (en) * | 1985-11-22 | 1987-06-04 | Casio Comput Co Ltd | Rule printing controller |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5462014A (en) * | 1977-10-27 | 1979-05-18 | Nippon Electric Co | Frame line automatic printing system for serial dot printer |
| JPS55147784A (en) * | 1979-05-07 | 1980-11-17 | Fujitsu Ltd | Ruled line print system |
| JPS5714979A (en) * | 1980-06-30 | 1982-01-26 | Toshiba Corp | Processing system of underline and ruled line |
-
1981
- 1981-10-16 JP JP56164967A patent/JPS5865688A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5462014A (en) * | 1977-10-27 | 1979-05-18 | Nippon Electric Co | Frame line automatic printing system for serial dot printer |
| JPS55147784A (en) * | 1979-05-07 | 1980-11-17 | Fujitsu Ltd | Ruled line print system |
| JPS5714979A (en) * | 1980-06-30 | 1982-01-26 | Toshiba Corp | Processing system of underline and ruled line |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5865688A (en) | 1983-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63205257A (en) | Printing control system | |
| JPH0263763A (en) | Printing apparatus | |
| JPH0242675B2 (en) | ||
| JPS6144317B2 (en) | ||
| JP2688731B2 (en) | Print output controller | |
| JP2502530B2 (en) | Printer | |
| JP2654015B2 (en) | Document processing device | |
| JPS6246011B2 (en) | ||
| JPS5941051A (en) | Character pattern generator | |
| JPH0583384B2 (en) | ||
| JP2597709B2 (en) | Character processing apparatus and method | |
| JPH064344B2 (en) | Printer | |
| JP2715475B2 (en) | Graphic output device | |
| JP3059618B2 (en) | Image control device | |
| JP2839768B2 (en) | Image rotation circuit | |
| JPS62146642A (en) | Enlarging processor of printing data | |
| JPS6259048A (en) | Dot pattern generation system of dot printer | |
| JPH08183208A (en) | Method and apparatus for recording bit map | |
| JPH0583382B2 (en) | ||
| JPS61252174A (en) | Printer | |
| JPS59126591A (en) | Character output control system | |
| JPH0596811A (en) | Printing method | |
| KR850007711A (en) | Output control method of interpolation dot pattern | |
| JPS6014286A (en) | Graphic processor | |
| JPS63239568A (en) | Painting-out system for graphic |