JPH0240592Y2 - - Google Patents
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- Publication number
- JPH0240592Y2 JPH0240592Y2 JP1982148621U JP14862182U JPH0240592Y2 JP H0240592 Y2 JPH0240592 Y2 JP H0240592Y2 JP 1982148621 U JP1982148621 U JP 1982148621U JP 14862182 U JP14862182 U JP 14862182U JP H0240592 Y2 JPH0240592 Y2 JP H0240592Y2
- Authority
- JP
- Japan
- Prior art keywords
- light emitting
- shift register
- emitting diodes
- display device
- emitting elements
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 17
- 230000004397 blinking Effects 0.000 description 3
- 238000004904 shortening Methods 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Illuminated Signs And Luminous Advertising (AREA)
Description
【考案の詳細な説明】
(1) 考案の対象
本考案は、カセツトテープデツキ等に使用され
る表示装置に関し、特に例えば、視覚的に実際の
カセツトテープ走行等の実感を得られるカセツト
テープ走行表示等を行なう表示装置に関する。
る表示装置に関し、特に例えば、視覚的に実際の
カセツトテープ走行等の実感を得られるカセツト
テープ走行表示等を行なう表示装置に関する。
(2) 考案の目的
本考案は、カセツトテープデツキ等においてコ
ストアツプを避け、視覚的に実際のカセツトテー
プ走行等の実感を得られるカセツトテープ走行表
示等を行なう表示装置を提供することを目的とす
る。
ストアツプを避け、視覚的に実際のカセツトテー
プ走行等の実感を得られるカセツトテープ走行表
示等を行なう表示装置を提供することを目的とす
る。
(3) 従来例の内容とその欠点
第１図は従来の表示装置の回路図、第２図イ及
び第２図ロは従来の表示装置の発光素子の配置を
示す図、第３図は表示装置に用いられるシフトレ
ジスタの出力のタイミングダイヤグラムである。
び第２図ロは従来の表示装置の発光素子の配置を
示す図、第３図は表示装置に用いられるシフトレ
ジスタの出力のタイミングダイヤグラムである。
以下第１図に示した表示装置の構成について説
明する。シフトレジスタ１の出力端子Q1，Q2，
Q3，Q4にそれぞれ発光ダイオードD1，D2，D3，
D4のカソードを接続し、前記発光ダイオードD1，
D2，D3，D4のアノードを共通接続し、前記共通
接続した接続部を抵抗R1を介して電源端子２に
接続したものである。
明する。シフトレジスタ１の出力端子Q1，Q2，
Q3，Q4にそれぞれ発光ダイオードD1，D2，D3，
D4のカソードを接続し、前記発光ダイオードD1，
D2，D3，D4のアノードを共通接続し、前記共通
接続した接続部を抵抗R1を介して電源端子２に
接続したものである。
以下第１図に示した従来の表示装置の動作につ
いて説明する。前記シフトレジスタ１の出力端子
Q1，Q2，Q3，Q4の順序でデジタル信号を出力
し、前記発光ダイオードD1，D2，D3，D4を順次
駆動する。
いて説明する。前記シフトレジスタ１の出力端子
Q1，Q2，Q3，Q4の順序でデジタル信号を出力
し、前記発光ダイオードD1，D2，D3，D4を順次
駆動する。
ここで、前記発光ダイオードD1，D2，D3，D4
を第２図イのように直線配置にすると、前記発光
ダイオードD1，D2，D3，D4の点灯が順次移りか
わり、一定の方向へながれる印象を与えることが
できる。しかし、第２図ロのように円周状に略等
間隔で配置すると、前記発光ダイオードD1，D2，
D3，D4の点灯が順次移りかわつても、円周上を
一定方向へ回動している印象を与えず、菱形を描
いているような印象を与えてしまう。一定方向へ
円周上に回動している印象を与えるためには、円
周上でつながる程度に発光ダイオードの数とシフ
トレジスタのビツト数とを増すことと、発光ダイ
オードを１個ずつカセツトテープ走行等を実感さ
せる速度で点滅させた場合、発光ダイオードを円
周上でつながる程度に配置すると、円周上を半周
程度点滅しないと回動しているとは認識しにくい
ので、回動していることを認識しやすくするため
に、発光ダイオードの点滅速度をあげる（シフト
レジスタの周期を短くする）こととが必要であ
る。
を第２図イのように直線配置にすると、前記発光
ダイオードD1，D2，D3，D4の点灯が順次移りか
わり、一定の方向へながれる印象を与えることが
できる。しかし、第２図ロのように円周状に略等
間隔で配置すると、前記発光ダイオードD1，D2，
D3，D4の点灯が順次移りかわつても、円周上を
一定方向へ回動している印象を与えず、菱形を描
いているような印象を与えてしまう。一定方向へ
円周上に回動している印象を与えるためには、円
周上でつながる程度に発光ダイオードの数とシフ
トレジスタのビツト数とを増すことと、発光ダイ
オードを１個ずつカセツトテープ走行等を実感さ
せる速度で点滅させた場合、発光ダイオードを円
周上でつながる程度に配置すると、円周上を半周
程度点滅しないと回動しているとは認識しにくい
ので、回動していることを認識しやすくするため
に、発光ダイオードの点滅速度をあげる（シフト
レジスタの周期を短くする）こととが必要であ
る。
しかし、発光ダイオードの数と、シフトレジス
タのビツト数とを増すことはコストアツプにな
り、シフトレジスタの周期を短くすることは、ゆ
るやかに回転している実際のカセツトテープ走行
等と発光ダイオードのカセツトテープ走行表示等
とがかけ離れ、カセツトテープ走行等の実感を得
にくくなるという欠点を有する。
タのビツト数とを増すことはコストアツプにな
り、シフトレジスタの周期を短くすることは、ゆ
るやかに回転している実際のカセツトテープ走行
等と発光ダイオードのカセツトテープ走行表示等
とがかけ離れ、カセツトテープ走行等の実感を得
にくくなるという欠点を有する。
(4) 問題点を解決するための手段
本考案は上述の問題点を解消するために時系列
的にＮビツトのデジタル信号を出力するシフトレ
ジスタと、ループ状に略等間隔で配置され、ルー
プ上にＮ個（但し、Ｎは４以上の整数）毎に配置
されたＭ個（但し、Ｍは２以上の整数）からなる
群がそれぞれ前記シフトレジスタの同一出力端子
に直列接続され、前記シフトレジスタの出力によ
り同時に点灯し、前記Ｍ個からなる群ごとに順次
点滅するＮ×Ｍ個の発光素子とからなる構成にし
たものである。
的にＮビツトのデジタル信号を出力するシフトレ
ジスタと、ループ状に略等間隔で配置され、ルー
プ上にＮ個（但し、Ｎは４以上の整数）毎に配置
されたＭ個（但し、Ｍは２以上の整数）からなる
群がそれぞれ前記シフトレジスタの同一出力端子
に直列接続され、前記シフトレジスタの出力によ
り同時に点灯し、前記Ｍ個からなる群ごとに順次
点滅するＮ×Ｍ個の発光素子とからなる構成にし
たものである。
(5) 考案の実施例
第４図は本考案の第１実施例の回路図を示す回
路図、第５図はその発光素子の配置を示す図、第
６図は本考案の第２実施例の回路を示す回路図、
第７図はその発光素子の配置を示す図である。
路図、第５図はその発光素子の配置を示す図、第
６図は本考案の第２実施例の回路を示す回路図、
第７図はその発光素子の配置を示す図である。
以下第４図および第６図に示した本考案の各実
施例である表示装置の構成について説明する。第
４図および第６図に示した本考案の各実施例で
は、発光素子として発光ダイオードを用いた。
施例である表示装置の構成について説明する。第
４図および第６図に示した本考案の各実施例で
は、発光素子として発光ダイオードを用いた。
第４図に於て、シフトレジスタ１の出力端子
Q1，Q2，Q3，Q4にそれぞれ発光ダイオードD1，
D2，D3，DD4のカソードを接続し、前記発光ダ
イオードD1，D2，D3，D4のアノードに、それぞ
れ発光ダイオードD5，D6，D7，D8のカソードを
接続し、前記発光ダイオードD5，D6，D7，D8の
アノードを共通接続し、前記共通接続した接続部
を抵抗R2を介して電源端子２に接続したもので
ある。
Q1，Q2，Q3，Q4にそれぞれ発光ダイオードD1，
D2，D3，DD4のカソードを接続し、前記発光ダ
イオードD1，D2，D3，D4のアノードに、それぞ
れ発光ダイオードD5，D6，D7，D8のカソードを
接続し、前記発光ダイオードD5，D6，D7，D8の
アノードを共通接続し、前記共通接続した接続部
を抵抗R2を介して電源端子２に接続したもので
ある。
第６図に於いて、シフトレジスタ１の出力端子
Q1，Q2，Q3，Q4にそれぞれ前記発光ダイオード
D1，D2，D3，D4のカソードを接続し、前記発光
ダイオードD1，D2，D3，D4のアノードに、それ
ぞれ前記発光ダイオードD5，D6，D7，D8のカソ
ードを接続し、前記発光ダイオードD5，D6，D7，
D8のアノードにそれぞれ発光ダイオードD9，
D10，D11，D12のカソードを接続し、前記発光ダ
イオードD9，D10，D11，D12のアノードを共通接
続し、前記共通接続した接続部を抵抗R3を介し
て電源端子２に接続したものである。
Q1，Q2，Q3，Q4にそれぞれ前記発光ダイオード
D1，D2，D3，D4のカソードを接続し、前記発光
ダイオードD1，D2，D3，D4のアノードに、それ
ぞれ前記発光ダイオードD5，D6，D7，D8のカソ
ードを接続し、前記発光ダイオードD5，D6，D7，
D8のアノードにそれぞれ発光ダイオードD9，
D10，D11，D12のカソードを接続し、前記発光ダ
イオードD9，D10，D11，D12のアノードを共通接
続し、前記共通接続した接続部を抵抗R3を介し
て電源端子２に接続したものである。
以下に第４図および第６図に示した本考案の各
実施例の動作について説明する。
実施例の動作について説明する。
第４図に於て、シフトレジスタ１は、４ビツト
のシフトレジスタであり、第３図に示すように時
系列的に前記シフトレジスタ１の出力端子Q1，
Q2，Q3，Q4の順でデジタル信号を出力し、前記
発光ダイオードD1，D2，……，D7，D8を順次駆
動する。ここで前記発光ダイオードD1，D2，…
…，D7，D8を第５図のように円周状に略等間隔
で配置すると、前記発光ダイオード８個のうち２
個からなる群が円周上で４個毎に配置され、前記
シフトレジスタ１の同一出力端子にそれぞれ直列
接続され、前記シフトレジスタ１の出力により同
時に点灯し、前記発光ダイオード（D1，D5），
（D2，D6），（D3，D7），（D4，D8）の２個からな
る群ごとに第３図に示したタイミングで順次点滅
してゆく。
のシフトレジスタであり、第３図に示すように時
系列的に前記シフトレジスタ１の出力端子Q1，
Q2，Q3，Q4の順でデジタル信号を出力し、前記
発光ダイオードD1，D2，……，D7，D8を順次駆
動する。ここで前記発光ダイオードD1，D2，…
…，D7，D8を第５図のように円周状に略等間隔
で配置すると、前記発光ダイオード８個のうち２
個からなる群が円周上で４個毎に配置され、前記
シフトレジスタ１の同一出力端子にそれぞれ直列
接続され、前記シフトレジスタ１の出力により同
時に点灯し、前記発光ダイオード（D1，D5），
（D2，D6），（D3，D7），（D4，D8）の２個からな
る群ごとに第３図に示したタイミングで順次点滅
してゆく。
第６図に於て、シフトレジスタ１は４ビツトの
シフトレジスタであり、第３図に示すように、時
系列的に前記シフトレジスタ１の出力端子Q1，
Q2，Q3，Q4の順序でデジタル信号を出力し前記
発光ダイオードD1，D2，……D11，D12を順次駆
動する。ここで前記発光ダイオードD1，D2，…
…D11，D12を第７図のように円周状に略等間隔
で配置すると、前記発光ダイオード１２個のうち
３個からなる群が円周上４個毎に配置され前記シ
フトレジスタ１の同一出力端子にそれぞれ直列接
続され、前記シフトレジスタ１の出力により同時
に点灯し、前記発光ダイオード（D1，D5，D9），
（D2，D6，D10），（D3，D7，D11），（D4，D8，
D12）の３個からなる群ごとに第３図に示したタ
イミングで順次点滅してゆく。
シフトレジスタであり、第３図に示すように、時
系列的に前記シフトレジスタ１の出力端子Q1，
Q2，Q3，Q4の順序でデジタル信号を出力し前記
発光ダイオードD1，D2，……D11，D12を順次駆
動する。ここで前記発光ダイオードD1，D2，…
…D11，D12を第７図のように円周状に略等間隔
で配置すると、前記発光ダイオード１２個のうち
３個からなる群が円周上４個毎に配置され前記シ
フトレジスタ１の同一出力端子にそれぞれ直列接
続され、前記シフトレジスタ１の出力により同時
に点灯し、前記発光ダイオード（D1，D5，D9），
（D2，D6，D10），（D3，D7，D11），（D4，D8，
D12）の３個からなる群ごとに第３図に示したタ
イミングで順次点滅してゆく。
なお、上記各実施例においては、８個の発光素
子のうち、４個毎に配置され同時点灯する２個の
群が４ビツト出力のシフトレジスタによつて順次
点滅が行なわれる、及び12個の発光素子のうち、
４個毎に配置され同時点灯する３個の群が４ビツ
ト出力のシフトレジスタによつて順次点滅が行わ
れる例を示したが、これに限ることなく、一般的
に、Ｎ×Ｍ個（Ｎは４以上の整数、Ｍは２以上の
整数）の発光素子のうち、Ｎ個毎に配置され同時
点灯するＭ個の群がＮビツトの出力のシフトレジ
スタによつて順次点滅が行なわれるようにすれば
良い。
子のうち、４個毎に配置され同時点灯する２個の
群が４ビツト出力のシフトレジスタによつて順次
点滅が行なわれる、及び12個の発光素子のうち、
４個毎に配置され同時点灯する３個の群が４ビツ
ト出力のシフトレジスタによつて順次点滅が行わ
れる例を示したが、これに限ることなく、一般的
に、Ｎ×Ｍ個（Ｎは４以上の整数、Ｍは２以上の
整数）の発光素子のうち、Ｎ個毎に配置され同時
点灯するＭ個の群がＮビツトの出力のシフトレジ
スタによつて順次点滅が行なわれるようにすれば
良い。
(6) 考案の効果
上述のごとく本考案によれば、シフトレジスタ
のビツト数を増す等によるコストアツプを避け、
シフトレジスタの周期を短くすることなく、ルー
プ状に略等間隔で配置され、ループ上にＮ個毎に
配置されたＭ個からなる発光素子の群が視覚的に
カセツトテープ走行等の実感を得られる速度で順
次点滅することにより、一定方向への回動表示を
たやすく認識することができる。
のビツト数を増す等によるコストアツプを避け、
シフトレジスタの周期を短くすることなく、ルー
プ状に略等間隔で配置され、ループ上にＮ個毎に
配置されたＭ個からなる発光素子の群が視覚的に
カセツトテープ走行等の実感を得られる速度で順
次点滅することにより、一定方向への回動表示を
たやすく認識することができる。
第１図は従来の表示装置の回路を示す回路図、
第２図イおよび第２図ロは従来の表示装置の発光
素子の配置を示す図、第３図は表示装置に用いら
れるシフトレジスタの出力のタイミングダイヤグ
ラム、第４図は本考案の第１実施例の回路を示す
回路図、第５図はその発光素子の配置を示す図、
第６図は本考案の第２実施例の回路を示す回路
図、第７図はその発光素子の配置を示す図であ
る。 １……シフトレジスタ、２……電源端子、Q1
〜Q4……シフトレジスタ出力端子、R1，R2，R3
……抵抗、D1〜D12……発光ダイオード。
第２図イおよび第２図ロは従来の表示装置の発光
素子の配置を示す図、第３図は表示装置に用いら
れるシフトレジスタの出力のタイミングダイヤグ
ラム、第４図は本考案の第１実施例の回路を示す
回路図、第５図はその発光素子の配置を示す図、
第６図は本考案の第２実施例の回路を示す回路
図、第７図はその発光素子の配置を示す図であ
る。 １……シフトレジスタ、２……電源端子、Q1
〜Q4……シフトレジスタ出力端子、R1，R2，R3
……抵抗、D1〜D12……発光ダイオード。
Claims (1)
- 時系列的にＮビツトのデジタル信号を出力する
シフトレジスタと、ループ状に略等間隔で配置さ
れ、ループ上にＮ個（但し、Ｎは４以上の整数）
毎に配置されたＭ個（但し、Ｍは２以上の整数）
からなる群がそれぞれ前記シフトレジスタの同一
出力端子に直列接続され、前記シフトレジスタの
出力により同時点灯し、前記Ｍ個からなる群ごと
に順次点滅するＮ×Ｍ個の発光素子とからなる表
示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14862182U JPS5953539U (ja) | 1982-09-30 | 1982-09-30 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14862182U JPS5953539U (ja) | 1982-09-30 | 1982-09-30 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5953539U JPS5953539U (ja) | 1984-04-07 |
| JPH0240592Y2 true JPH0240592Y2 (ja) | 1990-10-30 |
Family
ID=30330145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14862182U Granted JPS5953539U (ja) | 1982-09-30 | 1982-09-30 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953539U (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5413247A (en) * | 1977-06-30 | 1979-01-31 | Ibm | Zero offset compensator |
-
1982
- 1982-09-30 JP JP14862182U patent/JPS5953539U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5413247A (en) * | 1977-06-30 | 1979-01-31 | Ibm | Zero offset compensator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5953539U (ja) | 1984-04-07 |
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