JPH0240195A - Internal step-down circuit - Google Patents
Internal step-down circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えばスタティックメモリを低電圧で動作
させる場合に用いる降圧電圧を形成する〔発明の概要〕
この発明は、基準電圧発生回路と内部電圧制御回路とに
より電源電圧を降圧した電圧を形成し、スタティックメ
モリに供給するようにした内部降圧回路において、スタ
ティックメモリが保持状態のときには、基準電圧発生回
路と内部電圧制御回路とをオフ状態に設定するとともに
、基準電圧発生回路と内部電圧制御回路とからなる回路
よりもその消費電力が小さい降圧手段を用いてデータ保
持電圧を得るようにすることにより、例えばスタティッ
クメモリを低電圧で動作させる場合に、消費電力の低減
を図ることができるようにしたものである。[Detailed Description of the Invention] [Industrial Application Field] This invention forms a step-down voltage used when operating a static memory at a low voltage, for example [Summary of the Invention] This invention provides In an internal step-down circuit that steps down the power supply voltage using a voltage control circuit and supplies it to a static memory, when the static memory is in a holding state, the reference voltage generation circuit and internal voltage control circuit are turned off. For example, when static memory is operated at a low voltage, the data retention voltage is obtained using a step-down means that consumes less power than a circuit consisting of a reference voltage generation circuit and an internal voltage control circuit. In addition, it is possible to reduce power consumption.
スタティックＲＡＭの設計ルールは、メモリ容量の大容
量化に伴って微細化され、近年では例えば０．５μｍの
設計ルールでメモリパターンを構成していくことが進め
られている。このような微細化された設計ルールでスタ
ティックＲＡＭを構成シていくと、ゲート酸化膜が薄く
なることがら、十分な耐圧を得ることが難しくなってく
る。そこで、電源電圧を低く設定し、信頼性の向上を図
ることが考えられる。Static RAM design rules have been miniaturized as memory capacity has increased, and in recent years, memory patterns have been constructed using design rules of, for example, 0.5 μm. When a static RAM is constructed according to such miniaturized design rules, the gate oxide film becomes thinner, making it difficult to obtain a sufficient breakdown voltage. Therefore, it is possible to improve reliability by setting the power supply voltage low.
ところで、外部の電源電圧は、通常５Ｖに設定されてい
て、種々のデバイスは、５■の電源電圧で動作するよう
に設計されている。したがって、このように低い電圧で
スタティックＲＡＭを動作させるようにするためには、
その内部に電源電圧を降圧した電圧を発生させる内部降
圧回路が必要になる。Incidentally, the external power supply voltage is normally set to 5V, and various devices are designed to operate with a power supply voltage of 5V. Therefore, in order to operate static RAM at such a low voltage,
An internal step-down circuit is required to generate a voltage that is a step-down version of the power supply voltage.
このような内部降圧回路は、第４図に示すように構成で
きる。Such an internal step-down circuit can be constructed as shown in FIG.
すなわち、第４図において、５１は基準電圧発生回路、
５２は内部電圧制御回路である。電源ライン５５と接地
ライン５７との間に、基準電圧発生回路５１と内部電圧
制御回路５２とが設けられる。電源ライン５５から電源
端子５３が導出される。接地ライン５５から、接地端子
５８が導出される。電源端子５３に電源電圧Ｖｎｎ（５
Ｖ）が供給され、この電源電圧ＶＤＤが基準電圧発生回
路５１に供給される。基準電圧発生回路５１で、この電
源端子５３に供給される電源電圧ＶＤＤから基準電圧Ｖ
□１が形成される。この基準電圧Ｖ ｒｅｆが内部電圧
制御回路５２に供給される。内部電圧制御回路５２でこ
の基準電圧Ｖ ｒｅｆを基に電源電圧ｖａｎが制御され
、内部降圧電圧ＶＩＮＴ （例えば３■〜４Ｖ）が形
成される。この内部降圧電圧ＶＩＮ、が内部電源ライン
５６を介して出力端子５４から出力される。この内部降
圧電圧ＶＩＮＴにより、スタティックＲＡＭが駆動され
る。That is, in FIG. 4, 51 is a reference voltage generation circuit;
52 is an internal voltage control circuit. A reference voltage generation circuit 51 and an internal voltage control circuit 52 are provided between the power supply line 55 and the ground line 57. A power terminal 53 is led out from the power line 55. A ground terminal 58 is led out from the ground line 55. Power supply voltage Vnn (5
V) is supplied, and this power supply voltage VDD is supplied to the reference voltage generation circuit 51. The reference voltage generation circuit 51 generates a reference voltage V from the power supply voltage VDD supplied to the power supply terminal 53.
□1 is formed. This reference voltage V ref is supplied to the internal voltage control circuit 52 . The internal voltage control circuit 52 controls the power supply voltage van based on this reference voltage V ref to form an internal step-down voltage VINT (for example, 3V to 4V). This internal step-down voltage VIN is output from the output terminal 54 via the internal power supply line 56. The static RAM is driven by this internal step-down voltage VINT.
上述のように、基準電圧発生回路５１と内部電圧制御回
路５２とを設け、基準電圧発生回路５１からの基準電圧
Ｖ ｒｌｌｆにより内部電圧制御回路５２を制御して内
部降圧電圧ＶＩＮＴを形成するようにした場合、基準電
圧発生回路５１及び内部制御回路５２が常に動作状態に
なる。このため、消費電力が大きくなるという問題が生
じる。消費電力の節約のために、内部電圧制御回路５２
の負荷を状態に応じて変化させることが考えられるが、
このようにした場合にも、基本的に基準電圧発生回路５
１と内部電圧制御回路５２が常に動作状態であるため、
消費電力の低減には限界がある。As described above, the reference voltage generation circuit 51 and the internal voltage control circuit 52 are provided, and the internal voltage control circuit 52 is controlled by the reference voltage V rllf from the reference voltage generation circuit 51 to form the internal step-down voltage VINT. In this case, the reference voltage generation circuit 51 and the internal control circuit 52 are always in an operating state. This causes a problem of increased power consumption. To save power consumption, internal voltage control circuit 52
It is possible to change the load depending on the condition, but
Even in this case, basically the reference voltage generation circuit 5
1 and the internal voltage control circuit 52 are always in operation,
There are limits to reducing power consumption.
したがって、この発明の目的は、消費電力の低減を図れ
る内部降圧回路を提供することにある。Therefore, an object of the present invention is to provide an internal voltage step-down circuit that can reduce power consumption.
Ｃ課題を解決するための手段〕
この発明は、基準電圧発生回路１と内部電圧制御回路２
とにより電源電圧■。、を降圧した内部降圧電圧■ＩＮ
１を形成し、スタティックメモリに供給するようにした
内部降圧回路において、スタティックメモリが保持状態
のときには、基準電圧発生回路１と内部電圧制御回路２
とをオフ状態に設定するとともに、基準電圧発生回路１
と内部電圧制御回路２とからなる回路よりもその消費電
力が小さい降圧手段Ｍ４１を用いてデータ保持電圧を得
るようにしたことを特徴とする内部降圧回路である。Means for Solving Problem C] The present invention provides a reference voltage generation circuit 1 and an internal voltage control circuit 2.
And depending on the power supply voltage■. , the internal step-down voltage ■IN
1 and supplies it to the static memory, when the static memory is in the holding state, the reference voltage generation circuit 1 and the internal voltage control circuit 2
At the same time, the reference voltage generation circuit 1 is set to the off state.
This internal step-down circuit is characterized in that the data holding voltage is obtained using a step-down means M41 whose power consumption is lower than that of the circuit consisting of the internal voltage control circuit 2 and the internal voltage control circuit 2.
基準電圧発生回路１と内部電圧制御回路２により、電源
電圧■、。（例えば５Ｖ）を降圧した内部降圧電圧ＶＩ
Ｎ□ （例えば３〜４Ｖ）が得られる。The reference voltage generation circuit 1 and internal voltage control circuit 2 generate the power supply voltage ■. (e.g. 5V) internal step-down voltage VI
N□ (for example, 3 to 4 V) is obtained.
スタティックＲＡＭが動作状態にある時には、このよう
にして形成された内部降圧電圧ＶＩＮＹがスタテックＲ
ＡＭに供給される。スタティックＲＡＭがスタンバイ状
態の時には、基準電圧発生回路１及び内部電圧制御回路
２の動作が停止され、ＭＯＳトランジスタＭ４１により
データ保持電圧が維持される。このように、スタンバイ
状態では基準電圧発生回路１及び内部電圧制御回路２の
動作を停止させることにより、消費電力の低減がはかれ
る。When the static RAM is in operation, the internal step-down voltage VINY generated in this way is applied to the static RAM.
AM is supplied. When the static RAM is in a standby state, the operations of the reference voltage generation circuit 1 and internal voltage control circuit 2 are stopped, and the data holding voltage is maintained by the MOS transistor M41. In this way, in the standby state, the operation of the reference voltage generation circuit 1 and the internal voltage control circuit 2 is stopped, thereby reducing power consumption.
この発明の実施例について以下の順序に従って説明する
。Embodiments of the present invention will be described in the following order.
ａ、基本構成
り、具体構成
り１．基準電圧発生回路
ｂ２．内部電圧制御回路
ｂ３．降圧回路及び電源検出回路
ａ、基本構成
この発明は、スタティックＲＡＭを電源電圧■ＤＤ （
例えば５Ｖ）より低い降圧電圧ＶＩＮア （例えば３〜
４Ｖ）で動作させる場合の内部降圧回路に用いられる。a. Basic structure, concrete structure 1. Reference voltage generation circuit b2. Internal voltage control circuit b3. Step-down circuit and power supply detection circuit a, basic configuration This invention provides a static RAM with a power supply voltage ■DD (
For example, 5V) lower step-down voltage VINA (for example, 3~
It is used in the internal voltage down converter when operating at 4V).
第１図は、この発明の基本構成を示すものである。第１
図において、１は基準電圧発生回路、２は内部電圧制御
回路である。電源ライン１１と接地ライン１３との間に
、基準電圧発生回路１及び内部電圧制御回路２が設けら
れる。基準電圧制御回路１及び内部電圧制御回路２の動
作は、それぞれＭＯＳ）ランジスタＭ１９及びＭＯＳ）
ランジスタＭ２６により制御される。電源ライン１１が
ら電源端子３が導出される。接地ライン１３がら接地端
子５が導出される。FIG. 1 shows the basic configuration of this invention. 1st
In the figure, 1 is a reference voltage generation circuit, and 2 is an internal voltage control circuit. A reference voltage generation circuit 1 and an internal voltage control circuit 2 are provided between the power supply line 11 and the ground line 13. The operation of the reference voltage control circuit 1 and the internal voltage control circuit 2 is based on the MOS) transistor M19 and the MOS) transistor, respectively.
It is controlled by transistor M26. A power supply terminal 3 is led out from the power supply line 11 . A ground terminal 5 is led out from the ground line 13.
この基準電圧発生回路１と内部電圧制御回路２により、
電源電圧■、を降圧した内部降圧電圧■ＩＮＴが得られ
る。この内部電圧制御回路２で形成された内部降圧電圧
ＶＩＮＴがＭＯＳ）ランジスタＭ３１及びＭ３２からな
るトランスミッションゲートを介され、内部電源ライン
１２を通じて出方端子４から出力される。With this reference voltage generation circuit 1 and internal voltage control circuit 2,
An internal step-down voltage ■INT obtained by stepping down the power supply voltage ■ is obtained. The internal step-down voltage VINT formed by the internal voltage control circuit 2 is outputted from the output terminal 4 via the internal power supply line 12 via a transmission gate made up of MOS transistors M31 and M32.
この発明の一実施例では、スタティックＲＡＭが動作状
態にある時のみ基準電圧発生回路１及び内部電圧制御回
路２を動作させ、スタティックＲＡＭがスタンバイ状態
の時には、基準電圧発生回路１及び内部電圧制御回路２
の動作を停止させるようにしている。これにより、消費
電力の低減がはかれる。スタティックＲＡＭが動作状態
にあるかスタンバイ状態にあるかは、例えば、チップイ
ネーブル信号ＣＥから検出される。In one embodiment of the present invention, the reference voltage generation circuit 1 and the internal voltage control circuit 2 are operated only when the static RAM is in the operating state, and the reference voltage generation circuit 1 and the internal voltage control circuit are operated when the static RAM is in the standby state. 2
I am trying to stop the operation. This reduces power consumption. Whether the static RAM is in an operating state or a standby state is detected from, for example, the chip enable signal CE.
すなわち、端子７はチップイネーブル信号ＣＥの入力端
子である。例えば、チップイネーブル信号ＣＥがｒＨ，
の時にはスタティックＲＡＭは動作状態になり、チップ
イネーブル信号ＣＥが「Ｌ」の時にはスタティックＲＡ
Ｍはスタンバイ状態になる。That is, terminal 7 is an input terminal for chip enable signal CE. For example, if the chip enable signal CE is rH,
When the static RAM is in the operating state, when the chip enable signal CE is "L", the static RAM is in the operating state.
M goes into standby mode.
このチップイネーブル信号ＣＥがＭＯＳ）ランジスタＭ
１９、Ｍ２６、及び、ＭＯＳ）ランジスタＭ３１、Ｍ３
２からなるトランスミッションゲートに供給される。This chip enable signal CE is a MOS) transistor M
19, M26, and MOS) transistors M31, M3
It is supplied to a transmission gate consisting of two.
スタティックＲＡＭが動作状態となるチップイネーブル
信号ＣＥが例えばｒＨ，の時には、ＭＯＳトランジスタ
Ｍ１９、Ｍ２６、及び、ＭＯＳトランジスタＭ３１、Ｍ
３２からなるトランスミッションゲートはオンする。こ
のため、基準電圧発生回路１及び内部電圧制御回路２が
動作状態となる。基準電圧発生回路１及び内部電圧制御
回路２が動作状態の時には、基準電圧発生回路１で電源
電圧ＶＤＤから基準電圧Ｖ ｒｍｆが形成され、この基
準電圧Ｖ ｒｅｆが内部電圧制御回路２に供給され、内
部電圧制御回路２でこの基準電圧Ｖ、。を基に電源電圧
■ＤＤが制御される。これにより、基準電圧Ｖ ｒｌｌ
ｆに基づく内部降圧電圧ＶＩＮアが形成される。このよ
うにして形成された内部降圧電圧ＶＩＮ丁がＭＯＳ）ラ
ンジスタＭ３１及びＭ３２からなるトランスミッション
ゲートを介され、内、都電源ライン１２を通じて出力端
子４から出力される。When the chip enable signal CE that puts the static RAM into operation is rH, for example, the MOS transistors M19 and M26 and the MOS transistors M31 and M
The transmission gate consisting of 32 is turned on. Therefore, the reference voltage generation circuit 1 and the internal voltage control circuit 2 become operational. When the reference voltage generation circuit 1 and the internal voltage control circuit 2 are in an operating state, the reference voltage generation circuit 1 generates a reference voltage V rmf from the power supply voltage VDD, and this reference voltage V ref is supplied to the internal voltage control circuit 2. The internal voltage control circuit 2 uses this reference voltage V. The power supply voltage DD is controlled based on . As a result, the reference voltage V rll
An internal step-down voltage VIN is formed based on f. The internal step-down voltage VIN thus formed is outputted from the output terminal 4 through a transmission gate made up of MOS transistors M31 and M32, including a power supply line 12.
スタティックＲＡＭがスタンバイ状態となるチップイネ
ーブル信号ＣＥがｒ［、Ｊの時には、ＭＯＳトランジス
タＭ１９、Ｍ２６、及び、ＭＯ３Ｉ−ランジスタＭ３１
、Ｍ３２からなるトランスミッションゲートはオフされ
る。このため、基準電圧発生回路１及び内部電圧制御回
路２の動作が停止される。この時、内部電圧制御回路２
から内部降圧電圧ＶＩＮアが出力されなくなるので、メ
モリセルにデータ保持電圧を与える必要がある。このデ
ータ保持電圧を維持するために、ＭＯＳ）ランジスタＭ
４１からなる降圧回路が設けられる。これにより、内部
電圧制御回路２及び基準電圧制御回路１の動作が停止さ
れても、データ保持電圧が確保される。When the chip enable signal CE which puts the static RAM in standby state is r[, J, MOS transistors M19, M26 and MO3I-transistor M31
, M32 is turned off. Therefore, the operations of the reference voltage generation circuit 1 and the internal voltage control circuit 2 are stopped. At this time, internal voltage control circuit 2
Since the internal step-down voltage VINA is no longer output from then on, it is necessary to apply a data holding voltage to the memory cell. In order to maintain this data retention voltage, a MOS) transistor M
A step-down circuit consisting of 41 is provided. Thereby, even if the operations of the internal voltage control circuit 2 and the reference voltage control circuit 1 are stopped, the data holding voltage is ensured.
また、電源電圧が降下した場合にも所定レベルのデータ
保持電圧が確保できるように、電源ライン１１と接地ラ
イン１３との間に電圧検出回路１５が設けられ、この電
圧検出回路１５で電源電圧ＶＤＤのレベルが検出される
。これに応じてＭＯＳトランジスタＭ５１が制御され、
電源電圧■、。の低下が補償される。この電圧検出回路
１５は、ＭＯＳ）ランジスタＭ７５により、チップイネ
ーブル信号ＣＥが「Ｌ」になるスタイバイ状態でのみ動
作状態になるようにされている。In addition, in order to ensure data retention voltage at a predetermined level even when the power supply voltage drops, a voltage detection circuit 15 is provided between the power supply line 11 and the ground line 13, and this voltage detection circuit 15 detects the power supply voltage VDD. level is detected. Accordingly, MOS transistor M51 is controlled,
Power supply voltage ■. is compensated for. This voltage detection circuit 15 is configured to be in an operating state only in a standby state in which the chip enable signal CE becomes "L" by means of a MOS transistor M75.
ｂ、具体構成
り１．基準電圧発生回路
第２図は、この発明の一実施例の具体構成を示すもので
ある。b. Specific configuration 1. Reference voltage generating circuit FIG. 2 shows a specific configuration of an embodiment of the present invention.
電源電圧■、から基準電圧Ｖ ｒｅｆを形成する基準電
圧発生回路１は、第２図に示すように、ＰチャネルＭＯ
３）ランジスタＭｌｌ及びＮチャネルＭＯＳ）ランジス
タＭ１２〜Ｍ１４、ＮチャネルＭＯ３Ｉ−ランジスタＭ
１５〜Ｍ１８から構成される。As shown in FIG. 2, the reference voltage generation circuit 1 that generates the reference voltage V ref from the power supply voltage
3) Transistor Mll and N-channel MOS) Transistor M12 to M14, N-channel MO3I-Transistor M
It is composed of 15 to M18.
すなわち、第２図に示す基準電圧発生回路１において、
ＰチャネルＭＯＳトランジスタＭｌｌのウェルとそのソ
ースが互いに接続される。ＮチャネルＭＯＳ）ランジス
タＭ１２〜Ｍ１４のそれぞれにおいて、そのウェルとそ
のドレインとが互いに接続される。電源ライン１１と基
準電圧発生回路１の動作を制御するＮチャネルＭＯＳ）
ランジスタＭ１９のドレインとの間に、このようにその
ウェルとそのソースが互いに接続されているＰチャネル
ＭＯ３）ランジスタＭｌｌ及びそのウェルとそのドレイ
ンとが互いに接続されているＮチャネルＭＯＳ）ランジ
スタＭ１２〜Ｍ１４の直列接続が接続される。Ｐチャネ
ルＭＯ３）ランジスタＭｌｌとＮチャネルＭＯＳトラン
ジスタＭ１２の接続点から基準電圧Ｖ ｒｅｆの出力端
子が導出される。ＮチャネルＭＯ３Ｉ−ランジスタＭ１
９のソースは、接地ライン１３に接続される。Ｎチャネ
ルＭＯＳ）ランジスタ１９のゲートがチップイネーブル
信号の入力端子７に接続される。That is, in the reference voltage generation circuit 1 shown in FIG.
The well and source of P-channel MOS transistor Mll are connected to each other. In each of the N-channel MOS transistors M12 to M14, the well and the drain thereof are connected to each other. (N-channel MOS that controls the operation of the power supply line 11 and reference voltage generation circuit 1)
In this way, between the drain of the transistor M19, a P-channel MOS transistor Mll whose well and source are connected to each other, and an N-channel MOS transistor M12 to M14 whose well and drain are connected to each other. A series connection of is connected. An output terminal for the reference voltage V ref is derived from the connection point between the P-channel MO3) transistor Mll and the N-channel MOS transistor M12. N-channel MO3I - transistor M1
The source of 9 is connected to the ground line 13. The gate of the N-channel MOS transistor 19 is connected to the chip enable signal input terminal 7.
また、ＮチャネルＭＯＳ）ランジスタＭ１５〜Ｍ１Ｂの
それぞれにおいて、そのウェルとそのソースが互いに接
続される。これとともに、ＮチャネルＭＯＳ）ランジス
タＭ１５〜Ｍ１８のそれぞれにおいて、そのゲートとそ
のドレインとが互いに接続される。電源ライン１１とＮ
チャネルＭＯＳトランジスタＭ１９のドレインとの間に
、このようにそのウェルとソース及びそのゲートとドレ
インとが互いに接続されているＮチャネルＭＯＳトラン
ジスタＭ１５〜Ｍ１Ｂの直列接続が接続される。Further, in each of the N-channel MOS transistors M15 to M1B, the well and the source thereof are connected to each other. At the same time, the gates and drains of each of the N-channel MOS transistors M15 to M18 are connected to each other. Power line 11 and N
A series connection of N-channel MOS transistors M15 to M1B, whose wells and sources and gates and drains are connected to each other in this manner, is connected to the drain of channel MOS transistor M19.
ＮチャネルＭＯＳ）ランジスタＭＩ６とＮチャネルＭＯ
３Ｉ−ランジスタＭ１７との接続点がＰチャネルＭＯ３
）ランジスタＭｌｌのゲートに接続される。また、Ｎチ
ャネルＭＯＳトランジスタＭ１７とＮチャネルＭＯＳ）
ランジスタＭ１８との接続点がＮチャネルＭＯＳ）ラン
ジスタＭ１２〜Ｍ１４のゲートに接続される。N-channel MOS) transistor MI6 and N-channel MO
3I - Connection point with transistor M17 is P channel MO3
) is connected to the gate of transistor Mll. In addition, N-channel MOS transistor M17 and N-channel MOS)
A connection point with transistor M18 is connected to the gates of N-channel MOS transistors M12 to M14.
この基準電圧発生回路１は、端子７からのチップイネー
ブル信号ＣＥにより、その動作が制御される。すなわち
、チップイネーブル信号ＣＥがｒｌ（Ｊになると、Ｎチ
ャネルＭＯＳ）ランジスタＭ１９がオンし、基準電圧発
生回路１が動作状態となる。チップイネーブル信号ＣＥ
が「Ｌ」になると、ＮチャネルＭＯＳ）ランジスタＭ１
９がオフとなり、基準電圧発生回路１の動作が停止され
る。The operation of this reference voltage generation circuit 1 is controlled by a chip enable signal CE from a terminal 7. That is, when the chip enable signal CE becomes rl (J), the N-channel MOS transistor M19 is turned on, and the reference voltage generation circuit 1 becomes operational. Chip enable signal CE
When becomes "L", N channel MOS) transistor M1
9 is turned off, and the operation of the reference voltage generating circuit 1 is stopped.
この基準電圧発生回路１が動作状態のとき、電源端子３
に供給される電源電圧ｖＤＤの変化に対するＰチャネル
ＭＯ３Ｉ−ランジスタＭｌｌとＮチャネルＭＯＳトラン
ジスタＭ１２の接続点から得られる基準電圧Ｖ ｒ ｅ
ｆの変化特性を求めると、第３図に示すような特性が
得られる。すなわち、ＰチャネルＭＯ３）ランジスタＭ
ｌｌと、３個のＮチャネルＭＯ３Ｉ−ランジスタＭ１２
〜Ｍ１４が直列接続されている。これら３個のＮチャネ
ルＭＯＳトランジスタＭ１２〜Ｍ１４のそれぞれのウェ
ルとソース拡散領域との接合によりダイオードが形成さ
れる。したがって、電源電圧ｖｎｏを徐々に上昇してい
くと、基準電圧Ｖ ｒｌｌｆが徐々に上昇していき、こ
のダイオードのスレショルド電圧を■Ｆとすると、略々
３Ｖ、で基準電圧Ｖ ｒｅｆが一定となる。このように
、この基準電圧発生回路１では、電源電圧の変動にかか
わらず一定の基準電圧ｙ ｒｅ、を得ることができる。When this reference voltage generation circuit 1 is in operation, the power supply terminal 3
The reference voltage V r e obtained from the connection point of the P-channel MO3I-transistor Mll and the N-channel MOS transistor M12 with respect to the change in the power supply voltage vDD supplied to the
When the change characteristics of f are determined, the characteristics shown in FIG. 3 are obtained. That is, P channel MO3) transistor M
ll and three N-channel MO3I-transistors M12
~M14 are connected in series. A diode is formed by the junction between the well and source diffusion region of each of these three N-channel MOS transistors M12 to M14. Therefore, when the power supply voltage vno is gradually increased, the reference voltage V rllf is gradually increased, and if the threshold voltage of this diode is ∎F, the reference voltage V ref becomes constant at approximately 3V. . In this way, this reference voltage generation circuit 1 can obtain a constant reference voltage y re regardless of fluctuations in the power supply voltage.
また、この基準電圧発生回路１は、温度変動の影響を余
り受けないことが確認されている。すなわち、第３図に
おいて、Ｔ１は２５度での特性を示し、Ｔ２は１゛２５
度での特性を示し、Ｔ３は一１０度での特性を示してい
る。第３図に示す特性から明らかなように、温度条件が
変わっても、その特性は著しく変化しない。Further, it has been confirmed that this reference voltage generation circuit 1 is not affected much by temperature fluctuations. That is, in Fig. 3, T1 shows the characteristic at 25 degrees, and T2 shows the characteristic at 1゛25.
T3 shows the characteristics at -10 degrees. As is clear from the characteristics shown in FIG. 3, the characteristics do not change significantly even if the temperature conditions change.
ｂ２．内部電圧制御回路
内部電圧制御回路２は、基準電圧Ｖ ｒＱｆを基にして
電源電圧ＶＤＤを制御し、内部降圧電圧ＶＩＮＴを形成
するものである。この内部電圧制御回路２は、Ｐチャネ
ルＭＯＳトランジスタＭ２１及びＭ２２と、Ｎチャネル
ＭＯＳトランジスタＭ２３及びＭ２４と、ＰチャネルＭ
Ｏ３Ｉ−ランジスタＭ２５とから構成されている。b2. Internal Voltage Control Circuit The internal voltage control circuit 2 controls the power supply voltage VDD based on the reference voltage V rQf to form the internal step-down voltage VINT. This internal voltage control circuit 2 includes P-channel MOS transistors M21 and M22, N-channel MOS transistors M23 and M24, and P-channel MOS transistors M21 and M22,
It is composed of O3I-transistor M25.
すなわち、ＰチャネルＭＯ３）ランジスタＭ２１及びＭ
２２の互いのソースが共通接続され、この接続点が電源
ライン１１に接続される。ＰチャネルＭＯＳトランジス
タＭ２１のドレインがＮチャネルＭＯ３）ランジスタＭ
２３のドレインに接続される。ＰチャネルＭＯ３）ラン
ジスタＭ２２のドレインがＮチャネルＭＯ３）ランジス
タＭ２４のドレインに接続される。ＮチャネルＭＯ３）
ランジスタＭ２３のゲートとＮチャネルＭＯ３）ランジ
スタＭ２４のゲートが共通接続され、ＮチャネルＭＯ３
）ランジスタＭ２４のゲートとそのドレインが共通接続
され、ＮチャネルＭＯ３）ランジスタＭ２３及びＭ２４
とによりカレントミラー回路が構成される。Ｎチャネル
ＭＯＳトランジスタＭ２３及びＮチャネルＭＯ５）ラン
ジスタ２４のソースが内部電圧制御回路２４の動作を制
御するＮチャネルＭＯＳトランジスタＭ２６のドレイン
に接続される。ＮチャネルＭＯ５）ランジスタＭ２６の
ソースが接地ライン１３に接続される。That is, P channel MO3) transistors M21 and M
22 sources are commonly connected, and this connection point is connected to the power supply line 11. The drain of P-channel MOS transistor M21 is connected to N-channel MO3) transistor M.
Connected to the drain of 23. The drain of P-channel MO3) transistor M22 is connected to the drain of N-channel MO3) transistor M24. N channel MO3)
The gate of transistor M23 and the gate of transistor M24 (N-channel MO3) are commonly connected, and the gate of N-channel MO3
) The gate and drain of transistor M24 are commonly connected, and N-channel MO3) transistors M23 and M24
A current mirror circuit is constructed. The sources of N-channel MOS transistor M23 and N-channel MO5 transistor 24 are connected to the drain of N-channel MOS transistor M26 that controls the operation of internal voltage control circuit 24. N-channel MO5) The source of transistor M26 is connected to ground line 13.
ＮチャネルＭＯ３）ランジスタＭ２６のゲートがチップ
イネーブル信号ＣＥの入力端子７に接続される。N-channel MO3) The gate of transistor M26 is connected to input terminal 7 of chip enable signal CE.
ＰチャネルＭＯ３）ランジスタＭ２１のゲートが基準電
圧Ｖ ｒＧｆの出力端子であるＰチャネルＭＯ３）ラン
ジスタＭｌｌとＮチャネルＭＯ３）ランジスタＭ１２と
の接続点に接続される。ＮチャネルＭＯ３）ランジスタ
２２のゲートと電源ライン１１との間にＰチャネルＭＯ
３）ランジスタＭ２５が設けられ、ＮチャネルＭＯ３）
ランジスタＭ２２のゲートから内部降圧電圧■１Ｎアの
出力端子が導出される。ＰチャネルＭＯ３）ランジスタ
Ｍ２５のゲートがＰチャネルＭＯ３Ｉ−ランジスタＭ２
１のドレインとＮチャネルＭＯ３）ランジスタＭ２３の
ドレインとの接続点に接続される。The gate of the P-channel MO3) transistor M21 is connected to the connection point between the P-channel MO3) transistor Mll, which is the output terminal of the reference voltage VrGf, and the N-channel MO3) transistor M12. N-channel MO3) P-channel MO between the gate of the transistor 22 and the power supply line 11
3) A transistor M25 is provided, and N-channel MO3)
An output terminal of an internal step-down voltage 1N is led out from the gate of the transistor M22. P-channel MO3) The gate of transistor M25 is connected to P-channel MO3I-transistor M2.
The transistor M23 is connected to the connection point between the drain of the transistor M23 and the drain of the N-channel MO3 transistor M23.
この内部電圧制御回路２は、端子７からのチップイネー
ブル信号ＣＥにより、その動作が制御される。すなわち
、チップイネーブル信号ＣＥがｒ ＨＪになると、Ｎチ
ャネルＭＯ３Ｉ−ランジスタＭ２６がオンし、内部電圧
制御回路２が動作状態となる。チップイネーブル信号Ｃ
Ｅが「Ｌ」になると、ＮチャネルＭＯ３）ランジスタＭ
２６がオフとなり、内部電圧制御回路２の動作が停止さ
れる。The operation of internal voltage control circuit 2 is controlled by chip enable signal CE from terminal 7. That is, when the chip enable signal CE becomes rHJ, the N-channel MO3I-transistor M26 is turned on, and the internal voltage control circuit 2 becomes operational. Chip enable signal C
When E becomes "L", N-channel MO3) transistor M
26 is turned off, and the operation of the internal voltage control circuit 2 is stopped.
この第２図に示す内部電圧制御回路２において、Ｐチャ
ネルＭＯ３）ランジスタＭ２１とＰチャネルＭＯ３）ラ
ンジスタＭ２２とは差動回路を構成している。そして、
ＰチャネルＭＯ３Ｉ−ランジスタＭ２１とＮチャネルＭ
Ｏ３）ランジスタＭ２３の接続点からの出力は、Ｐチャ
ネルＭＯＳトランジスタＭ２５を介してＰチャネルＭＯ
３）ランジスタＭ２２に帰還される。したがって、Ｐチ
ャネルＭＯ３）ランジスタＭ２１のゲーＩ・に印加され
る電圧とＰチャネルＭＯＳトランジスタＭ２２のゲート
に印加される電圧とが等しくなるように、ＰチャネルＭ
ＯＳトランジスタＭ２５が制御される。ＰチャネルＭＯ
３）ランジスタＭ２１のゲートには基準電圧Ｖ ｒｅｆ
が印加されているので、ＰチャネルＭＯ３）ランジスタ
２２のゲート電圧は基準電圧Ｖ ｒｅｆと等しくなるよ
うに制御され、ＰチャネルＭＯＳトランジスタＭ２５の
ソースとＮチャネルＭＯＳトランジスタＭ２２のゲート
との接続点から、基準電圧Ｖ ｒｌｌｆと等しい電圧の
内部降圧電圧ＶＩＮＴを得ることができる。In the internal voltage control circuit 2 shown in FIG. 2, the P-channel MO3) transistor M21 and the P-channel MO3) transistor M22 constitute a differential circuit. and,
P channel MO3I - transistor M21 and N channel M
O3) The output from the connection point of transistor M23 is connected to P-channel MOS transistor M25 via P-channel MOS transistor M25.
3) Feedback to transistor M22. Therefore, the voltage applied to the gate I of the P-channel MOS transistor M21 is equal to the voltage applied to the gate of the P-channel MOS transistor M22.
OS transistor M25 is controlled. P channel MO
3) Reference voltage V ref is applied to the gate of transistor M21.
is applied, the gate voltage of the P-channel MO3) transistor 22 is controlled to be equal to the reference voltage Vref, and from the connection point between the source of the P-channel MOS transistor M25 and the gate of the N-channel MOS transistor M22, An internal step-down voltage VINT having a voltage equal to the reference voltage V rllf can be obtained.
ｂ３．降圧回路及び電圧検出回路
内部電圧制御回路２で形成された内部降圧電圧ＶＩＮア
は、ＮチャネルＭＯ３）ランジスタＭ３１及びＰチャネ
ルＭＯ３）ランジスタＭ３２からなるトランスミッショ
ンゲートを介され、内部電源ライン１２を通じて内部降
圧電圧の出力端子４から出力される。ＮチャネルＭＯ３
）ランジスタＭ３１のゲートには、端子７からのチップ
イネーブル信号ＣＥが供給され、ＰチャネルＭＯ３）ラ
ンジスタＭ３２のゲートには、インバータ■１により、
端子７からのチップイネーブル信号ＣＥが反転されて供
給される。したがって、チップイネーブル信号ＣＥがｒ
）（Ｊの時には、ＮチャネルＭＯＳトランジスタＭ３１
及びＰチャネルＭＯ３＋−ランジスタＭ３２からなるト
ランスミッションゲートがオンし、内部電圧制御回路２
で形成された内部降圧電圧ＶＩＮＴが内部降圧電圧の出
力端子４から出力される。チップイネーブル信号ＣＥが
「Ｌ」の時には、ＮチャネルＭＯ３）ランジスタＭ３１
及びＰチャネルＭＯ３）ランジスタＭ３２からなるトラ
ンスミッションゲートがオフする。b3. Step-Down Circuit and Voltage Detection Circuit The internal step-down voltage VINA formed in the internal voltage control circuit 2 is passed through a transmission gate consisting of an N-channel MO3) transistor M31 and a P-channel MO3) transistor M32, and is converted to an internal step-down voltage through the internal power supply line 12. The voltage is output from the voltage output terminal 4. N channel MO3
) The gate of the transistor M31 is supplied with the chip enable signal CE from the terminal 7, and the gate of the P-channel MO3) transistor M32 is supplied with the chip enable signal CE by the inverter 1.
Chip enable signal CE from terminal 7 is inverted and supplied. Therefore, the chip enable signal CE is r
) (When J, N channel MOS transistor M31
The transmission gate consisting of the P-channel MO3+- transistor M32 is turned on, and the internal voltage control circuit 2 is turned on.
The internal step-down voltage VINT formed by the step-down voltage VINT is output from the output terminal 4 of the internal step-down voltage. When the chip enable signal CE is "L", the N-channel MO3) transistor M31
and P-channel MO3) The transmission gate consisting of transistor M32 is turned off.
このように、この一実施例では、チップイネーブル信号
ＣＥがｒ）（ｊの時には出力端子４がら内部降圧電圧Ｖ
ＩＮＴが出力されるが、チップイネーブル信号ＣＥが「
Ｌ」の時には、内部電圧制御回路２で形成れさる内部降
圧電圧ＶＩＮＴが内部降下電圧の出力端子４から出力さ
れない。In this way, in this embodiment, when the chip enable signal CE is r)(j, the internal step-down voltage V is lowered from the output terminal 4.
INT is output, but the chip enable signal CE is
At the time of "L", the internal step-down voltage VINT formed by the internal voltage control circuit 2 is not outputted from the output terminal 4 of the internal step-down voltage.
この時、メモリセルのデータ保持電圧を維持するために
、電源ライン１１と内部電源ライン１２との間に、Ｎチ
ャネルＭＯ３Ｉ−ランジスタＭ４２及びとＰチャネルＭ
Ｏ３）ランジスタＭ４３からなるトランスミ・ンション
ゲートを介して、そのドレインとそのゲートとが共通接
続され、そのウェルとそのソースとが共通接続されたＮ
チャネルＭＯ３）ランジスタＭ４１が設けられる。Ｎチ
ャネルＭＯ３）ランジスタＭ４２のゲート及びＰチャネ
ルＭＯＳトランジスタＭ４３のゲートには、インバータ
■１を介して反転されたチップイネーブル信号ＣＥが供
給される。At this time, in order to maintain the data retention voltage of the memory cell, an N-channel MO3I-transistor M42 and a P-channel MMOS transistor are connected between the power supply line 11 and the internal power supply line 12.
O3) N transistor whose drain and gate are commonly connected through a transmission gate consisting of transistor M43, and whose well and source are commonly connected.
Channel MO3) A transistor M41 is provided. An inverted chip enable signal CE is supplied to the gate of the N-channel MOS transistor M42 (N-channel MO3) and the gate of the P-channel MOS transistor M43 via an inverter 1.
ＮチャネルＭＯ３）ランジスタＭ４２とＰチャネルＭＯ
３）ランジスタＭ４３からなるトランスミッションゲー
トは、チップイネーブル信号ＣＥにかかわらず、常にオ
ンしている。チップイネーブル信号ＣＥが「Ｌ」で、内
部電圧制御回路２で形成れさる内部降圧電圧ＶＩＮＴが
内部電源ライン１２を通じて内部降下電圧の出力端子４
から出力されなくなる時には、ＮチャネルＭＯ３）ラン
ジスタＭ４１によるデータ保持電圧が内部電源ライン１
２を介してメモリセルに印加され、データ保持電圧が確
保される。N-channel MO3) transistor M42 and P-channel MO
3) The transmission gate consisting of transistor M43 is always on regardless of chip enable signal CE. When the chip enable signal CE is "L", the internal step-down voltage VINT formed by the internal voltage control circuit 2 is output to the internal step-down voltage output terminal 4 through the internal power supply line 12.
When the output is no longer output from the internal power supply line 1, the data holding voltage by the N-channel MO3 transistor M41 is
2 to the memory cell to ensure a data retention voltage.
なお、ＮチャネルＭＯ３）ランジスタＭ４１は、サイズ
が小さく、消費電力は非常に小さい。また、内部電圧制
御回路２で形成される内部降圧電圧ＶＩＮＴが出力端子
４から出力されている時には、このＮチャネルＭＯ３）
ランジスタＭ４１からなる降圧回路は無視できる。Note that the N-channel MO3) transistor M41 is small in size and consumes very little power. Furthermore, when the internal step-down voltage VINT formed by the internal voltage control circuit 2 is output from the output terminal 4, this N-channel MO3)
The step-down circuit consisting of transistor M41 can be ignored.
二〇ＮチャネルＭＯ３）ランジスタＭ４１からなる降圧
回路で形成されるデータ保持電圧は、電源電圧ＶＤＤの
変動の影響により降下し、データ保持電圧を確保できな
くなることが考えられる。そこで、電源電圧■ゎ、の変
動を検出する電圧検出回路１５が設けられる。そして、
この電圧検出回路１５の出力によりＰチャネルＭＯ３）
ランジスタＭ５１を制御し、データ保持電圧の低下を補
償するようにしている。20N-channel MO3) The data holding voltage formed by the step-down circuit consisting of the transistor M41 drops due to the influence of fluctuations in the power supply voltage VDD, and it is conceivable that the data holding voltage cannot be secured. Therefore, a voltage detection circuit 15 is provided to detect fluctuations in the power supply voltage. and,
By the output of this voltage detection circuit 15, P channel MO3)
The transistor M51 is controlled to compensate for the drop in data retention voltage.
電圧検出回路１５は、電源電圧ＶＤＤのレベルを検出す
るためのＮチャネルＭＯ３）ランジスタＭ６１及びＭ６
２と、ＮチャネルＭＯ３）ランジスタＭ６１及びＭ６２
のゲートに与える電圧を形成するＮチャネルＭＯ３）ラ
ンジスタＭ６３〜Ｍ６６と、インバータ１１１〜１１４
をそれぞれ構成しているＰチャネルＭＯＳトランジスタ
Ｍ６フ及びＮチャネルＭＯＳトランジスタＭ６Ｂ、Ｐチ
ャネルＭＯ３）ランジスタＭ６９及びＮチャネルＭＯＳ
トランジスタＭフ０、ＰチャネルＭＯＳトランジスタＭ
フ１及びＮチャネルＭＯ３）ランジスタＭ７２、Ｐチャ
ネルＭＯ３）ランジスタＭ７３及びＮチャネルＭＯ３）
ランジスタＭ７４とから構成される。The voltage detection circuit 15 includes N-channel MO3) transistors M61 and M6 for detecting the level of the power supply voltage VDD.
2 and N-channel MO3) transistors M61 and M62
N-channel MO3) transistors M63 to M66 and inverters 111 to 114, which form a voltage applied to the gates of
P-channel MOS transistor M6 and N-channel MOS transistor M6B, P-channel MOS transistor M69 and N-channel MOS
Transistor Mf0, P channel MOS transistor M
F1 and N-channel MO3) transistor M72, P-channel MO3) transistor M73 and N-channel MO3)
It is composed of a transistor M74.
すなわち、ＮチャネルＭＯＳトランジスタＭ６１及びＭ
Ｂ２のそれぞれにおいて、そのウェルとそのドレインと
が互いに接続される。電源ライン１１と電圧検出回路１
５の動作を制御するＮチャネルＭＯ３）ランジスタＭ７
５０ドレインとの間に、このようにそのウェルとそのド
レインとが互いに接続されているＮチャネルＭＯ３Ｉ−
ランジスタＭ６１とＭＢ２の直列接続が接続される。That is, N channel MOS transistors M61 and M
In each B2, its well and its drain are connected to each other. Power line 11 and voltage detection circuit 1
N-channel MO3) transistor M7 that controls the operation of
50 drain, and the N-channel MO3I- whose well and its drain are thus connected to each other.
A series connection of transistors M61 and MB2 is connected.
また、ＮチャネルＭＯ３）ランジスタＭ６３〜Ｍ６６の
それぞれにおいて、そのウェルとそのソースが互いに接
続される。これとともに、ＮチャネルＭＯ３）ランジス
タＭ６３〜Ｍ６６のそれぞれにおいて、そのゲートとそ
のドレインとが互いに接続される。電源ライン１１とＮ
チャネルＭＯＳトランジスタＭ７５のドレインとの間に
、このようにそのウェルとソース及びそのゲートとドレ
インとが互いに接続されているＮチャネルＭＯＳトラン
ジスタＭ６３〜Ｍ６６の直列接続が接続される。Further, in each of the N-channel MO3) transistors M63 to M66, their wells and their sources are connected to each other. At the same time, the gate and drain of each of the N-channel MO3) transistors M63 to M66 are connected to each other. Power line 11 and N
A series connection of N-channel MOS transistors M63 to M66 whose wells and sources and gates and drains are connected to each other in this manner is connected to the drain of channel MOS transistor M75.
ＮチャネルＭＯ３）ランジスタＭ６５とＮチャネルＭＯ
３）ランジスタＭ６６との接続点がＮチャネルＭＯ３）
ランジスタＭ６１及びＭＢ２のゲートに接続される。N-channel MO3) Transistor M65 and N-channel MO
3) Connection point with transistor M66 is N-channel MO3)
Connected to the gates of transistors M61 and MB2.
ＰチャネルＭＯ３Ｉ−ランジスタＭ６７のドレインとＮ
チャネルＭＯＳトランジスタＭ６Ｂのドレインとが互い
に接続され、ＰチャネルＭＯ３）ランジスタＭ６７のソ
ースが電源ライン１１に接続され、ＮチャネルＭＯ３）
ランジスタＭ６８のソースがＮチャネルＭＯ３）ランジ
スタＭ７５のドレインに接続され、ＰチャネルＭＯ３Ｉ
−ランジスタＭ６７及びＮチャネルＭＯ３Ｉ−ランジス
タＭ６８によりインバータＩｌｌが構成される。インバ
ータ１１１の入力端子であるＰチャネルＭＯＳトランジ
スタＭ６７のゲート及びＮチャネルＭＯＳトランジスタ
Ｍ６Ｂのゲートと、ＮチャネルＭＯＳトランジスタＭ６
１とＮチャネルＭＯ３）ランジスタＭ６２との接続点と
が接続される。インバ−タ■１の出力端子であるＰチャ
ネルＭＯＳトランジスタＭ６７のドレインとＮチャネル
ＭＯ３）ランジスタＭ６Ｂとの接続点がインバータ１１
２の入力端子であるＰチャネルＭＯ３）ランジスタＭ６
９のゲート及びＮチャネルＭＯ３Ｉ−ランジスタＭ７０
のゲートに接続点に接続される。P channel MO3I - drain of transistor M67 and N
The drains of the channel MOS transistor M6B are connected to each other, the source of the P channel transistor M67 is connected to the power supply line 11, and the source of the P channel transistor M67 is connected to the power supply line 11, and the N channel MO3)
The source of transistor M68 is connected to the drain of N-channel MO3) transistor M75, and the source of transistor M68 is connected to the drain of P-channel MO3I
- The transistor M67 and the N-channel MO3I transistor M68 constitute an inverter Ill. The gate of P-channel MOS transistor M67 and the gate of N-channel MOS transistor M6B, which are input terminals of inverter 111, and N-channel MOS transistor M6
1 and the connection point of N-channel MO3) transistor M62 are connected. The connection point between the drain of P-channel MOS transistor M67, which is the output terminal of inverter 1, and N-channel MO3) transistor M6B is
P channel MO3) transistor M6 which is the input terminal of 2
Gate of 9 and N-channel MO3I - transistor M70
connected to the connection point to the gate.
ＰチャネルＭＯＳトランジスタＭ６９のドレインとＮチ
ャネルＭＯ３）ランジスタＭ７０のドレインとが互いに
接続され、ＰチャネルＭＯ３）ランジスタＭ６９のソー
スが電源ライン１１に接続され、ＮチャネルＭＯ３Ｉ−
ランジスタＭ７０のソースがＮチャネルＭＯ３）ランジ
スタＭ７５のドレイに接続され、ＰチャネルＭＯ３）ラ
ンジスタＭ６９及びＮチャネルＭＯ３）ランジスタＭ７
０によりインバータ１１２が構成される。インノ〈−タ
１１２の出力端子であるＰチャネルＭＯ３）ランジスタ
Ｍ６９のドレインとＮチャネルＭＯ３）ランジスタＭ７
０のドレインとの接続点が、インバータ１１３の入力端
子であるＰチャネルＭＯＳトランジスタＭ７１のゲート
及びＮチャネルＭ０ＳトランジスタＭ７２のゲートに接
続される。The drain of P-channel MOS transistor M69 and the drain of N-channel MO3) transistor M70 are connected to each other, the source of P-channel MOS transistor M69 is connected to power supply line 11, and N-channel MO3I-
The source of transistor M70 is connected to the drain of N-channel MO3) transistor M75, P-channel MO3) transistor M69 and N-channel MO3) transistor M7.
0 constitutes the inverter 112. The drain of the P-channel MO3) transistor M69, which is the output terminal of the inverter 112, and the drain of the N-channel MO3) transistor M7
The connection point with the drain of 0 is connected to the gate of P channel MOS transistor M71 and the gate of N channel M0S transistor M72, which are input terminals of inverter 113.
ＰチャネルＭＯＳトランジスタＭ７１のドレインとＮチ
ャネルＭＯ３）ランジスタＭ７２のドレインとが互いに
接続され、ＰチャネルＭＯ３）ランジスタＭ７１のソー
スが電源ライン１１に接続され、ＮチャネルＭＯ３）ラ
ンジスタＭ７２のソースがＮチャネルＭＯ３Ｉ−ランジ
スタＭ７５のドレインに接続され、ＰチャネルＭＯ３）
ランジスタフ１及びＮチャネルＭＯ３）ランジスタＭ７
２によりインバータ１１３が構成される。インバータ１
１３の出力端子であるＰチャネルＭＯ３）ランジスタＭ
７１のドレインとＮチャネルＭＯ３）ランジスタＭ７２
のドレインとの接続点が、インバータ１１４の入力端子
であるＰチャネルＭＯＳトランジスタＭ７３のゲート及
びＮチャネルＭＯＳトランジスタＭ７４のゲートに接続
される。The drain of the P-channel MOS transistor M71 and the drain of the N-channel MOS transistor M72 are connected to each other, the source of the P-channel MOS transistor M71 is connected to the power supply line 11, and the source of the N-channel MOS transistor M72 is connected to the N-channel MOS transistor M72. - connected to the drain of transistor M75, P-channel MO3)
RANGISTOR 1 and N-channel MO3) RANGISTOR M7
2 constitutes an inverter 113. Inverter 1
P channel MO3) transistor M which is the output terminal of 13
71 drain and N-channel MO3) transistor M72
The connection point with the drain of is connected to the gate of P channel MOS transistor M73 and the gate of N channel MOS transistor M74, which are input terminals of inverter 114.
ＰチャネルＭＯ３）ランジスタＭ７３のドレインとＮチ
ャネルＭＯ３）ランジスタＭ７４のドレインとが互いに
接続され、Ｐチ中ネルＭｏｓ＋、ＡンジスタＭ７３のソ
ースが電源ライン１１に接続され、ＮチャネルＭＯ３Ｉ
−ランジスタＭ７４のソースがＮチャネルＭＯ３）ラン
ジスタＭ７５のドレインに接続され、ＰチャネルＭＯ３
）ランジスタフ３及びＮチャネルＭＯ３Ｉ−ランジスタ
Ｍ７４によりインバータ１１４が構成される。The drain of the P channel MO3) transistor M73 and the drain of the N channel MO3) transistor M74 are connected to each other, the sources of the P channel Mos+ and A transistor M73 are connected to the power supply line 11, and the drain of the N channel MO3) transistor M74 is connected to the power supply line 11.
- the source of transistor M74 is connected to the drain of transistor M75 (N-channel MO3);
) The inverter 114 is constituted by the transistor 3 and the N-channel MO3I transistor M74.
インバータ１１４の出力端子であるＮチャネルＭＯ３）
ランジスタＭ７３とＮチャネルＭＯＳトランジスタＭ７
４との接続点が、ＰチャネルＭ○ＳトランジスタＭ５１
のゲートに接続される。ＰチャネルＭＯ３＋−ランジス
タＭ５１は、電源ライン１１と内部電源ライン１２との
間に設けられる。N-channel MO3) which is the output terminal of the inverter 114
Transistor M73 and N-channel MOS transistor M7
The connection point with 4 is the P-channel M○S transistor M51.
connected to the gate. P-channel MO3+- transistor M51 is provided between power supply line 11 and internal power supply line 12.
また、電源ライン１１と、ＮチャネルＭＯ３）ランジス
タＭ７３とＮチャネルＭＯ３）ランジスタＭ７４との接
続点の間に、ＰチャネルＭＯ３）ランジスタＭ７６が設
けられる。このＰチャネルＭＯＳトランジスタＭ７６の
ゲートがインバータ１１の出力端子に接続される。Further, a P-channel MO3) transistor M76 is provided between the power supply line 11 and the connection point between the N-channel MO3) transistor M73 and the N-channel MO3) transistor M74. The gate of this P-channel MOS transistor M76 is connected to the output terminal of inverter 11.
スタティックＲＡＭが動作状態となるチップイネーブル
信号ＣＥが「Ｈ」の時には、インバータ■１の出力が「
Ｌ」になるので、ＮチャネルＭＯＳトランジスタＭ７５
がオフし、ＰチャネルＭＯＳトランジスタＭ７６はオン
する。このため、電圧検出回路１５の動作が停止される
とともに、ＰチャネルＭＯＳトランジスタＭ７６がオン
するので、ＰチャネルＭＯ３）ランジスタＭ５１がオフ
される。When the chip enable signal CE, which puts the static RAM into operation, is "H", the output of inverter ■1 is "H".
N channel MOS transistor M75
is turned off, and P channel MOS transistor M76 is turned on. Therefore, the operation of the voltage detection circuit 15 is stopped, and the P-channel MOS transistor M76 is turned on, so that the P-channel MO3) transistor M51 is turned off.
スタティックＲＡＭがスタンバイ状態となるチップイネ
ーブル信号ＣＥが「Ｌ」の時には、インバ′−夕１１１
の出力がｒＨ，になるので、ＮチャネルＭＯ３Ｉ−ラン
ジスタＭ７５がオンし、ＰチャネルＭＯ３）ランジスタ
Ｍ７６がオフし、電圧検出回路１５が動作状態になる。When the chip enable signal CE, which puts the static RAM in standby state, is "L", the inverter 111
Since the output becomes rH, the N-channel MO3I transistor M75 is turned on, the P-channel MO3I transistor M76 is turned off, and the voltage detection circuit 15 becomes operational.
電圧検出回路１５が動作状態の時には、電源電圧■９．
の電圧の変化に対応して、ＰチャネルＭＯＳトランジス
タＭ６１とＮチャネルＭＯ３）ランジスタＭ６２との接
続点の電圧が変化し、ＰチャネルＭＯ３）ランジスタＭ
６１とＮチャネルＭＯＳトランジスタＭ６２との接続点
から電源電圧■、Ｄのレベル力検出される。この検出レ
ベルがインバータ１１１〜１１４を介してＰチャネルＭ
Ｏ３トランジスタＭ５１のゲートに供給される。これに
より、電源電圧■。Ｄが低下した場合に、データ保持電
圧が補償される。When the voltage detection circuit 15 is in operation, the power supply voltage ■9.
Corresponding to the change in voltage, the voltage at the connection point between P-channel MOS transistor M61 and N-channel MO3) transistor M62 changes, and P-channel MO3) transistor M
61 and the N-channel MOS transistor M62, the levels of the power supply voltages (2) and (D) are detected. This detection level is applied to the P channel M via inverters 111 to 114.
It is supplied to the gate of O3 transistor M51. This allows the power supply voltage ■. If D decreases, the data retention voltage is compensated.
すなわち、電源電圧■ＤＤのレベルが所定値以上の時に
は、ＰチャネルＭＯ３Ｉ−ランジスタＭ６１とＮチャネ
ルＭＯＳトランジスタＭ６２との接続点での検出電圧は
所定値以上なので、インバータ１１１の出力が「Ｌ」に
なり、インバータ１１２の出力が「Ｈ」になり、インハ
゛−夕１１３の出力が「Ｌ」になり、インバータ１１４
の出力が「Ｈ」になる。したがって、ＰチャネルＭＯ，
Ｓ）ランジスタＭ５１がオフしている。That is, when the level of the power supply voltage DD is above a predetermined value, the detected voltage at the connection point between the P-channel MO3I transistor M61 and the N-channel MOS transistor M62 is above the predetermined value, so the output of the inverter 111 becomes "L". The output of the inverter 112 becomes "H", the output of the inverter 113 becomes "L", and the inverter 114 becomes "H".
The output becomes "H". Therefore, P-channel MO,
S) Transistor M51 is off.
電源電圧ｖａｎが所定値以下になると、ＰチャネルＭＯ
ＳトランジスタＭ６１とＮチャネルＭＯＳトランジスタ
Ｍ６２との接続点での検出電圧は所定値以下になり、イ
ンバータＩｌｌの出力が「Ｈ」になり、インバータ１１
２の出力が「Ｌ」になり、インバータ１１３の出力がｒ
Ｈ，になり、インバータ１１４の出力が「ＬＪになる。When the power supply voltage van becomes below a predetermined value, the P-channel MO
The detected voltage at the connection point between S transistor M61 and N channel MOS transistor M62 becomes less than a predetermined value, and the output of inverter Ill becomes "H", and inverter 11
The output of inverter 113 becomes "L", and the output of inverter 113 becomes "r".
The output of the inverter 114 becomes "LJ".
したがって、ＰチャネルＭＯ３）ランジスタＭ５１がオ
ンする。ＰチャネルＭＯ３Ｉ−ランジスタＭ５１がオン
すると、電源ライン１１と内部電源ライン１２とが接続
され、内部降圧電圧ＶＩＮＴの出力端子４から出力され
る電圧が引き上げられる。Therefore, P-channel MO3) transistor M51 is turned on. When P-channel MO3I-transistor M51 is turned on, power supply line 11 and internal power supply line 12 are connected, and the voltage output from output terminal 4 of internal step-down voltage VINT is raised.
この発明によれば、スタティックＲＡＭが動作状態にあ
る時には、基準電圧発生回路１及び内部電圧制御回路２
を動作させて形成された内部降下電圧■ＩＮＴがスタテ
ックＲＡＭに供給される。スタティックＲＡＭがスタン
バイ状態の時には、基準電圧発生回路１及び内部電圧制
御回路２の動作が停止され、ＭＯＳトランジスタＭ４１
によりデータ保持電圧が確保される。このように、スタ
ンバイ状態の時には基準電圧発生回路１及び内部電圧制
御回路２の動作を停止させることにより、消費電力の低
減をはかることができる。According to this invention, when the static RAM is in the operating state, the reference voltage generation circuit 1 and the internal voltage control circuit 2
The internal voltage drop INT formed by operating the INT is supplied to the static RAM. When the static RAM is in standby state, the operation of the reference voltage generation circuit 1 and the internal voltage control circuit 2 is stopped, and the MOS transistor M41
The data retention voltage is ensured by this. In this manner, by stopping the operations of the reference voltage generation circuit 1 and the internal voltage control circuit 2 during the standby state, power consumption can be reduced.
第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の具体構成を示す接続図、第３図はこの発明の一
実施例の説明に用いるグラフ、第４図は従来の内部電圧
発生回路の説明に用いるブロック図である。
図面における主要な符号の説明。
１：基準電圧発生回路、２：内部電圧制御回路。
３：電源端子、４：内部降下電圧の出力端子。
５：接地端子、７：チップイネーブル信号の入力端子。
代理人 弁理士 杉 浦 正 知
■Fig. 1 is a block diagram of an embodiment of this invention, Fig. 2 is a connection diagram showing a specific configuration of this invention, Fig. 3 is a graph used to explain an embodiment of this invention, and Fig. 4 is a conventional FIG. 2 is a block diagram used to explain an internal voltage generation circuit. Explanation of major symbols in the drawings. 1: Reference voltage generation circuit, 2: Internal voltage control circuit. 3: Power supply terminal, 4: Internal voltage drop output terminal. 5: Ground terminal, 7: Chip enable signal input terminal. Agent Patent Attorney Masato Sugiura■
Claims (1)
を降圧した内部降圧電圧を形成し、スタティックメモリ
に供給するようにした内部降圧回路において、 上記スタティックメモリが保持状態のときには、上記基
準電圧発生回路と上記内部電圧制御回路とをオフ状態に
設定するとともに、上記基準電圧発生回路と上記内部電
圧制御回路とからなる回路よりもその消費電力が小さい
降圧手段を用いてデータ保持電圧を得るようにしたこと
を特徴とする内部降圧回路。[Claims] An internal step-down circuit that forms an internal step-down voltage by stepping down the power supply voltage by a reference voltage generation circuit and an internal voltage control circuit and supplies it to a static memory, when the static memory is in a holding state. , the reference voltage generation circuit and the internal voltage control circuit are set to an OFF state, and data is retained using a step-down means whose power consumption is lower than that of a circuit consisting of the reference voltage generation circuit and the internal voltage control circuit. An internal step-down circuit characterized by obtaining voltage.
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0259806A (en) * | 1988-08-24 | 1990-02-28 | Nec Corp | Converting circuit for power supply voltage |
| EP0454170A2 (en) * | 1990-04-27 | 1991-10-30 | Nec Corporation | Step-down unit incorporated in large scale integrated circuit |
| US5327388A (en) * | 1991-10-15 | 1994-07-05 | Nec Corporation | Semiconductor memory device |
| KR100295055B1 (en) * | 1998-09-25 | 2001-07-12 | 윤종용 | Semiconductor memory device having internal voltage converter whose voltage is variable |
| KR100468513B1 (en) * | 2001-06-15 | 2005-01-27 | 미쓰비시덴키 가부시키가이샤 | Semiconductor memory device operating with low power consumption |
| US6870778B2 (en) | 2002-03-20 | 2005-03-22 | Fujitsu Limited | Semiconductor device including a voltage monitoring circuit |
| WO2010146640A1 (en) * | 2009-06-15 | 2010-12-23 | パナソニック株式会社 | Semiconductor integrated circuit device and electronic equipment |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62282316A (en) * | 1986-05-31 | 1987-12-08 | Toshiba Corp | Power voltage drop circuit for semiconductor integrated circuit |
-
1988
- 1988-07-29 JP JP63191547A patent/JP2759969B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62282316A (en) * | 1986-05-31 | 1987-12-08 | Toshiba Corp | Power voltage drop circuit for semiconductor integrated circuit |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0259806A (en) * | 1988-08-24 | 1990-02-28 | Nec Corp | Converting circuit for power supply voltage |
| EP0454170A2 (en) * | 1990-04-27 | 1991-10-30 | Nec Corporation | Step-down unit incorporated in large scale integrated circuit |
| US5327388A (en) * | 1991-10-15 | 1994-07-05 | Nec Corporation | Semiconductor memory device |
| KR100295055B1 (en) * | 1998-09-25 | 2001-07-12 | 윤종용 | Semiconductor memory device having internal voltage converter whose voltage is variable |
| US6359459B1 (en) | 1998-09-25 | 2002-03-19 | Samsung Electronics Co., Ltd. | Integrated circuits including voltage-controllable power supply systems that can be used for low supply voltage margin testing and related methods |
| KR100468513B1 (en) * | 2001-06-15 | 2005-01-27 | 미쓰비시덴키 가부시키가이샤 | Semiconductor memory device operating with low power consumption |
| US6870778B2 (en) | 2002-03-20 | 2005-03-22 | Fujitsu Limited | Semiconductor device including a voltage monitoring circuit |
| WO2010146640A1 (en) * | 2009-06-15 | 2010-12-23 | パナソニック株式会社 | Semiconductor integrated circuit device and electronic equipment |
| JP5195915B2 (en) * | 2009-06-15 | 2013-05-15 | パナソニック株式会社 | Semiconductor integrated circuit device and electronic apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2759969B2 (en) | 1998-05-28 |
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