JPH023966A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH023966A JPH023966A JP15117488A JP15117488A JPH023966A JP H023966 A JPH023966 A JP H023966A JP 15117488 A JP15117488 A JP 15117488A JP 15117488 A JP15117488 A JP 15117488A JP H023966 A JPH023966 A JP H023966A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- wiring
- films
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 229910052751 metal Inorganic materials 0.000 claims abstract description 49
- 239000002184 metal Substances 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は半導体装置、特にバーツナライズされたゲート
アレイのようにアプリケーションに応じて後に配線処理
を行うようにした半導体装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a semiconductor device, and particularly to a semiconductor device such as a universalized gate array, which is subjected to wiring processing later depending on the application.
(従来の技術)
従来よりバーツナライズされたゲートアレイ等の半導体
装置は広く知られている。このゲートアレイでは金属配
線以前までの製造工程を完了した半導体ウェファを量産
しておき、ユーザのアプリケーションに応じた金属配線
を加えることによって目的とする回路を実現するように
している。(Prior Art) Semiconductor devices such as verticalized gate arrays have been widely known. In this gate array, semiconductor wafers are mass-produced with the manufacturing process up to the metal wiring completed, and the desired circuit is realized by adding metal wiring according to the user's application.
(発明が解決しようとする課題)
上述した従来のゲートアレイにおいては、所望の回路を
構成するための金属配線処理は一般に多層配線技術が採
用されているが、層数に応じたマスクが必要である。現
在主流となっている2層アルミ配線では最低5枚のマス
クが必要であり、3層アルミ配線では7枚のマスクが必
要となる。このように多数のマスクを各アプリケーショ
ン毎に準備しなければならないのでマスクに多額の費用
が掛かり、コスト高となる欠点がある。また、アプリケ
ーションに応じて総ての金属配線処理をおこなっている
ので、製造時間が長くなり、緊急の要求に応えるのが困
難となっている。(Problem to be Solved by the Invention) In the conventional gate array described above, multilayer wiring technology is generally adopted for metal wiring processing to configure a desired circuit, but masks are required depending on the number of layers. be. Two-layer aluminum wiring, which is currently the mainstream, requires at least five masks, and three-layer aluminum wiring requires seven masks. Since a large number of masks must be prepared for each application, a large amount of money is required for the masks, resulting in high costs. In addition, all metal wiring is processed according to the application, which increases manufacturing time and makes it difficult to meet urgent demands.
本発明の目的は上述した従来の欠点を除去し、使用する
マスクの枚数を減らし、コストの低減を図ることができ
るとともにアプリケーションに応じた金属配線処理を短
時間で行うことができる半導体装置を提供しようとする
ものである。The purpose of the present invention is to provide a semiconductor device that eliminates the above-mentioned conventional drawbacks, reduces the number of masks used, reduces costs, and allows metal wiring processing to be performed in a short time according to the application. This is what I am trying to do.
(課題を解決するための手段)
本発明による半導体装置は、多数のウェルおよび半導体
領域を形成した半導体基体ど、この半導体基体の表面に
形成され、前記ウェルに対するコンタクトホールを形成
した第1の絶縁膜と、この第1絶縁膜上に所定のパター
ンにしたがって形成され、前記コンタクトホールを介し
て前記ウェルに電気的に接続された少なくとも2個の電
源配線用金属膜と、これら電源配線用金属膜および前記
第1絶縁膜上に一様に形成された第2の絶縁膜とを具え
ることを特徴とするものである。(Means for Solving the Problems) A semiconductor device according to the present invention includes a semiconductor substrate having a large number of wells and semiconductor regions formed therein, and a first insulator formed on the surface of the semiconductor substrate and having a contact hole for the wells. at least two metal films for power wiring formed on the first insulating film according to a predetermined pattern and electrically connected to the well via the contact hole; and these metal films for power wiring. and a second insulating film uniformly formed on the first insulating film.
(作 用)
本発明では総ての金属配線処理をアプリケーションに応
じて行うのではなく、第1層の金属配線を予め形成して
おくものである。この場合、予め形成しておく第1層の
金属配線としては、各アプリケーションに応じて選択的
に形成されるものは除き、どのようなアプリケーション
でも共通に形成される電源配線用金属膜を施しておく。(Function) In the present invention, all metal wiring processing is not performed according to the application, but the first layer of metal wiring is formed in advance. In this case, the first layer of metal wiring formed in advance is a metal film for power supply wiring that is commonly formed for any application, except for those that are selectively formed according to each application. put.
また、後述する実施例では、半導体基体に形成された各
種半導体領域およびゲート電極に電気的に接続された信
号配線用金属膜も予め形成しておく。このように第1層
の金属膜を施しておくので、各アプリケーションに応じ
た後の金属配線処理はきわめて簡単となり、必要とする
マスクの枚数も大幅に少なくなるとともに後の金属配線
処理を短期間で行うことができる。さらに、電源配線用
金属膜はチップのほぼ全面に亘って存在させることがで
きるので、電流密度が小さくなってエレクトロマイグレ
ーションを防止できる上、電磁シールドとしての機能も
併せ持つようになり、ノイズによる影響を受けにくい半
導体装置を実現することができる。Further, in the embodiments to be described later, a metal film for signal wiring electrically connected to various semiconductor regions and gate electrodes formed on the semiconductor substrate is also formed in advance. Since the first layer of metal film is applied in this way, subsequent metal wiring processing according to each application is extremely simple, the number of masks required is significantly reduced, and subsequent metal wiring processing can be completed in a short period of time. It can be done with Furthermore, since the metal film for power wiring can be present over almost the entire surface of the chip, the current density is reduced and electromigration can be prevented, and it also functions as an electromagnetic shield, reducing the effects of noise. It is possible to realize a semiconductor device that is less susceptible to susceptibility.
(実施例)
第1図は本発明の半導体装置の基本的構成を示す線図的
平面図である。半導体チップ1の中には多数のセル2が
マトリックス状に配列形成されている。半導体チップ1
の表面には第1の絶縁膜3が一様に形成されており、こ
の絶縁膜の上には電源配線を構成する金属膜4および5
がインターデイジット型(交差指型)に形成されている
。一方の電源配線用金属膜4は電源電圧VSSに接続さ
れるものであり、他方のN源配線用金属膜5は電源電圧
V。、に接続されるものであるから、以後ν、。(Embodiment) FIG. 1 is a diagrammatic plan view showing the basic configuration of a semiconductor device of the present invention. A large number of cells 2 are arranged in a matrix in a semiconductor chip 1 . semiconductor chip 1
A first insulating film 3 is uniformly formed on the surface of the insulating film 3, and metal films 4 and 5 constituting the power supply wiring are formed on this insulating film.
is formed in an interdigital shape (interdigital shape). One metal film 4 for power supply wiring is connected to power supply voltage VSS, and the other metal film 5 for N source wiring is connected to power supply voltage VSS. Since it is connected to , hereafter ν,.
膜およびV。0膜とも略称することにする。membrane and V. It will also be abbreviated as 0 film.
第1図に示すように、VSS膜4およびV。0膜5はイ
ンターデイジット型となっているため半導体チップ1の
表面のほぼ全体を漬うようになっている。したがって、
これらの金属膜4,5は電磁シールドとしての機能も果
たすようになり、ノイズによる影響を受けにくくなって
いる。第1図では示していないが、第1絶縁膜3および
金属膜4゜5の上には第2の絶縁膜が一様に形成されて
いる。As shown in FIG. 1, the VSS film 4 and V. Since the zero film 5 is of an interdigital type, it covers almost the entire surface of the semiconductor chip 1. therefore,
These metal films 4 and 5 also function as an electromagnetic shield, making them less susceptible to noise. Although not shown in FIG. 1, a second insulating film is uniformly formed on the first insulating film 3 and the metal film 4.5.
第2図は本発明による半導体装置の一実施例であるゲー
トアレイの1つのセル11の構成を詳細に示すものであ
り、第3図は第2図のA−A線に沿って切った断面図で
ある。本例では、大形のトランジスタを4個、小形のト
ランジスタを2個設けた6トランジスタ構造となってい
る。VSSに接続される電源配線用金属膜12およびV
OIDに接続される電源配線用金属膜13は第1図に示
したものと同様に半導体チップのほぼ全体の表面を覆う
ように交互に形成されている。VSS膜12に形成した
大きな開口12aの内部には2個のnpn型の大形トラ
ンジスタのソースコンタクト膜14. 15と共通ドレ
インコンタクト膜16を形成し、小さな開口12b(実
際には開口12aと連続している)にはnpn型の小形
トランジスタのソースおよびドレインコンタクト膜17
および18を形成する。VSS膜12にはさらに小形ト
ランジスタのソースおよびドレインコンタクト膜17.
18の上方および下方に小さな開口12cおよび12
dをあけ、これらの開口の中に小形トランジスタのゲー
トコンタクト膜19および20を形成する。さらにVS
S膜12の大きな開口の上下には2個の大形トランジス
タのゲートコンタクト膜21.22および23.24を
形成する。van膜13についても」二連したVSS膜
と同様に構成する。すなわち、2個の大形トランジスタ
のソースおよびドレインコンタクト膜31.32および
33を大きな開口13aの中に形成し、小形トランジス
タのソースおよびドレインコンタクト膜34および35
を小さな開口13bの中に形成し、小形トランジスタの
ゲートコンタクト膜36および37を開口13Cおよび
13dの中に形成し、大形トランジスタのゲートコンタ
クト膜38゜39および40.41をvDn膜の外側に
形成する。FIG. 2 shows in detail the structure of one cell 11 of a gate array which is an embodiment of a semiconductor device according to the present invention, and FIG. 3 is a cross section taken along line A-A in FIG. It is a diagram. This example has a six-transistor structure including four large transistors and two small transistors. Metal film 12 for power supply wiring connected to VSS and V
The power wiring metal films 13 connected to the OIDs are alternately formed so as to cover almost the entire surface of the semiconductor chip, similar to that shown in FIG. Inside the large opening 12a formed in the VSS film 12, source contact films 14 of two large npn type transistors are formed. 15 and a common drain contact film 16 are formed, and a source and drain contact film 17 of an npn type small transistor is formed in the small opening 12b (actually continuous with the opening 12a).
and 18. The VSS film 12 further includes source and drain contact films 17 for small transistors.
Small openings 12c and 12 above and below 18
d, and gate contact films 19 and 20 of small transistors are formed in these openings. Furthermore, VS
Gate contact films 21.22 and 23.24 of two large transistors are formed above and below the large opening in the S film 12. The van film 13 is also constructed in the same manner as the two VSS films. That is, the source and drain contact films 31, 32 and 33 of the two large transistors are formed in the large opening 13a, and the source and drain contact films 34 and 35 of the small transistor are formed in the large opening 13a.
are formed in the small opening 13b, the gate contact films 36 and 37 of the small transistor are formed in the openings 13C and 13d, and the gate contact films 38, 39 and 40.41 of the large transistor are formed outside the vDn film. Form.
第3図の断面図に示すように、van膜13の下側では
p型半導体基板51の表面にn型ウェル52を形成し、
このウェル内に多数のp型頭域を形成する。As shown in the cross-sectional view of FIG. 3, an n-type well 52 is formed on the surface of a p-type semiconductor substrate 51 under the van film 13,
A number of p-type heads are formed within this well.
一方Vss膜12の下側にはp型ウェル(または半導体
基体そのもの)に多数のn型領域が形成されている。第
2図に示すようにVSS膜12はウェルコンタクト53
および54によりp型ウェルに接続され、vno膜1膜
上3ェルコンタクト55および56によりn型ウェル5
2に接続されている。第3図に示すように半導体基体5
1の表面には第1絶縁膜57を形成し、上述した電源配
線用金属膜12.13や信号配線用金属膜14〜24.
31〜41はこの第1絶縁膜の上に形成されている。ま
た、これらの金属膜は第1絶縁膜57にあけたコンタク
トホールを介して下側の半導体領域やゲート電極に接続
されている。さらに第3図に示すように金属膜の上には
第2絶縁膜58を一様に形成し、金属膜の酸化による劣
化を防止するようにする。On the other hand, under the Vss film 12, a large number of n-type regions are formed in a p-type well (or the semiconductor substrate itself). As shown in FIG. 2, the VSS film 12 has a well contact 53
and 54 to the p-type well, and the n-type well 5 is connected to the n-type well 5 by the 3 well contacts 55 and 56 on the vno film 1.
Connected to 2. As shown in FIG.
1, a first insulating film 57 is formed on the surface of the metal film 12.13 for power wiring and the metal film 14-24.1 for signal wiring.
31 to 41 are formed on this first insulating film. Further, these metal films are connected to the lower semiconductor region and the gate electrode through contact holes formed in the first insulating film 57. Furthermore, as shown in FIG. 3, a second insulating film 58 is uniformly formed on the metal film to prevent deterioration of the metal film due to oxidation.
上述したように本発明においては、各種の必要な半導体
領域を形成するとともにゲート酸化膜を介してゲート電
極膜を形成した半導体基体51の表面に第1絶縁膜57
を形成し、その上に第1絶縁膜にあけたコンタクトホー
ルを介してウェルに接続したVSS膜12、VDD膜1
3等の電源配線用金属膜を形成するとともに第1絶縁膜
にあけたコンタクトホールを介して半導体領域やゲート
電極に接続した信号配線用金属膜14〜24.31〜4
1を形成し、さらにその上に第2絶縁膜58を一様に形
成してゲートアレイを構成する。各アプリケーションに
応じて所望の回路を構成するには第2絶縁膜に所望のパ
ターンのコンタクトホールを形成し、必要な信号配線用
金属膜に接続さた金属膜を1層または2層に亘って形成
すればよい。この場合、電源配線用金属膜や信号配線用
金属膜は予じめ形成されているので、より多くの配線処
理が可能となってゲート使用率が向上し、準備すべきマ
スクの枚数を従来のものに比べて大幅に少なくすること
ができ、したがってコストを低減することができる。ま
た、後に行う配線処理は短時間で行うことができるので
、緊急の需要にも十分に対処することができる。As described above, in the present invention, the first insulating film 57 is formed on the surface of the semiconductor substrate 51 on which various necessary semiconductor regions are formed and a gate electrode film is formed via a gate oxide film.
A VSS film 12 and a VDD film 1 are formed thereon and connected to the well through a contact hole formed in the first insulating film.
Metal films 14 to 24 for signal wiring are connected to the semiconductor region and the gate electrode through contact holes formed in the first insulating film while forming metal films for power supply wiring such as No. 3, etc.; 31 to 4;
1 and then a second insulating film 58 is uniformly formed thereon to form a gate array. To configure a desired circuit according to each application, contact holes with a desired pattern are formed in the second insulating film, and one or two layers of metal film are connected to the required signal wiring metal film. Just form it. In this case, since the metal film for power supply wiring and the metal film for signal wiring are formed in advance, it becomes possible to process more wiring, improving the gate usage rate, and reducing the number of masks that need to be prepared compared to conventional methods. It is possible to reduce the cost significantly compared to the conventional one, thus reducing the cost. Further, since the wiring processing to be performed later can be performed in a short time, it is possible to sufficiently deal with urgent demands.
また、本発明では総てのトランジスタに対するコンタク
ト膜を予じめ形成しであるので、実際に回路を構成する
場合には使用されないコンタクト膜もあるが、ゲート使
用率は50〜75%と大きいので、大半のコンタクト膜
は使用されることになり、大きな無駄が生ずることはな
い。In addition, in the present invention, contact films for all transistors are formed in advance, so some contact films are not used when actually configuring the circuit, but the gate usage rate is as high as 50 to 75%. , most of the contact film will be used, and no major waste will occur.
本発明は上述した実施例に限定されるものではなく、幾
多の変更や変形を加えることができる。The present invention is not limited to the embodiments described above, but can be modified and modified in many ways.
例えば上述した例では6トランジスタ方式のゲートアレ
イとしたが他の構成のゲートアレイとすることもできる
。さらに上述した例では電源配線用金属膜としてvan
膜およびVSS膜を形成したが他の電源配線用金属膜を
形成することもできる。For example, in the above example, the gate array is of a six-transistor type, but a gate array of other configurations may be used. Furthermore, in the above example, van is used as the metal film for power supply wiring.
Although the film and the VSS film are formed, other metal films for power supply wiring can also be formed.
(発明の効果)
」二連した本発明の半導体装置では、半導体基体のウェ
ルに接続された電源配線用金属膜または、この電源配線
用金属膜および各種半導体領域およびゲート電極膜に接
続された信号配線用金属膜を第1絶縁膜上に所定のパタ
ーンにしたがって形成し、その」二に第2絶縁膜を一様
に形成したため、個々のアプリケーションに応じた配線
処理は非常に容易となり、少ない枚数のマスクにより短
時間で行うことができる。すなわち、第1層の金属配線
に要するマスク費用を量産によって分担させることがで
き、コストを低減することができる。また、幅の広い電
源配線用金属膜を半導体チップのほぼ全表面に亘って形
成することができるので、エレクトロマイグレーション
を防止できる上、ノイズによる影響を受けにくい回路を
構成することができる。(Effects of the Invention) In the double semiconductor device of the present invention, the metal film for power supply wiring connected to the well of the semiconductor substrate or the signal film connected to the metal film for power supply wiring and various semiconductor regions and gate electrode films. Since the metal film for wiring is formed on the first insulating film according to a predetermined pattern, and the second insulating film is uniformly formed on the first insulating film, it is very easy to process the wiring according to each application, and the number of sheets can be reduced. This can be done in a short time using a mask. That is, the mask cost required for the first layer metal wiring can be shared through mass production, and the cost can be reduced. Further, since a wide metal film for power supply wiring can be formed over almost the entire surface of the semiconductor chip, electromigration can be prevented and a circuit that is less susceptible to noise can be constructed.
第1図は本発明による半導体装置の基本的構成を示す線
図的平面図、
第2図は本発明によるゲートアレイの一実施例のセルの
構造を示す平面図、
第3図は同じくそのA−A線に沿って切った断面図であ
る。
■・・・半導体チップ 2・・・セル3・・・第1
絶縁膜
4.5・・・電源配線用金属膜
11・・・セル 12.13・・・電源配
線用金属膜14〜24.31〜41・・・信号配線用金
属膜51・・・半導体基体
58・・・第2絶縁膜FIG. 1 is a diagrammatic plan view showing the basic configuration of a semiconductor device according to the present invention, FIG. 2 is a plan view showing the structure of a cell of an embodiment of a gate array according to the present invention, and FIG. - It is a sectional view cut along the A line. ■...Semiconductor chip 2...Cell 3...1st
Insulating film 4.5... Metal film for power wiring 11... Cell 12.13... Metal film for power wiring 14-24. 31-41... Metal film for signal wiring 51... Semiconductor substrate 58...Second insulating film
Claims (1)
体と、この半導体基体の表面に形成され、前記ウェルに
対するコンタクトホールを形成した第1の絶縁膜と、こ
の第1絶縁膜上に所定のパターンにしたがって形成され
、前記コンタクトホールを介して前記ウェルに電気的に
接続された少なくとも2個の電源配線用金属膜と、これ
ら電源配線用金属膜および前記第1絶縁膜上に一様に形
成された第2の絶縁膜とを具えることを特徴とする半導
体装置。 2、前記半導体基体にはゲート絶縁膜を介してゲート電
極を形成し、前記第1絶縁膜には前記半導体領域および
ゲート電極に対するコンタクトホールをも形成し、第1
絶縁膜上にはこれらコンタクトホールを介して半導体領
域およびゲート電極に電気的に接続された多数の信号配
線用金属膜をも形成したことを特徴とする請求項1記載
の半導体装置。[Scope of Claims] 1. A semiconductor substrate in which a large number of wells and semiconductor regions are formed, a first insulating film formed on the surface of this semiconductor substrate and in which a contact hole for the well is formed, and this first insulating film. at least two metal films for power supply wiring formed on the top according to a predetermined pattern and electrically connected to the well through the contact hole, and on these metal films for power supply wiring and the first insulating film. A semiconductor device comprising a second insulating film uniformly formed. 2. A gate electrode is formed on the semiconductor substrate via a gate insulating film, a contact hole for the semiconductor region and the gate electrode is also formed in the first insulating film, and a first
2. The semiconductor device according to claim 1, further comprising a plurality of signal wiring metal films electrically connected to the semiconductor region and the gate electrode via these contact holes.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15117488A JPH023966A (en) | 1988-06-21 | 1988-06-21 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15117488A JPH023966A (en) | 1988-06-21 | 1988-06-21 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH023966A true JPH023966A (en) | 1990-01-09 |
Family
ID=15512925
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15117488A Pending JPH023966A (en) | 1988-06-21 | 1988-06-21 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH023966A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003025986A (en) * | 2001-07-11 | 2003-01-29 | Aisin Seiki Co Ltd | Negative pressure type booster |
-
1988
- 1988-06-21 JP JP15117488A patent/JPH023966A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003025986A (en) * | 2001-07-11 | 2003-01-29 | Aisin Seiki Co Ltd | Negative pressure type booster |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4412237A (en) | Semiconductor device | |
JPS5922358A (en) | Semiconductor storage device | |
KR910001424B1 (en) | Basic cell of gate array device | |
JP3057975B2 (en) | Integrated circuit wiring | |
JPH023966A (en) | Semiconductor device | |
JPH0689988A (en) | Semiconductor integrated circuit device | |
JPH0387063A (en) | Memory cell array of planar cell structure | |
JPH0254670B2 (en) | ||
JPS6070742A (en) | Master slice type semiconductor device | |
JPH0689989A (en) | Semiconductor integrated circuit device | |
JPH0475664B2 (en) | ||
JPS6318339B2 (en) | ||
JPS60110137A (en) | Semiconductor device | |
JPH0371788B2 (en) | ||
JP2876658B2 (en) | Semiconductor device | |
JPH05144943A (en) | Semiconductor integrated circuit | |
JP2002050696A (en) | Method for manufacturing semiconductor integrated circuit device and the semiconductor integrated circuit device | |
JPH0325947B2 (en) | ||
JP2001177357A (en) | Differential amplifier | |
JPS5871652A (en) | Semiconductor memory device | |
JPH06318686A (en) | Gate array | |
JPH03145762A (en) | Master slice integrated circuit | |
JPH04322460A (en) | Semiconductor memory device | |
JPH02164064A (en) | Manufacture of semiconductor integrated circuit | |
JPS62293670A (en) | Semiconductor memory device |