JPH0239203A - フアジイ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （２）技術分野 この発明は、ファジィ制御アルゴリズムを用いた制御装
置に関する。

（イ）従来技術 ファジィ制御はファジィ集合論の応用として考えられた
新しい制御理論である。近年さかんに研究がなされてい
る。

ファジィ制御は、８葉により表現される曖昧な制御概念
を定式化して、機器の制御を実行しようとする、一種の
人工知能的な制御手法である。

たとえば、炉の温度制御や、車輌の運転など、オペレー
タ（人間）が経験や知識をベースとして、曖昧な情報を
もとに、機器を制御する、といった例が多くみられる。

このような人間の知識や情報の助けを必要とする制御対
象を、人間の知識や経験を制御アルゴリズムの中に盛り
こんで制御装置を作り、人間が操作するのと同等の性能
を得ようとするものがファジィ制御である。

実際、ファジィ制御は、地下鉄の自動制御「計測自動制
御学会論文集１９−１１．　ｐ８７３．　’８３ｊ　、
自動車の速度制御「計測自動制御学会論文集２１−９゜
ｐ９８４．　’８４Ｊ　：２どに実用化が試みられ、成
功を収めつつある。

また機器の制御だけで２＜、画像処理や音声認識「数理
科学’８７．２月号コなどの分野でも有効であると考え
られ、研究がなされている。

このように、応用研究ははじまったばかりであるが、フ
ァジィ制御方式そのもののアルゴリズムは、はぼかたま
った形に整備されてきている。

（つ）　ファジィ制御のアルゴリズム はじめに、ファジィ制御のアルゴリズムの概略を説明す
る。

列車の速度制御を例にとって、ファジィ制御アルゴリズ
ムを説明する。

運転者（人間）が感覚的に速度をとらえる場合について
考える。

たとえば、速度が３０ｋｍ／ｈ　　ならば「遅い」と感
じ、１１００ｋ／ｈならば「速い」と感じる。「ちょう
どよい」と感じられる速度もある。

このような感覚的な概念を、数学的に取扱うことを可能
にするために、ファジィ集合と呼ばれる集合を用いて表
記する。

ファジィ集合は、ある確定的な量を、人間の感覚として
表現される「言葉」への属性の度合いの量として表現す
る。

その度合いを定める関数をメンバシップ関数と呼ぶ。

第１図にメンバシップ関数の例を示す。これは、列車の
速度に関するメンバシップ関数である。このメンバシッ
プ関数は、速い（Ｌ）、ちょうどよい（Ｍ）、遅い（Ｓ
）の３つの関数からなる。これらの関数はＯから１の値
を持つ。これら関数の値の和は１である。

横軸は列車速度で、速度Ｖの関数としてメンバシップ関
数が定義される。

この例では、４０ｋｍ／ｈ　という速度量の「遅い」と
いう概念への属性は０．２．「ちょうどよい」という概
念への属性は０．８となる。

列車の速度を制御するためには、モータに供給する電流
量を制御しなければならない。

モータに供給する電流に対しても、メンバシップ関数を
用いて、大きさを表現することができる。

第２図にこれを示す。

メンバシップ関数は、大きい（ロ）、普通（至）、小さ
い（Ｓ）の３つである。大きいと小さいは重なるところ
がない。しかし、普通と小さい、普通と大きいは重なっ
ている。横軸がモータ電流である。ひとつの電流値ｌに
対して、ふたつの概念が有限の属性を持って対応するの
で、ファジィ制御なのである。

運転者は、自分が感じる速度感覚に応じて電流量を定め
ていると考える事ができる。

これは次のようなルールで表現できる。

（ａ）　　もし速度が（遅い）ならば、モータへの電流
値は（大きい）とする。

（６）　もし速度が（ちょうどよい）ならば、モータへ
の電流値は（普通）とする。

（Ｃ）　　もし速度が（速い）ならば、モータへの電流
値は（小さい）とする。

大きい、速いなどの量をＬ　（Ｌａｒｇｅ　）、ちょう
どよいをＭ　（Ｍｅｄｉｕｍ　）、小さい、遅いをＳ　
（Ｓｍａｌｌ）と記号化すると、上記の条件は次の様に
なる。

（ａ）　　ＩＦ（ｖ　ｉｓ　Ｓ）　　ｔｈｅｎ　（Ｉ　
ｉｓ　Ｌ）（ｂ）　　ＩＦ（ｖｉｓＭ）　　ｔｈｅｎ（
ＩｉｓＭ）（ｃ）　　ＩＦ（ｖ　ｉｓ　Ｌ）　　ｔｈｅ
ｎ　（Ｉ　ｉｓ　Ｓ）さて、問題は、（ａ）〜（Ｃ）の
条件と、現在の速度量からいかに電流値Ｉを定めるかと
いう事である。

この演算には、これからＭＩＮ１ＭＡＸ法と呼ばれる方
法が多く採用される。

今ｉ番目の条件を、 ＩＦ、ｖ　ｉｓ　Ａｉ　　ｔｈｅｎ　　Ｉ　ｉｓ　Ｂｉ
と書く。Ｖに関する条件項を前件、Ｉに関する項（出力
項）を後件と呼ぶ。

現在の列車速度としてＶ□が得られているとする。

Ｖ□もまた、ｖ＝ｖｏで「ｖ□らしさ」が１となるファ
ジィ集合と考えることが可能である。これを第３図に示
す。

ＶＯのＡｉに対する属性もまた集合であり、それをＣｉ
とする。ＣｉはｖｏとＡｉの積集合となる。これを次の
ように表わす。

Ｃｉ　＝　ｖ□　Ａ　　Ａｉ この演算は、すべてのＶの領域してわたって’Ｖｏの値
とＡｉの値とを比較して、小さい方を採ることに等しい
。

いまｖｏは、ｖ＝ｖｏのみ１となる集合であるから、Ｃ
ｉもｖ＝ｖｏのみである値をとる集合となる。

もちろんＶが曖昧な量としてしか測定できずに、ある拡
がりをもったメンバシップで表わされるなら、Ｃ１もあ
る拡がりをもったメンバシップ関数となる。

さて、今までの前件での属性Ｃｉを、後件に反映させな
ければならない。このため、後件工のすべての領域にわ
たってＣｉの最大値をとるような新しい集合Ｃ１′を作
り、後件Ｂｉとの積集合を求める。

Ｂｉ’　＝　　ＣＩ　Ａ　　Ｂｉ　　　　　　　　（２
）この演算は入力がＶ□であるときの条件ｉにおけるＢ
ｉの、制御用カニに対する貢献度と、とらえることがで
きる。

以上のような演算をすべての条件に対して施すと、条件
の個数分だけＢｌが作られる。Ｂｉ′は入力ｖｏに見合
った形で大きさが修正されている事になる。

それらすべての総合として出力Ｉを定めるために、まず
Ｂｌをすべて加えた集合りを求める。

Ｄ　　＝　Ｖ　Ｂｉ’　　　　　　　　　　（３）これ
は、工の領域のそれぞれにおいて、すべてのＢｌの要素
の最大値を求めて新にな集合とすることに等しい。

箱は実際には複雑な形状のメンバシップ関数である。

最終的な制御用カニｏはＩＭの重心を求める事によって
定める。

以上がファジィ演算のあらましである。

ここでファジィ演算についてまとめておくと、＋１）　
　入力値と各条件の前件のメンバシップ関数との間でＭ
ＩＮ演算を行なうｏ　（ＣＬ　＝ｙｏＡＡｉ　）（２＋
　　（１１で得られた値と各条件の後件メンバシップ関
数との間で、ＭＩＮ演算を行なう。

（Ｂｉ’　＝　Ｃｉ’△Ｂｉ　） （３）　　その結果得られた各メンバシップ関数ｔ−ｔ
−べて重ねあわせる（　ＭＡＸ演算を施す）。

（Ｄ　＝ＹＢｉ’　） （４）最終メンバシップ関数より、重心位置を求め出力
値とする。

という手順よりなる。第４図にこれを示す。第４図（１
）は前件のメンバシップ関数を示す。条件（ａ）、（至
）、（Ｃ）に対応している。

入力の速度がｖｏであるとする。（ａ）は「遅い」のメ
ンバシップ関数であるが、ｖ＝ｖｏに対し、属性はＯで
ある。（ｂ）は「ちょうどよい」のメンバシップ関数で
ある。ｖ＝ｖｏに関して有限の属性がある。

（Ｃ）は「速い」のメンバシップ関数である。ＶＯに対
し有限の属性がある。

第４図（２）は後件のメンバシップ関数を示す。これを
前件の属性値で切る。切った部分が斜線によってあられ
されている。属性値で切るので「ＭＩＮＪというのであ
る。

第４図（３）は後件のメンバシップ関数を属性値で切っ
た（２）の関数を重ね合わせたものである。このように
重ね合わせるので「ＭＡｘ」というのである。

（３）の図形の重心を計算して出力値とする。

以上に説明したものは単純な例にすぎない。制御目的、
対象により、条件、メンバシップ関数が変わってくる。

ファジィ制御の性能は、その条件の選び方や条件の数、
またメンバシップ関数の形によっても左右される。

たとえば速度に関する概念を、「遅い」、「ちょうどよ
い」、「速い」だけでなく、「比較的遅い」や「比較的
速い」といった概念を導入する事も考えられる。この場
合のメンバシップ関数の例を第１３図（ａ）に示す。

さらにメンバシップ関数を単純な直線ではなく、ｅｘｐ
関数によって表現する、といったことも考えられる。こ
れを第１３図（ｂ）に例示する。

これらの条件の数や、メンバシップ関数の形は、実行し
ようとする制御に対して適切に選ぶ必要がある。

しかし、条件数が増えたり、メンバシップ関数の表現が
複雑になったりすると、それらに対する処理の手間も増
えることになる。

に）　発明が解決しようとする問題点 現在ま・でに行われてきたファジィ制御に関する最大の
問題点は、演算量が膨大で、コンピュータを用いて処理
した場合、処理時間が長くなりすぎる、という事である
。

このため、応答の速い制御対象（たとえばＤＣＣモーフ
ど）の制御に適用する事が難しい。これらのものに適用
されて成功した例がない。

炉の温度制御や車輌の速度制御のように、制御対象に制
御入力を加えてから、その影響が出力に現われるまでの
時間が数秒〜数分という応答の遅い制御対象にのみ、フ
ァジィ制御が試みられたにすぎない。

もつと、応答速度の速い制御対象に対しても有効に適用
できるファジィ制御装置が期待されている。

近年この問題を解決するために、第１図に示したメンバ
シップ関数を電圧レベルで表現する形でアナログ処理を
行うハードウェア装置が提案されている。

Ｐｒｅｐｒｉｎｔｓ　ｏｆ’　２ｎｄ　ＩＦＳＡ　（国
際ファジィ学会）ｐ８２この装置は、今までなされてい
なかったファジィアルゴリズムの完全ハードウェア構成
を導入した点で評価される。

しかしなからのクロツク、完全並列処理といった考え方
からハードウェアの量が多い（装置が大きくなる）とい
う問題点が残されている。

ＧＯ目　　　　　　　的 ファジィ制御アルゴリズムを、ソフトウェアによらず、
完全なハードウェアで構成して高速処理できるようにす
ることが本発明の目的である。

完全なハードウェアであるが、前記状みのようにアナロ
グ処理ではなくディジタル回路で処理することのできる
新規なファジィ制御回路を提供する事が本発明の第２の
目的である。

さらに、パイプライン処理方式を採用する事で、回路規
模が小さくでき、実現が容易なファジィ制御回路を提供
する事が本発明の第３の目的である。

ａ）構成 本発明のファジィ制御回路の一例を第５図に示す。これ
はふたつの条件を扱う例である。もつと多くの条件を扱
うようにしようとすると、メモリ、レジスタ、　ＭＩＮ
回路を条件の数だけ増せばよい。

クロック発生回路１は一定周期のクロックを常時発生し
つづける回路である。このクロックに同期して、データ
は第５図の左から右へ一方向に流れてゆく形で処理され
る。

２つの条件 ＩＦ　ｘ　ｉｓ　Ａ１　　ｔｈｅｎ　　ｙ　ｉｓ　ＢＩ
ＩＦ　ｘ　ｉｓ　Ａ２　　ｔｈｅｎ　　ｙ　ｉｓ　Ｂ２
に対してファジィ演算を行なうものとする。

メモリ５．６は第１の条件の前件Ａ１と後件Ｂ。

とを記憶するものである。

メモリ７．８は第２の条件の前件Ａ２と後件Ｂ２とを記
憶するものである。

ＭＩＮ回路１３．１４は、第４図の（２）に示すように
、メンバシップ関数を、その属性値で切る操作、つまり
ＭＩＮ操作を行うものである。

ＭＡＸ　回路１５　ハ９４４　図（３１に示スヨ５　ｌ
ｘ、ＭＩＮ　回路で求めた結果を重ねあわせ演算するも
のである。

総和回路１６は（４）式の分母を計算するものである。

重み和回路１７は（４）式の分子を計算するものである
。

除算回路１８は（４）式の除算を計算するものである。

メンバシップ関数のｔｉＬｔｉｄ＋（ｖＪＰＩ　）ハ、
７７　）ウェア処理する場合は、単に数字で表わされる
。

前述のアナログ処理するハードウェアでは、横軸は細く
分割され個々の演算素子に対応する。

本発明に於ては時系列処理するので、横軸は時間軸にお
きかえられる。

このため、レベル→時間変換回路３がある。

（→作　用 まず基本的な考え方について述べる。

第４図に示したアルゴリズムにおいて、各メンバシップ
関数は、その横軸である速度や電流値の観測値（確定値
）に対するある「概念」への属性を決定するものである
。

メンバシップ関数をディジクル信号として取扱いやすく
するために一定のサンプリング間隔で分割し、横軸が時
間ｔであるような時系列データに変換する。

第６図にこれを示す。

このように、横軸が時間系列であるところが、本発明の
新規な特徴のひとつである。ただし、縦軸はディジタル
値であり、電圧値で与えるアナログ量ではない。

こうする事により、同一のクロックによって同期して動
作するレジスタを直列に並べた回路構成で、データが一
方向にのみ流れるうちに処理が実行されるようになる。

つまりパイプライン処理がなされる。

このようにすると、メンバシップ関数Ａｉ（ｖ）は、第
６図（ａ）のように連続関数ではなく、点の集合で表わ
される第６図（ロ）のようになる。変数がＶではなく、
ｔになり、ｔもクロックパルスごとに与えられる離散変
数となる。

メンバシップ関数は、 Ａｉ（ｔ）　＝　　（ａｉｘ、ａｔ２、・・・・・・・
・・、ａｔｍ　）　　　（５）と表わされる。ここでｍ
はメンバシップ関数横軸の分割数である。これは変数Ｖ
の分割数であるが、時間ｔによってＶを置きかえるので
、ｍは、メンバシップ関数を一回掃引する時間（１フレ
ームという）を分割する分割数である。１クロツクごと
に時間軸がサンプリングされるから、ｍクロックが１フ
レームであるという事である。

ａｉｊはａｔ　（ｔ）のｊ番目のサンプリング点に対す
るメンバシップ関数の値である。当然、Ａｉ（ｔ）はｍ
点の値の集合となる。

（６）式の表現は、集合を和記号Σによって表わしたも
のである。単なる和ではないのでｚ−１をそれぞれにつ
けている。ｚ−１は１クロツク分の遅延をあられすＺ変
換因子である。ｊ番目のサンプル点のものは、ｊクロッ
ク分遅延するから　ｚ−ｉがつくのである。

本来、属性を表わす変数町、は Ｏ≦　ａＢ　　≦　１ なる値であるが、ディジタル回路構成のしやすさを考え
て整数表現をとることにする。

すなわち、パイプライン処理を実行するハードウェアの
ビット数ｎによって、 ０　≦　ａ　ｉ　Ｊ≦　２ｎ−１（８）とする。

たとえば、ｎを４ビツトとして回路を構成するなら、０
≦ａｉｊ≦１５である。

このような表現によって処理を行なってもアルゴリズム
の特性上問題はない。最終的に得られる答は同一のもの
となる。

時系列データＡ　ｉ　（ｔ）のサンプリングの時間間隔
をΔｔとする。

サンプリング点１〜ｍまでの１回分のＡｉ（ｔ）の集合
を１フレームと呼ぶ。ｍａｔが１フレームをサンプリン
グするに要する時間である。ｒｉｏｔを１フレ一ム時間
と呼ぶことにする。

クロックパルスの周期をΔｔにする。こうすると、クロ
ックパルスごとに、Ａｉ（ｔ）をサンプリングしてゆく
ことになる。

時系列データＡｉ（ｔ）は第７図に示すようにメモリ素
子に記憶させておく。このメモリ素子は、第５図のメモ
リ５〜８のいずれかである。

アドレス１〜ｍのメモリ領域にデータａｉｌ〜ａｉｍを
メモリ内容として書きこんでおく。

この例では、ｎ＝４で、データの最大値が１５となって
いるが、ビット数ｎは任意である。

第７図（ａ）に於てアドレス１〜ｍが縦に並んでいるの
でメンバシップ函数も縦に描かれている。

ｊ番目のサンプリング点の値Ａ４１を、ｊ番地に記憶さ
せるのである。

メモリ素子のアドレス線には、第７図（ｂ）に示すよう
に、アドレス信号発生回路としてカウンタ２を接続して
おき、周期がΔｔのクロック信号をカウントすることに
より、アドレスを１つづつ変化させる。

そうすると、メモリ素子のデータ出力からは第６図に示
したような時系列データが得られる。

つまり、クロックΔｔごとに、ａｉｌ、ａ１２、・・・
’ｉｎの値が出力されてゆく。

カウンタ２をそこでアドレスカウンタ２という。

アドレスカウンタ２を、ｍまでのカウントでクリアし、
続けて１からカウント開始することにすればＡｉ　（ｔ
）は繰り返し出力される。■フレーム時間ごとに、１フ
レーム出力される。

メモリ素子のｍ以上のアドレスのメモリ内容として別の
メンバシップ関数を書込んでおいて、Ａｉ（ｔ）に続け
て出力させることも可能である。

メモリ素子としてＲＯＭを用いる事ができる。メンバシ
ップ関数は変数Ｖに対してあらかじめ与えられており、
この関係が固定されている場合はＲＯＭが適する。

また、メモリ素子としてＲＡＭを用いることもできる。

ＲＡＭにすると、回路全体が動作中にも、Ａｉの内容を
容易に書き換えることができる。

さらに、メンバシップ関数の形状も、直線の山だけでな
く、ｅ　などの複雑な関数形状とする事も、メモリに予
じめ書き込んでおけばよいだけである。いちいちこの値
を計算しなくてもよい。したがって、関数形状をどのよ
うな複雑なものにしても、全体の演算処理時間が影響を
うけることはない。

すべてをソフトウェアで行うものと、ここで、大キ＜異
なる。ソフトウェアで行なうものは、Ｖに対する関数と
して、いちいち関数の値を計算しなければならず、時間
が掛かるのである。

以上はメンバシップ関数の記憶に関する部分の説明であ
る。

次に、前件の入力値、すなわちメンバシップ関数の独立
変数を、入力しなければならない。入力値Ｖに対するメ
ンバシップ関数の値が属性であり、属性を求める必要が
あるからである。

ファジィコントローラに対する入力は、もちろん制御対
象によって異なる。その制御対象の状態を最も適切に代
表する物理量が選ばれるべきである。この物理量は刻々
測定されている。

どのような物理量であってもよいが、コントローラへの
入力は電圧値に変換されているものとする。

本発明による回路で、入力を表現する電圧値を取扱うた
めには、電圧レベルを、（１〜ｍ）Δｔの間の時間変数
に変換する必要がある。

入力電圧値は、メンバシップ関数の独立変数を与える。

これは第６図（ａ）の横軸の物理量である。

本発明では第６図（ｂ）に示すように、メンバシップ関
数の横軸をΔｔずつの時間軸に置きかえている。

このため、入力電圧を（１〜ｍ）Δｔの時間変換に置換
えなければならないのである。これは第５図のレベル→
時間変換回路３で行なう。

具体的には第８図に示すような回路によって実現する事
ができる。

これまで、メンバシップ関数の独立変数をＶとしてきた
。これは列車速度を例にしたからである。

一般的に述べるため、メンバシップ関数の独立変数をＸ
にかえる。これまでのＶと同じことである。

さて、入力電圧Ｘはアナログ量であるので、１〜ｍのス
テップよりなるディジタル量に変換する。

このＡ／Ｄ変換を行なうのがＡＤコンバータ３０である
。変装置がｒであるとする。

ＡＤコンバータ３０はカウンタ３１につながっている。

カウンタ３１はフレーム開始指示パルスＱを受けてから
クロックパルスを計数する。そして、ｒパルス数えた後
、パルスＲを出力する。

つまり、入力電圧Ｘの最大値をｘｆｆｌａＸとすると。

これはＡＤコンバータでｍに変換される。一般にＸがｒ
にＡＤ変換されるので、 である。ｒ個のパルスを計数するのであるからフレーム
開始指示パルスＱがカウンタに入力されてからの時間Ｔ
は である。Ｔは入力電圧Ｘに比例し、これは時間軸に置換
されたメンバシップ関数の独立変換を与える事が分る。

第５図に於て、アドレスカウンタ２がフレーム先頭指示
パルスＱを発生し、これをレベル→時間変換回路３と、
レジスタ１０，１２に入力している。

実際にはカウンタ３１にｑが入力され、これからｒパル
スを計数する。

同時にアドレスカウンタ２は、Ｏからアドレスを順に発
生する。すると、メモリ５〜８は、第７図に示すように
、順にメモリ内容を出力してゆく。

出力してゆくが、レジスタ９．１１にこのデータを入力
すべきパルスが入らないから、レジスタ９．１１は、メ
モリ５．７のデータを受けつけない。

レベル→時間変換回路３がｒパルス計数して、パルスＲ
が出ると、これがレジスタ９．１１に入り、レジスタ９
．１１は、この時のメモリ内容を記憶する。これは入力
Ｘに対するメンバシップ関数の値である。ＡＩ（Ｘ）、
Ａ２（Ｘ）である。同じことを、第７図の表記で書くと
、ａＩｒ％ａ２ｒという値である。

これは、独立変数Ｘに対するメンバシップ関数Ａ１、Ａ
２の属性である。

第９図によって、時系列的に、同じことを再び説明する
。

第９図の横軸は全て時間である。（ａ）は前件メモリの
出力であるＡｉを示す。（ロ）は入力電圧を時間変換し
たパルス波形を示す。（Ｃ）は、レジスタ９．１１出力
波形を示す。（ｄ）はレジスタ１０．１２の出力波形、
（６０は後件メモリＢ１の出力、（ｆ’）はＣＩＡＢｌ
の値を示す。

前件メモリの出力Ａｉ　（この例では、ｉ＝１．２）は
、１フレームごとに同じ波形を繰返す。縦線はクロック
を示し、黒丸はクロックに於けるメンバシップ関数の値
を示す。

（ｂ）に於′て入力端子Ｘは、１フレーム中のある時刻
Ｔのパルスとして与えられる。Ｔ／ｍΔｔは”　／　ｘ
ｆｆｌｌｌｇである。入力電圧Ｘは変数であるので、１
フレーム中でのパルス位置が変化する。

このパルスＲがレジスタ９．１１をラッチするので、こ
のパルスの入った時の、メンバシップ関数Ａｉの値が、
レジスタ９．１１に格納される。これが第９図（Ｃ）に
示すものである。Ａｉは不変であるが、Ｘが変わるので
、（Ｃ）の波形図に示すように、レジスタ９．１１の内
容は、フレーム周期で変化しつる。

このようにして、入力値Ｘに関する、前件のメンバシッ
プ関数の属性’Ｉｒｓ　’２ｒがレジスタ９．１１にラ
ッチされる。

ここまでがファジィ演算の（１）の段階「入力値と各条
件の前件のメンバシップ関数との間でＭＩＮ演算を行な
う（Ｃ１＝＝　ｖｏＡ　Ａｘ　）　Ｊという部分に当た
る。

この値は、次のフレーム先頭指示ノ々ノνスｑがレジス
タ１０．１２に入った時に、レジスタ９．１１から、レ
ジスタ１０．１２へ移動する。この値を０１′、Ｃ２′
とする。

これが、第９図（ｄ）に示されている。レジスタ１０．
１２の値はフレーム周期に同期して変化しつるが、周期
の中では不変である。これは、１回前のフレーム周期に
おける入力値のメンバシップ関数に対する属性である。

一方、メモリ後件Ｂ１、Ｂ２のメモリ６．８も、アドレ
スカウンタ２によって同じように順にアドレスを走査す
る。したがって、クロックパルスに同期して、メモリ内
容が出力される。第９図（ｅ）に示すようになる。

メモリ内容はレジスタを介さず、直接に、ＭＩＮ回路１
３へ出力される。

ＭＩＮ回路１３はふたつの入口を持ち、これらを比較し
て、小さい方を出力する作用を持つ回路である。

一方の入力は、０１′、Ｃ２′である。

これらは、入力Ｘに対する前件メンバシップ関数の値（
属性）であり１フレ一ム間で不変である。

他方の入力は、クロックごとに変化する。これは後件Ｂ
１、Ｂ２のメモリ内容ｂｉ１、ｂｉ２’・・ｂｉｍだか
らである。

小さい方を出力するのであるから、Ｃ１よりす、。

が小さければ（ｉ＝１．２）、ｂＩＪを出力する。

Ｃ１′よりｂ！ｊが大きければ、Ｃ１′を出力する。　
これは、既に述べたＣ１′△Ｂｉという演算をクロック
ごとに行なっているのである。

ただし、Ｃｉ’は１フレーム前の属性の値である。

ＭＩＮ回路は条件が２つだから２つ図示逼れている。Ｍ
ＩＮ回路は、条件の数だけ必要である。

ＭＩＮ回路１３．１４の出力をＢ１′＝Ｃ１′△Ｂ１、
Ｂｄ＝Ｃ２′△Ｂ２と書く。これは、第４図ファジィ演
算の原理図の（２）に当るものである。出力はクロック
パルスごとの時系列信号である。

次にこれらのＭＡＸを演算しなければならない。

これを実行するのがＭＡＸ回路１５である。第１０図に
ＭＡＸ回路の作用を説明する。クロックごとにＢＩ’、
”２の値ｂ；ｊ１ｂ２′Ｉが入力される。これを比較し
て大きい方を出力する。第１０図の右方の２つのデータ
列がＭＡＸ回路１５に入力されると、左方に示すように
、個々の対応するデータのうち大きいものが出力される
。

さて、ＭＩＮ回路、ＭＡｘ回路というが、具体的には、
第１１図のような回路によって構成する事ができる。

ＭＩＮ　回路ノ場合、入カバＣ１、Ｂｉテアリ、ＭＡＸ
回路の場合、入力は”Ｉ、”２’である。

どちらの回路もまとめて説明するので、入力はＥ、Ｆと
書く。時系列信号として で表わされるものとする。第１１図に於て、入力Ｅはレ
ジスタ３２に、入力Ｆはレジスタ３３に入力され、クロ
ックごとにラッチされる。

レジスタ３２．３３の出力は出カイネーブル入力付バッ
ファ素子３４．３５に接続されてｂＸる。

これは、イネーブル入力に信号が与えられた時のみ、入
力データを、出力へそのまま通すノ（ツファ素子である
。イネーブル入力信号がなければ、出力へはなにものも
与えられない（高インピーダンス状態）。

レジスタ３２．３３のデータＥ、Ｆを比較するために比
較器３６が設けられる。これは、それぞれのデータｅ４
、ｆ、を比較するディジタル比較器である。

Ｅ）Ｆであれば比較器の出力がＨ，１：（Ｆであれば、
出力がしてあるとする。

もちろん、この反対であってもかまわない。

さてＭＡＸ回路にするためには、比較器３６の出力を、
バッファ素子３４のイネーブル入力へ直接に、バッファ
素子３５のイネーブル入力へＮＯＴ素子３８を通して接
続する。

もしもＥ）Ｆであれば、バッファ素子３４がデータＥを
通し、レジスタ３７でラッチされる。反対にＥ（Ｆであ
れば、バッファ素子３５がデータＦを通し、これがレジ
スタ３７でラッチされる。

つまり、値の大きい方がバッファ素子を通り、レジスタ
３７にラッチされる事になる。これはＭＡＸ回路となる
。

反対に、ＮＯＴ素子を、データＥを通すべきバッファ素
子３４に付けかえると、これはＭＩＮ回路になる。

もしも、Ｅ）Ｆであれば、バッファ素子３５が開き、入
力Ｆがレジスタ３７でラッチされる事になる。Ｅ（Ｆで
あれば、バッファ素子３４が開き、入力Ｅがレジスタ３
７でラッチされる。つまり、これはＭＩＮ回路だという
事である。

以上で、Ｅ）Ｆ、Ｅ（Ｆといっているが、実際は集合の
成分町、ｆｊごとの比較をするのである。

ＭＡＸ演算ができると、第４図（３）に示す図形が、時
系列信号として得られたという事である。

さて、回路の最終段階である。ここでは、前段までの演
算処理結果であるメンバシップ関数（第４図（３））を
用いて、その重心位置を求める演算を行なう。

この演算は、通常手間のかかるものである。処理時間も
かなり必要である。

演算処理結果である最終メンバシップ関数をＤで表現す
る。

である。このメンバシップ関数の重心を求めるのである
から、重み和Ｊσと、総和σとを演算しなければならな
い。

重み和は Ｊσ＝、Σ　ｊｄ、　　　　　　　　　　　（１６１で
あり、総和は σ　＝　Σ　ｄｊ（１７） である。そして、重心ｙは割算 Ｊσ ｙ＝□０樽 によって求められる。

総和σを求める演算は、最終段にクロックとともに次々
に到着するデータｄ、を加算器により順次足してゆくこ
とで、容易に実現できる。

重み和Ｊσについては、近年発達してきたＤＳＰ（Ｄｉ
ｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ　）と
呼ばれるＬＳＩを掛は算器として利用する事によって求
める事ができる。

ただし、データを表現するビット数がたかだか４ビット
程度の数値で表現される場合、より簡便な構成が可能で
ある。つまり、メモリ素子に予じめデータを書きこんで
おくテーブルアクセス方式を利用するのである。このよ
うにしても、回路規模はそれほど大きくならない。

最終の割り算については、１フレ一ム時間内で１回の割
り算を実行すればよいのである。これは、市販の割り算
器を使う事ができる。

（り）　多数の条件に対するファジィ演算以上で、条件
がふたつの場合について、本発明の構成、作用を説明し
た。

条件の数が増えた場合にも、本発明を適用できる。

この場合、第１２図（ａ）、（ｂ）に示す、ふたとおり
の構成が可能である。

（ａ）は条件を収めたメモリ素子を条件の数だけ増やし
、これに応じて、ＭＩＮ回路、ＭＡｘ回路などハードウ
ェアの数を増やすものである。

これは、最後のＭＡＸ演算回路が増える分、演算時間が
数クロック分増える。しかし、１クロツクは短いので、
全体の演算時間には大きな影響を与えない。

（′ｂ）は１個のメモリ素子に複数のメンバシップ関数
に対するデータをシリアルに格納し、タイムシェアリン
グ的に処理してゆくものである。メモリ素子はより大き
い容量のものが必要であるが、後段のハードウェアの数
が大幅には増えない。

しかし、１個のメモリ素子の複数の（ｑ個の）メンバシ
ップ関数に対するデータの読出しに、ｑフレーム時間（
ｑｍΔｔ）かかる。これだけかかった後に、重心演算が
できる。つまり、（ａ）の手法にくらべて（ｑ−１）フ
レーム時間、処理が遅くなる。

（２）演算処理時間 本発明のファジィ制御装置の最大の特長は演算処理が迅
速である、という事である。

そこで、演算処理時間について簡単に考察する。

制御対象の状態変数を入力値Ｘとして、「レベル→時間
変換回路３」に取り込んだ時点から、重心出力ｙが得ら
れるまでの時間は、 「１フレ一ム時間Ｊ　　ｘ　２　＋　「ＭＩＮ回路遅延
」・１ＩＴｌｌニー）−１”ＭＡＸ回路遅延Ｊ−１−ｘ
　　　Ｈである。「１フレ一ム時間」が２倍になってい
るのは、はじめの２段のレジスタにより構成されるＭＩ
Ｎ回路で、１フレーム遅らせる働きを生じさせているか
らである。

ＭＩＮ回路遅延１ｍ１ｎは、１０、。＝１クロックであ
る。

ＭＡＸ回路遅延１ｍＸは、ＭＡＸ回路の段数による。

条件が２つの（第５図に示す）場合は１クロツクである
。条件が７つの場合は、ＭＡＸ回路が３段にナルので１
つ、＝３クロックである。ｌ［［が、−般に　２　ｍ−
１〜２ｓの時、Ｓクロックである。

結局、（１１の演算処理時間は、 ２ｍΔｔ　＋　Δｔ＋１ＩｎａｘΔｔ として表わされる。

具体的な例によって、評価する。メンバシッフ関数の刻
みを２５とする。つまりｍ＝２５とする。

そして、クロック周波数を例えば１２．５ＭＨｚとする
と、クロック周期Δｔ　ｍ＝　３３　ｎ３ｅｃである。

１ｒｎａＸ　＝　３とすると、入力Ｘから出力ｙが求ま
るまでの時間は、４．３μｓｅｃとなる。

また、演算結果ｙが得られる周期はｍΔｔなので、２μ
ｓｅｃ　（５００ｋＨｚ　）　トｆｌル。

通常、ＤＣモータを比例積分制御方式などを用いてコン
ピュータ制御する場合には、くり返し周波数はＩＱＯＨ
ｚ　〜１　ｋＨｚ　テある。

これに比べて本発明の方法が極めて高速である事が分る
。

（ロ）　　効　　　　　果 以上説明したように、従来はコンピュータによる演算に
よっており、これが複雑であるため、処理時間が長大と
なり、ファジィ制御方式は限られた分野のみで応用され
ていた。

本発明は、ファジィ制御装置を完全にハードウェアのみ
で構成するので、極めて高速に演算処理する事ができる
。

単に完全ハードウェア化したという事だけでなく、本発
明では、ファジィ演算におけるメンバシップ関数を、時
間領域に展開するという、新しい考え方により、バイブ
ライン方式によるハードウェア化を可能としており、優
れた高速性を得る事ができる。

従来のように、焼却炉のストーカのように応答速度の遅
いものに限られるということなく、本発明は、広い範囲
にファジィ制御を応用できる可能性を提供する。

たとえば、ロボットや自動化機械におけるモータ制御や
、高速性の要求される画像処理分野などへの応用が期待
される。

【図面の簡単な説明】

第１図は列車速度制御のためのメンバシップ関数例の図
。 第２図はモータへの電流最に関するメンバシップ関数図
。 第３図は速度入力ｖｏに関するファジィ集合図。 第４図はファジィ演算のステップを示す図。 第５図は本発明の構成図。 第６図はメンバシップ関数の時系列表現図。 第７図はメンバシップ関数のデータをアドレス順に記憶
させたメモリとアドレスカウンタを示す図。 第８図はレベル→時間変換回路の構成図。 第９図は本発明の回路構成の各部の時系列波形図。 第１０図はＭＡＸ回路の動作を略示する図。 第１１図はＭＡＸ回路の具体的な構成図。 第１２図はファジィ演算の条件が多数ある場合の構成側
口。 第１３図はより複雑なメンバシップ関数の例を示す図。 １・・・・・・クロック発生回路 ２・・・・・・アドレスカウンタ ３・・・・・・レベル→時間変換回路 ５．７・・・前件のメモリ ６．８・・・後件のメモリ ９〜１２・・・レジスタ １３．１４・・ＭＩＮ回路 １５・・・・・・・・・ＭＡＸ回路 １６・・・・・・・・・総和回路 １７・・・・・・・・・重み和回路 １Ｂ・・・・・・・・・除算回路 第 図 第　　　３　　　図 速度入力Ｖ。に関するファジィ集合 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 　制御対象の現在の出力値であるｘと、制御対象を制御
   するための制御入力ｙを求める、メンバシツプ関数Ａｉ
   、Ｂｉからなる複数個の条件 ＩＦ　ｘ　ｉｓ　Ａｉ　ｔｈｅｎ　ｙ　ｉｓ　Ｂｉに対
   して、ｘとＡｉ、Ｂｉに対してＭＩＮ演算、ＭＡＸ演算
   および重心演算を施すことによりｙを得るフアジイ制御
   則を満足させる装置であり、メンバシツプ関数を時間軸
   に展開された時系列データで表現し、時間軸に展開され
   たメンバシツプ関数の前件Ａｉの時系列データをアドレ
   ス順に記憶する前件メモリ５、７、・・・と、時間軸に
   展開されたメンバシツプ関数の後件Ｂｉの時系列データ
   の値をアドレス順に記憶する後件メモリ６、８、・・・
   と、クロツク信号を生ずるクロツク発生回路１と、フレ
   ーム時間ごとにフレーム先頭指示パルスＱを生じこの瞬
   間からクロツク信号ごとに前件メモリ５、７、・・・及
   び後件メモリ６、８、・・・のアドレスを指定しデータ
   を読出すためのアドレスカウンタ２と、制御対象の現在
   値ｘをフレーム先頭指示パルスＱから数えたクロツクパ
   ルスの番号に変換するレベル→時間変換回路３と、レベ
   ル→時間変換回路３からのタイミング信号Ｒを受けて前
   件メモリ５、７、・・・から読出されたデータを一時格
   納するレジスタ９、１１、・・・と、次のフレーム先頭
   指示パルスを受けた瞬間に前記レジスタ９、１１、・・
   ・のデータを一時的に格納するためのレジスタ１０、１
   ２、・・・と、前記レジスタ１０、１２、・・・のデー
   タと、フアジイ条件後件のメンバシツプ関数を記憶した
   後件メモリ６、８、・・・のデータとを、クロツクごと
   に比較し小さい方の値を出力してゆくＭＩＮ回路１３、
   １４、・・・と、複数のＭＩＮ回路１３、１４、・・・
   の出力をクロツクごとに比較し大きい方の値を出力して
   ゆくＭＡＸ回路１５と、ＭＡＸ回路１５から出力された
   データをクロツクごとに積算し一フレームごとの総和を
   求める総和回路１６と、ＭＡＸ回路１５からクロツクご
   とに出力されたデータとフレーム先頭指示パルスＱから
   のクロツクの番号の積をクロツクごとに積算し一フレー
   ムごとの総和を求める重み和回路１７と、重み和回路１
   ７の演算結果を総和回路１６の演算結果で割り重心ｙを
   求める除算回路１８とより構成される事を特徴とするフ
   アジイ演算装置。