JPH0237824A - 比較器 - Google Patents
比較器Info
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- JPH0237824A JPH0237824A JP18903088A JP18903088A JPH0237824A JP H0237824 A JPH0237824 A JP H0237824A JP 18903088 A JP18903088 A JP 18903088A JP 18903088 A JP18903088 A JP 18903088A JP H0237824 A JPH0237824 A JP H0237824A
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- 238000010586 diagram Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000013139 quantization Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は比較器、詳しくは、アナログ信号をデジタル信
号に変換する並列型Ａ／Ｄ変換器に適用可能な電圧比較
器に関するものである。
号に変換する並列型Ａ／Ｄ変換器に適用可能な電圧比較
器に関するものである。
従来の技術
近年、映像分野においてデジタル信号処理化が進められ
ているが、併せて、これらの電子機器の低消費電力化が
要望されている。このためデジタル信号処理において不
可欠なＡ／Ｄコンバータの低消費電力化が必要になって
きた。
ているが、併せて、これらの電子機器の低消費電力化が
要望されている。このためデジタル信号処理において不
可欠なＡ／Ｄコンバータの低消費電力化が必要になって
きた。
以下に従来の並列型Ａ／Ｄ変換器について説明する。
第２図は従来の並列型Ａ／Ｄ変換器に使用される典型的
な比較器の構成図であり、１．２は電源の正および負側
の各端子、３は比較電圧入力端子、４は出力端子、５は
信号入力端子、６，９は抵抗、１２，１３，１４．１６
はＮＰＮ トランジスタ、１７は電流源である。また、
第３図は第２図に示された比較器を用いて構成された並
列型Ａ／Ｄ変換器の構成図であり、１９は基準電圧源、
２０は基準抵抗列、２１は信号入力端子、２２は比較器
、２３はエンコーダ、２４は出力端子である。
な比較器の構成図であり、１．２は電源の正および負側
の各端子、３は比較電圧入力端子、４は出力端子、５は
信号入力端子、６，９は抵抗、１２，１３，１４．１６
はＮＰＮ トランジスタ、１７は電流源である。また、
第３図は第２図に示された比較器を用いて構成された並
列型Ａ／Ｄ変換器の構成図であり、１９は基準電圧源、
２０は基準抵抗列、２１は信号入力端子、２２は比較器
、２３はエンコーダ、２４は出力端子である。
つぎに、この並列型Ａ／Ｄ変換器および比較器の動作を
説明する。
説明する。
基準抵抗列２０と基準電圧源１９とで比較器列２２の比
較電圧を発生させる。すなわち、基準抵抗列２０の各タ
ップ電圧は基準電圧源１９の電圧を８等分した各電圧に
なる。そして比較器列２２の各比較器の比較電圧入力端
子には基準抵抗列２０の各タップ電圧が加わる。比較器
は第２図に示される構成であり、比較電圧入力端子３の
電圧よりも信号入力端子５の電圧が高い場合にはトラン
ジスタ１３が導通状態になり、トランジスタ１２はカッ
トオフの状態になるので、トランジスタ１４のコレクタ
電流は抵抗９に流れ、比較器出力端子４の電圧は電源端
子１の電圧、すなわち、ハイレベルになる。反対に比較
電圧入力端子３の電圧よりも信号入力端子５の電圧が低
い場合にはトランジスタ１３がカットオフ状態になり、
トランジスタ１２は導通状態になるので、トランジスタ
１４のコレクタ電流は抵抗６に流れ、比較器電圧出力端
子４の電圧は電源端子１の電圧よりもトランジスタ１４
のコレクタ電流の電流値と出力抵抗６の抵抗値の積だけ
低い電圧、すなわち、ローレベルになる。比較器列２２
はその各比較電圧と信号入力端子２１の電圧と比較し、
信号入力端子２１の電圧が比較電圧よりも高いと比較器
の出力がハイレベルとなり、したがって、信号入力端子
２１の電圧レベルに対応した数の比較器出力がそれぞれ
ハイレベルとなる。そして比較器列２２の出力を入力と
するエンコーダ２３は出力がハイレベルの比較器の数に
対応したデジタルコードを発生する。すなわち、出力端
子２４には信号入力端子２１の電圧に対応したデジタル
コードが発生する。
較電圧を発生させる。すなわち、基準抵抗列２０の各タ
ップ電圧は基準電圧源１９の電圧を８等分した各電圧に
なる。そして比較器列２２の各比較器の比較電圧入力端
子には基準抵抗列２０の各タップ電圧が加わる。比較器
は第２図に示される構成であり、比較電圧入力端子３の
電圧よりも信号入力端子５の電圧が高い場合にはトラン
ジスタ１３が導通状態になり、トランジスタ１２はカッ
トオフの状態になるので、トランジスタ１４のコレクタ
電流は抵抗９に流れ、比較器出力端子４の電圧は電源端
子１の電圧、すなわち、ハイレベルになる。反対に比較
電圧入力端子３の電圧よりも信号入力端子５の電圧が低
い場合にはトランジスタ１３がカットオフ状態になり、
トランジスタ１２は導通状態になるので、トランジスタ
１４のコレクタ電流は抵抗６に流れ、比較器電圧出力端
子４の電圧は電源端子１の電圧よりもトランジスタ１４
のコレクタ電流の電流値と出力抵抗６の抵抗値の積だけ
低い電圧、すなわち、ローレベルになる。比較器列２２
はその各比較電圧と信号入力端子２１の電圧と比較し、
信号入力端子２１の電圧が比較電圧よりも高いと比較器
の出力がハイレベルとなり、したがって、信号入力端子
２１の電圧レベルに対応した数の比較器出力がそれぞれ
ハイレベルとなる。そして比較器列２２の出力を入力と
するエンコーダ２３は出力がハイレベルの比較器の数に
対応したデジタルコードを発生する。すなわち、出力端
子２４には信号入力端子２１の電圧に対応したデジタル
コードが発生する。
以上の動作で信号入力端子２１のアナログ信号をデジタ
ル信号に変換して出力端子２４に出力する。
ル信号に変換して出力端子２４に出力する。
発明が解決しようとする課題
しかしながら上記の従来の構成では、比較器の比較電圧
入力端子３にはトランジスタ１４のコレクタ電流の電流
値をトランジスタ電流増幅率で割った電流がトランジス
タ１２のベース電流として流れることになる。この電流
は基準抵抗列２０に流れるためそのタップ電圧の理想値
に対して誤差が生じる。各比較器の比較電圧入力端子３
に流れる電流をＩｂとすると、基準抵抗列２０のタップ
電圧に発生する誤差電圧は次式で表される。
入力端子３にはトランジスタ１４のコレクタ電流の電流
値をトランジスタ電流増幅率で割った電流がトランジス
タ１２のベース電流として流れることになる。この電流
は基準抵抗列２０に流れるためそのタップ電圧の理想値
に対して誤差が生じる。各比較器の比較電圧入力端子３
に流れる電流をＩｂとすると、基準抵抗列２０のタップ
電圧に発生する誤差電圧は次式で表される。
ΔＶ ｒ（ｎ）＝ Ｉｂ −Ｒ・（２Ｎ −ｎ）・ｎ
／２ここでｎは比較器列２２の比較器の端からの番号、
Ｒは基準抵抗列２０を構成する１つの抵抗の抵抗値、Ｎ
はＡ／Ｄ変換器のビット数（第３図の例では３）である
。並列型Ａ／Ｄ変換器が正確に入力信号をデジタル信号
に変換するには基準抵抗列２０のタップ電圧の誤差電圧
を量子化電圧よりも充分に小さ（（実際にはｌ／２程度
以下）する必要がある。そのためには基準抵抗列２０を
構成する各抵抗の抵抗値を充分に小さ（する必要がある
。例えば、電流源を構成するトランジスタ１４の電流値
を１００μＡ、トランジスタ１２の電流増幅率を１００
とすると比較電圧入力端子３には、最大、１μＡの電流
が流れる。Ａ／Ｄ変換器のビット数を８ビツト、量子化
電圧を８ｒｎｖとすると、基準抵抗列２０を構成する１
つの抵抗の抵抗値を０．２４４Ω以下にする必要があり
、基準抵抗列２０には約３２．８ｍＡの電流が流れる。
／２ここでｎは比較器列２２の比較器の端からの番号、
Ｒは基準抵抗列２０を構成する１つの抵抗の抵抗値、Ｎ
はＡ／Ｄ変換器のビット数（第３図の例では３）である
。並列型Ａ／Ｄ変換器が正確に入力信号をデジタル信号
に変換するには基準抵抗列２０のタップ電圧の誤差電圧
を量子化電圧よりも充分に小さ（（実際にはｌ／２程度
以下）する必要がある。そのためには基準抵抗列２０を
構成する各抵抗の抵抗値を充分に小さ（する必要がある
。例えば、電流源を構成するトランジスタ１４の電流値
を１００μＡ、トランジスタ１２の電流増幅率を１００
とすると比較電圧入力端子３には、最大、１μＡの電流
が流れる。Ａ／Ｄ変換器のビット数を８ビツト、量子化
電圧を８ｒｎｖとすると、基準抵抗列２０を構成する１
つの抵抗の抵抗値を０．２４４Ω以下にする必要があり
、基準抵抗列２０には約３２．８ｍＡの電流が流れる。
この様に基準抵抗列２０のタップ電圧の精度を保つため
に大きな電流を流す必要があり、消費電力が太き（なる
という欠点を有していた。
に大きな電流を流す必要があり、消費電力が太き（なる
という欠点を有していた。
本発明は上記従来の問題点を解決するもので、消費電力
の小さい並列型Ａ／Ｄ変換器を提供することを目的とす
る。
の小さい並列型Ａ／Ｄ変換器を提供することを目的とす
る。
課題を解決するための手段
この目的を達成するために本発明は、比較電圧入力端子
に結合された第１のトランジスタのベースに、第２のト
ランジスタのゲート、第３のトランジスタのドレインが
結合され、第２．第３のトランジスタで差動回路を構成
し、第３のトランジスタのゲートを第４のトランジスタ
のベースに結合し、第１．第４のトランジスタをエミッ
タ結合した比較器である。
に結合された第１のトランジスタのベースに、第２のト
ランジスタのゲート、第３のトランジスタのドレインが
結合され、第２．第３のトランジスタで差動回路を構成
し、第３のトランジスタのゲートを第４のトランジスタ
のベースに結合し、第１．第４のトランジスタをエミッ
タ結合した比較器である。
作用
この構成によって、比較器電圧入力端子３に接続された
第１のトランジスタのベース電流にほぼ等しい電流を第
３のトランジスタのドレインから供給することによって
、基準抵抗列のタップ電圧の精度を悪化させることなく
基準抵抗列に流す電流を低減することができる。
第１のトランジスタのベース電流にほぼ等しい電流を第
３のトランジスタのドレインから供給することによって
、基準抵抗列のタップ電圧の精度を悪化させることなく
基準抵抗列に流す電流を低減することができる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。第１図は本発明実施例の比較器の構成図であ
る。第１図において１．２は電源端子、３は比較電圧入
力端子、５は信号入力端子、４は比較器出力端子、６．
９は抵抗、１２゜１３．１４，１５．１６．１８はバイ
ポーラＮＰＮトランジスタ、７．８．１０．１１はＭＯ
Ｓトランジスタ、１７は電流源である。この比較器につ
いて、その動作を説明する。
説明する。第１図は本発明実施例の比較器の構成図であ
る。第１図において１．２は電源端子、３は比較電圧入
力端子、５は信号入力端子、４は比較器出力端子、６．
９は抵抗、１２゜１３．１４，１５．１６．１８はバイ
ポーラＮＰＮトランジスタ、７．８．１０．１１はＭＯ
Ｓトランジスタ、１７は電流源である。この比較器につ
いて、その動作を説明する。
電流源１７とトランジスタ１４，１５．１６は定電流源
回路を構成する。トランジスタ７．８も定電流源回路を
構成するが、トランジスタ８に流れる基準電流はトラン
ジスラダ１８のコレクタ電流の電流増幅重分の１の電流
である。尚、トランジスタ１４．１５．１８に流れる電
流は同じ電流値をとる。第１図では比較器１つであるが
複数個接続して構成可能である。
回路を構成する。トランジスタ７．８も定電流源回路を
構成するが、トランジスタ８に流れる基準電流はトラン
ジスラダ１８のコレクタ電流の電流増幅重分の１の電流
である。尚、トランジスタ１４．１５．１８に流れる電
流は同じ電流値をとる。第１図では比較器１つであるが
複数個接続して構成可能である。
比較器の比較電圧入力端子３には基準抵抗列２０のタッ
プ電圧が加わる。比較電圧入力端子３の電圧よりも信号
入力端子５の電圧が高い場合には、トランジスタ１３が
導通状態になり、トランジスタ１２はカットオフ状態に
なるのでトランジスタ１４のコレクタ電流は抵抗９に流
れ、トランジスタ１２には流れないので比較器出力端子
４の電圧は電源端子１の電圧のハイレベルになる。−方
、比較電圧入力端子３の電圧よりも信号入力端子５の電
圧が低い場合にはトランジスタ１３がカットオフ状態に
なり、トランジスタ１２は導通状態になるのでトランジ
スタ１４のコレクタ電流は抵抗６に流れ、比較器電圧出
力端子４の電圧は電源端子１の電圧よりもトランジスタ
１４のコレクタ電流値と抵抗６の抵抗値との積だけ低い
電圧のローレベルになる。ところでトランジスタ７に流
れるドレイン電流はトランジスタ１４に流れるコレクタ
電流の電流増幅重分の１の電流であり、トランジスタ１
２、あるいは１３が導通状態になるときのベース電流に
相当する。比較電圧入力端子３よりも信号入力端子５の
電圧が高いトランジスタ１１はカットオフ状態になり、
トランジスタ１０が導通状態になるのでトランジスタ７
に流れるドレイン電流はトランジスタ１０を通り電源端
子２に流れる。この時トランジスタ１２はカットオフ状
態にあるためベース電流がなく比較電圧入力端子３より
トランジスタ１２に電流は流れない。又、電圧入力端子
３よりも信号入力端子５の電圧が低いとトランジスタ１
０はカットオフ状態になり、トランジスタ１１は導通状
態になりトランジスタ７に流れるドレイン電流はトラン
ジスタ１２のベースに流れる。この時トランジスタ１２
は導通状態にあり、トランジスタ１４のコレクタ電流の
電流増幅重分の１がベース電流になるがこの電流はトラ
ンジスタ１１のドレイン電流に等しい。したがって比較
電圧入力端子３よりトランジスタ１２に流れる電流は発
生しない。
プ電圧が加わる。比較電圧入力端子３の電圧よりも信号
入力端子５の電圧が高い場合には、トランジスタ１３が
導通状態になり、トランジスタ１２はカットオフ状態に
なるのでトランジスタ１４のコレクタ電流は抵抗９に流
れ、トランジスタ１２には流れないので比較器出力端子
４の電圧は電源端子１の電圧のハイレベルになる。−方
、比較電圧入力端子３の電圧よりも信号入力端子５の電
圧が低い場合にはトランジスタ１３がカットオフ状態に
なり、トランジスタ１２は導通状態になるのでトランジ
スタ１４のコレクタ電流は抵抗６に流れ、比較器電圧出
力端子４の電圧は電源端子１の電圧よりもトランジスタ
１４のコレクタ電流値と抵抗６の抵抗値との積だけ低い
電圧のローレベルになる。ところでトランジスタ７に流
れるドレイン電流はトランジスタ１４に流れるコレクタ
電流の電流増幅重分の１の電流であり、トランジスタ１
２、あるいは１３が導通状態になるときのベース電流に
相当する。比較電圧入力端子３よりも信号入力端子５の
電圧が高いトランジスタ１１はカットオフ状態になり、
トランジスタ１０が導通状態になるのでトランジスタ７
に流れるドレイン電流はトランジスタ１０を通り電源端
子２に流れる。この時トランジスタ１２はカットオフ状
態にあるためベース電流がなく比較電圧入力端子３より
トランジスタ１２に電流は流れない。又、電圧入力端子
３よりも信号入力端子５の電圧が低いとトランジスタ１
０はカットオフ状態になり、トランジスタ１１は導通状
態になりトランジスタ７に流れるドレイン電流はトラン
ジスタ１２のベースに流れる。この時トランジスタ１２
は導通状態にあり、トランジスタ１４のコレクタ電流の
電流増幅重分の１がベース電流になるがこの電流はトラ
ンジスタ１１のドレイン電流に等しい。したがって比較
電圧入力端子３よりトランジスタ１２に流れる電流は発
生しない。
以上の様に比較電圧入力端子３には信号入力端子５の電
圧値が比較電圧入力端子３の電圧値より高（でも、低く
ても比較電圧入力端子３には電流が流れない。従って、
基準抵抗列２ｏに流す電流を充分小さくしても従来のＡ
／Ｄ変換器と同等の精度を保つことが可能になり基準抵
抗列における電力消費を大幅に低減することができる。
圧値が比較電圧入力端子３の電圧値より高（でも、低く
ても比較電圧入力端子３には電流が流れない。従って、
基準抵抗列２ｏに流す電流を充分小さくしても従来のＡ
／Ｄ変換器と同等の精度を保つことが可能になり基準抵
抗列における電力消費を大幅に低減することができる。
発明の効果
本発明によれば、比較電圧入力端子３に結合されたトラ
ンジスタ１２のベースにトランジスタ１０のゲート、ト
ランジスタ１１のドレインを結合してトランジスタ１０
．１１で差動回路を構成し、トランジスタ１１のゲート
をトランジスタ１３のベースに結合し、トランジスタ１
２．１３をエミッタ結合した比較器構成により、比較端
子電圧３を通して流れ込む電流を低減することができ、
したがって、基準抵抗列２０のタップ電圧を保ったまま
で基準抵抗列２２に流す電流を低減することができる。
ンジスタ１２のベースにトランジスタ１０のゲート、ト
ランジスタ１１のドレインを結合してトランジスタ１０
．１１で差動回路を構成し、トランジスタ１１のゲート
をトランジスタ１３のベースに結合し、トランジスタ１
２．１３をエミッタ結合した比較器構成により、比較端
子電圧３を通して流れ込む電流を低減することができ、
したがって、基準抵抗列２０のタップ電圧を保ったまま
で基準抵抗列２２に流す電流を低減することができる。
第１図は本発明の一実施例比較器の構成図、第２図は従
来の比較器の構成図、第３図は並列型Ａ／Ｄ変換器のブ
ロック図である。 １．２・・・・・・電源端子、３・・・・・・比較電圧
入力端子、４・・・・・・比較器出力端子、５・・・・
・・信号入力端子、６，９・・・・・・抵抗、７．８，
１０．１１・・・・・・ＭＯＳトランジスタ、１２．１
３．１４，１５゜１６．１８・・・・・・トランジスタ
、１７・・・・・・電流源、１９・・・・・・基準電圧
源、２０・・・・・・基準抵抗列、２１・・・・・・信
号入力端子、２２・・・・・・比較器列、２３・・・・
・・エンコーダ、２４・・・・・・出力端子。
来の比較器の構成図、第３図は並列型Ａ／Ｄ変換器のブ
ロック図である。 １．２・・・・・・電源端子、３・・・・・・比較電圧
入力端子、４・・・・・・比較器出力端子、５・・・・
・・信号入力端子、６，９・・・・・・抵抗、７．８，
１０．１１・・・・・・ＭＯＳトランジスタ、１２．１
３．１４，１５゜１６．１８・・・・・・トランジスタ
、１７・・・・・・電流源、１９・・・・・・基準電圧
源、２０・・・・・・基準抵抗列、２１・・・・・・信
号入力端子、２２・・・・・・比較器列、２３・・・・
・・エンコーダ、２４・・・・・・出力端子。
Claims (1)
- 所定導電形のトランジスタで構成した第１の差動対と反
対導電形のトランジスタで構成した第２の差動対とを互
いに共通の入力信号でそれぞれ応動させるとともに、前
記第１の差動対の一方の入力端子と前記第２の差動対の
他方の出力電路とを結続した構成をそなえた比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18903088A JPH0831782B2 (ja) | 1988-07-28 | 1988-07-28 | 比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18903088A JPH0831782B2 (ja) | 1988-07-28 | 1988-07-28 | 比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0237824A true JPH0237824A (ja) | 1990-02-07 |
| JPH0831782B2 JPH0831782B2 (ja) | 1996-03-27 |
Family
ID=16234121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18903088A Expired - Lifetime JPH0831782B2 (ja) | 1988-07-28 | 1988-07-28 | 比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831782B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0706263A1 (en) * | 1994-08-31 | 1996-04-10 | Nec Corporation | Comparator circuit operating on variable current |
-
1988
- 1988-07-28 JP JP18903088A patent/JPH0831782B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0706263A1 (en) * | 1994-08-31 | 1996-04-10 | Nec Corporation | Comparator circuit operating on variable current |
| US5642062A (en) * | 1994-08-31 | 1997-06-24 | Nec Corporation | Comparator circuit operating on variable current |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831782B2 (ja) | 1996-03-27 |
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