JPH02373A

JPH02373A - 集積回路メモリ

Info

Publication number: JPH02373A
Application number: JP63255751A
Authority: JP
Inventors: Albert Bergemont; アルベール　ベルジュモン
Original assignee: SGS Thomson Microelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1987-10-09
Filing date: 1988-10-11
Publication date: 1990-01-05
Also published as: DE3852860D1; FR2621737A1; EP0313427A1; EP0313427B1; KR890007427A; FR2621737B1; DE3852860T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、半導体基板内に集積化された電子回路を備え
るメモリに関するものである。さらに詳細には、本発明
は、メモリセルにフローティングゲートトランジスタが
設けられているメモリに関する。本発明は、特に、同一
のチップ内に集積化されるメモリセルの数を増加させる
とともに、これらメモリセルを再度プログラムするため
に、既にプログラムされている情報を消去する際の消去
特性を向上させることを目的とする。

従来の技術フローティングゲートトランジスタが設けられたメモリ
セルを備えるメモリには２つのタイプがある。第１のタ
イプでは、メモリは電気的にプログラムされるが、消去
は光学的にしか行うことができない。消去にあたっては
、メモリ全体に約３０分間紫外線を照射するだけでよい
。すると、トランジスタのフローティングゲートに電荷
として蓄積されることによってメモリセルに記憶された
全情報が消去される。この第１のタイプのメモリはＥＰ
ＲＯＭと呼ばれているが、２つの欠点を有する。第１に
、１回の消去に３０分の時間を要するためにこのメモリ
の消去は容易でなく、従ってこのメモリをマイクロプロ
セッサのＲＡＭとして使用することはできない。第２に
、メモリに紫外線を照射するためには、チップの表面に
、紫外線を透過させるとともにこのチップを機械的に保
護する石英の窓を設ける必要がある。この窓を設けるに
はコストがかかる。従って、実際にはこの第１のタイプ
のメモリはどちらかというと石英の窓なしで使用されて
いる。−度だけプログラム可能なメモリの分野において
は、上記のメモリの代わりに、記憶されている情報が２
つの直交した導電線の間に位置するフユーズ（またはダ
イオードの弱接合）の溶断状態または初期状態の形で記
憶されるフユーズ付メモリが使用されている。

フローティングゲートトランジスタを備える別のタイプ
のメモリはＥＥＰＲＯＭと呼ばれている。

このメモリにおいては、記憶されている情報を電気的に
消去することができる。このタイプのメモリの内部では
、情報がバイトごとに配列されている。１バイトごとの
消去とメモリ全体の消去のいずれにするかを選択するこ
とさえ可能である。このタイプのメモリをＲＡＭとして
使用する場合には、１バイトごとの消去を実行するのが
好ましい。

このメモリのメモリセルに対して実行することのできる
書き込み／読み出しサイクルの回数は約１００、０００
回である。たいていの場合、各メモリセルは例えばＰチ
ャネルの半導体基板内に集積化されたＮチャネルのフロ
ーティングゲートトランジスタを備えている。このトラ
ンジスタは、ソースがゼロ電位に接続され、ドレインが
ビット線からパワーを供給される正電位に接続されてい
る。また、このトランジスタの導電チャネルの上方でフ
ローティングゲートに重ねられている制御ゲートは、ビ
ア）線に垂直なワード線に接続されている。

プログラム操作と消去操作を効果的に行うためには、こ
のようなトランジスタのドレインが実際に制御用トラン
ジスタに直列に接続されている必要がある。制御用トラ
ンジスタのソースはフローティングゲートトランジスタ
のドレインに接続されており、制御用トランジスタのド
レインはビット線に確かに接続されている。制御用トラ
ンジスタの制御ゲートは、プログラムの際に選択電位が
印加されるいわゆる制御線に接続されている。このタイ
プのメモリセルに関しては、シーク（ＳＥＥＫ）が最近
にｌ５ｓｅｃコングレス（１９８７年）で発表した［二
重多結晶シリコン技術を用いたフラッシュＥＰ　ＲＯＭ
（Ｆｌａｓｈ　［ＥＰＲＯＭ　Ｕｓｉｎｇ　Ｄｏｕｂｌ
ｅ　Ｐｏ１ｙｓｔｌ＋ｃｏｎＴｅｃｈｎｏｌｏｇｙ）　
Ｊというタイトルの論文（会議の要釣果７６ページ）に
記載されている。この論文には、１つのメモリセルをプ
ログラムするにあたって、このメモリセルに接続された
ビット線に約８ボルトのバイアス電圧を印加し、この同
じメモリセルのフローティングゲートトランジスタの制
御ゲートに達するワード線には約１２．５ボルトのバイ
アス電圧を印加する必要があることが記載されている。

プログラムされるトランジスタのソースは接地しな（で
はならない。プログラムされるメモリセルの制御用トラ
ンジスタを通る制御線にパルスを印加スると、このメモ
リセルのフローティングケートトランジスタに上記電位
が印加される。このような条件のもとで、このトランジ
スタの導電チャネルは飽和し、ホットキャリア（ここで
考えているＮチャネルの場合には電子）が励起されてそ
の一部に導電チャネルとフローティングゲートの間に設
けられたＳｉ／ＳｉＯ２のバリヤを越えるのに十分なエ
ネルギが与えられる。このようにして、ホットキャリア
がフローティングゲートにトラップされる。上記のプロ
グラム電圧を取り去ると、フローティングゲートにトラ
ップされていた電子は自身の運動エネルギしかなくなる
ためにもはやフローティングゲートから飛び出すことは
ない。電子自身の運動エネルギは、フローティングゲー
トから飛び出すのに十分なエネルギではない。電子が存
在しているために、導電チャネル内に遮断電場が発生す
る。

このメモリセルの読み出しを行いたい場合には、このメ
モリセルに接続されたビット線に正電位を供給し、読み
出しパルスをこのメモリセルに接続されたワード線に印
加する。この電気パルスによってワード線に発生した電
場はトラップされた電子による電場に対抗できるほど大
きくはないため、上記のようにしてプログラムされたフ
ローティングゲートトランジスタの導通状態（または遮
断状態）はこの操作によって変化しない。このトランジ
スタが導通したときにフローティングゲートにトラップ
されていなかった電荷のみを測定することにより、この
トランジスタのプログラム状態を知ることができる。こ
の目的で、関係するビット線のバイアス回路における電
圧降下を利用する。

消去を行うには、消去するフローティングゲートトラン
ジスタのドレインとソースに高電圧（例えば２０ボルト
）を印加し、一方、フローティングゲートトランジスタ
の制御ゲートに達するワード線をゼロ電位にするだけで
よい。この条件で、大きな逆電場がトランジスタ内に発
生する。この逆電場によって、トラップされたキャリア
がトランジスタのドレインまたはソースの方向に向かっ
て移動する。適当な制御線を選択することにより、トラ
ンジスタのソースが相互に接続された所定数のメモリセ
ルに対してのみ消去を行うことができる。

発明が解決しようとする課題しかし、この第２のタイプの集積回路メモリには、制御
用トランジスタが存在していることに関係した大きな欠
点がある。というのは、この制御用トランジスタが各メ
モリセル内で大きなスペースを占めているからである。

この結果、同一の半導体チップ上に集積化することので
きるメモリセルの数が制限される。実際には、中程度の
複雑さの製造方法を用いた場合に約１００〜１５０平方
ミクロンのサイズのメモリセルが得られる。メモリセル
のサイズを小さくするためには、フローティングゲート
トランジスタの７０−ティングゲートと導電チャネルの
間のカップリング面積を小さくする必要がある。カップ
リング面積を小さくするとこのトランジスタの導電チャ
ネルの導通条件が変化するため、トンネル酸化物と呼ば
れるゲート酸化物層の厚さを８０〜１００人未満にまで
薄くする必要がある。ところで、この厚さを薄くするの
は２つの理由で極めて難しい。第１に、欠陥の密度が大
きくなり、高品質製品の生産効率が低下する。第２に、
フローティングゲートにトラップされる電荷、すなわち
電子が減少する。というのは、電子が自身の運動エネル
ギによりゲート酸化物層の厚さによるバリヤをわずかに
越えるからである。するとメモリセルに記憶されていた
情報が少しずつ消えてゆく。実際には、この減衰プロセ
スが約１０年かけて起こると現在のところ推定されてい
る。

しかし、ゲート酸化物層をより薄くすると、この電荷保
持時間は著しく短くなるであろう。シークが説明した上
記のメモリセルでは、フローティングゲートトランジス
タのフローティングゲートを、ワード線を形成する制御
ゲートに垂直に、しかもこの制御ゲートの下にのみ位置
させたメモリセルを製造することにより、上記の欠点の
一部を解決することができる。２つの隣接したメモリセ
ルは、読み出しの間、ゼロ電位に接続された共通のソー
ス接続線の両側にそれぞれ対称に配置されている。

このメモリセルのアーキテクチャに特有なこの接続方式
では、プログラム時に欠点が現れる。アドレスされない
フローティングゲートトランジスタのドレインとソース
の間に存在する容量によってこれら２つの領域の間に電
流のリークが起こる。

この電流リークは少ないが、ドレインが同一のビット線
に接続されているメモリセルの数が増加するにつれてこ
の電流リークを考慮する必要が出てくる。この数が大き
すぎると、ビット線から供給されるプログラム電圧は維
持されずに低下する。

するとプログラムの実行が不可能になる。

さらに、積層された多結晶シリコン層内にフローティン
グゲートトランジスタの２つのゲートを形成する技術を
利用する場合には、これらフローティングゲートトラン
ジスタのフローティングゲートの幅を３回規定する必要
がある。実際、第１回目の規定操作は、いわゆるポリル
ベルにこのフローティングゲートを形成する際に実行さ
れる。

第２回目の規定操作は、ポリルベルと、ワード線を形成
するのに使用されるポリ２と呼ばれる第２の多結晶シリ
コン層との間に位置すべきいわゆる層間酸化物層を規定
する際に実行される。第３回目の規定操作は、ワード線
をストリップ状にする際に実行される。これら３回の連
続した規定操作は互いに整合するように実行する必要が
ある。

これら３回の規定操作で使用される異なるマスクのアラ
インメントの公差は、有効な長さの導電チャネルを得る
のに非常に重要である。というのは、導電チャネルの長
さに関連する製造プロセスにおいて多数の操作が連続的
に実行されるためこの長さをうま（制御することができ
ないからである。

本発明の目的は、上記の問題点を解決して、アラインメ
ントの問題と、制御用トランジスタが存在していること
に関する空間占有率の問題がなくなるような、メモリセ
ルのフローティングゲートトランジスタの好ましいアー
キテクチャを提供することである。

課題を解決するための手段簡潔には、本発明では、フローティングゲートトランジ
スタは、制御ゲートが部分的にこのトランジスタの導電
チャネルを制御する構造になっている。読み出しが実行
されるときには、この制御ゲートにより制御される部分
がトランジスタをオンにする。しかし、このトランジス
タは、この部分に直列に設けられていてフローティング
ゲートによって制御される導電チャネルの別の部分によ
る可能化されなければオンにはならない。これとは逆に
、プログラムを行うためにこの制御ゲートに高電圧を印
加すると、選択されたメモリセルの導電チャネル全体が
飽和することがわかる。ホットキャリア、すなわちＰ型
基板の場合の電子は、容易にフローティングゲートに向
かって移動する。

そこで、本発明によれば、半導体基板内の集積回路用で
あり、メモリセルがフローティングゲートトランジスタ
を備え、このフローティングゲートはこのトランジスタ
の導電チャネルとこのトランジスタの制御ゲートの間に
配置され、このフローティングゲートは単独で上記導電
チャネルの少なくとも一部の真上に延在し、この一部は
、導電チャネルの導電方向に沿って、フローティングゲ
ートの真上に位置する導電チャネルの別の部分と直列に
設けられているタイプのメモリであって、上記メモリセ
ルが、フローティングゲートを形成するための多結晶シ
リコン線と制御ゲートを形成するための多結晶シリコン
線が交差することにより生成されるネットワークにより
規定され、上記多結晶シリコン線は互いにほぼ直交して
おり、制御ゲート用の上記多結晶シリコン線は上記導電
チャネルに平行であることを特徴とするメモリが提供さ
れる。

本発明は、添付の図面を参照した以下の説明によってさ
らによく理解できよう。なお、図面は単に例として示し
ただけであって、本発明の範囲が図面に記載の実施例に
限定されることはない。

実施例第１図と第２図は本発明の集積回路メモリの図である。

第２図は、第１図のメモリセルの線Ａ−八による断面図
である。半導体基板１内にメモリセル２．３．４が形成
されている。これらメモリセルのおのおのはフローティ
ングゲートトランジスタを備えている。フローティング
ゲート、例えばメモリセル２のトランジスタのフローテ
ィングゲート５は、このトランジスタの導電チャネル６
と制御ゲート７の間に設けられている。このトランジス
タは、ドレイン領域８とソース領域９も備えている。本
発明の特徴は、制御ゲート７が単独で導電チャネル６０
部分ｌＯの真上に延在している点にある。部分１０は、
この導電チャネルに沿った方向に、この導電チャネルの
別の部分１１と直列に設けられている。この部分１１は
フローティングゲート５の真上に位置する。この特徴は
、ソース領域９の（図面における）左端部が部分１０の
縁に接しており、部分１１の縁部には接していないこと
を見ることによりはっきりとわかる。

のちに詳しく説明することになる製造プロセスの段階で
はあるが部分的に従来のプロセスの段階と似ている段階
を除くと、本発明のメモリの製造方法には、ポＩＪ　ｌ
多結晶シリコン層を形成し、層間酸化物層１３を形成し
た後であり、かつ第２レベルのポリ２多結晶シリコン層
１４を形成する前に、レジスト層１２を挿入する段階（
斜線部分）が含まれている。ポリルベルは、フローティ
ングゲート５を画成するのに用いられる。レジスト１２
からなるマスクは、フローティングゲートトランジスタ
のドレイン領域８とソース領域９にＮ＋型不純物をイオ
ン注入１５によって打ち込む際に役立つ。

例えば、Ｎ＋型不純物はリンの粒子であり、この粒子が
約１３ＱｋｅＶのエネルギで打ち込まれる。

その結果、これら領域は不純物原子の濃度が１立方セン
チメートルあたり１０１９〜１０２０個になる。このイ
オン注入の後、レジスト層１２を除去して残りの製造プ
ロセスを従来通り実行する。

本発明のメモリセルは以下のように動作する。

メモリセル２がプログラムされるときには、ビット線と
して機能するこのメモリセルのトランジスタのドレイン
８が高電位、例えば８ボルトにされる。これとは逆に、
このトランジスタのソース９は０ボルトにされる。プロ
グラムは、高電位、例えば１２ボルトをこのトランジス
タ２に接続されたワード線１４に印加することによって
実現される。

この高電位を印加することによって、導電チャネル６の
導通状態が、ドレイン８に近くフローティングゲート５
の真上の部分１１において少なくとも飽和する。この条
件のもとで、ソース９からのホットキャリア、すなわち
電子には、この部分１１に垂直な方向の大きな運動エネ
ルギが与えられる。

電子の中には、フローティングゲート５の下に位置する
ゲート酸化物層１６を通過してこのフローティングゲー
トに集まるのに十分な程度のエネルギを与えられるもの
がある。

しかし、このプログラムは、ソース１７がやはりゼロ電
位にされた隣りのトランジスタ４に対してはなされない
ことがわかる。というのは、使用されている電圧のため
に、ドレイン領域８の近傍でのみ飽和が起こるからであ
る。これら２つのトランジスタの導電チャネルが飽和し
たときに拡がっているキャリア濃度の輪郭線１８．１９
は、当然ドレイン領域８に対して対称である。ところで
、トランジスタの導電チャネル６の部分１１に直列に設
けられた部分１０は、ドレイン領域８とは対称になって
いない。実際、部分ｌＯは、横にずらされ、すなわち平
行移動されており、ドレイン領域に対してメモリセルの
分布が非対称になっている。この結果、ホットキャリア
は、トランジスタ４の導電チャネルから出るとドレイン
領域の近傍でしか移動することができない。この場合、
ホットキャリアは、ワード線１４上の、このワード線が
隣接したトランジスタの導電チャネルを制御する位置に
直接到達する。このワード線１４には小さなリーク電流
が流れる。しかし、結局はメモリセル４はプログラムさ
れない。これがまさしく望んでいたことである。

第１図のメモリセル２の下方に位置するメモリセル３の
ほうは、ワード線に高電位が印加されずにゼロ電位にさ
れるためプログラムすることはできない。メモリセル３
の位置では、トランジスタの導電チャネルの部分１０が
トランジスタ３のワード線の電圧によってオフにされる
ために飽和現象は起きない。従って、トランジスタ３は
オン状態ではなく、飽和状態ではない。この位置で、電
子はその場にとどまりソース領域９を離れることができ
ない。

続く第３図〜第７図は、本発明のメモリセルの製造プロ
セスの好ましい各段階を示す図である。

この図面には、特に、フローティングゲートトランジス
タのソース領域を形成するための境界線２０（第１図）
が示されている。この境界線があると、これらトランジ
スタの制御ゲートが導電チャネルを制御することのでき
る部分１０が存在できる。しかし、集積回路の基本パタ
ーンには繰り返し特性があるために、トランジスタのソ
ース領域とドレイン領域が隣接したトランジスタのソー
ス領域とドレイン領域に変換されることがわかる。例え
ばＰ型の基板ｌ上において、メモリのメモリ面の領域に
は、まず最初に、基礎酸化物層２１と呼ばれる最初の酸
化物層が形成され（第３図）、次に、窒化シリコンＳｉ
３Ｎ、の層２２が堆積される。第１回目のフォトマスク
操作２３により、厚い絶縁性酸化物領域２４を画成する
。窒化シリコンを厚さ方向にエツチングし、次に厚い酸
化物領域２４を成長させる（第４図）。厚い酸化物領域
２４が成長しているとき、酸化物層２１は窒化シリコン
層２２が基板１に機械的破壊効果を誘起するのを防止す
る。実際には、絶縁性酸化物領域２４は例えば４０００
人の厚さにすることができる。窒化シリコン層２２は、
酸化物バリヤとして機能する。

次に、酸化物層２１と窒化シリコン層２２を除去して、
次いでく第５図ａと第５図ｂ）ゲート酸化物層２５を全
メモリ面の上に形成する。「ａ」の付いた図面は、第１
図のメモリ面の線Ａ−Ａによる断面図である。「ｂ」の
付いた図面は、線Ｂ−Ｂによる断面図である。ゲート酸
化物層２５の厚さは１００〜１５０人であることが好ま
しい。これが標準的な厚さであり、厚さは容易に制御す
ることができる。

実際、メモリセルから制御用トランジスタが除去されて
いるため、集積度を上げるにあたってフローティングゲ
ートトランジスタのサイズを犠牲にする必要はなく、従
ってそのゲート酸化物層の厚さを犠牲にする必要はない
。しかし、技術が発展したときには、この改良法をより
薄い酸化物層に対して継続して使用することができよう
。ゲート酸化物層２５を形成した後、第１の多結晶シリ
コン層２６、すなわちポリ１層をメモリセル全の上に堆
積させる。次に例えばＰ　０Ｃ１３をドーピングするこ
とによって、ポＩＪ１層２６の導電率を大きくすること
ができる。ドーピング操作２７は、メモリ面の全体に対
して実行される。このドーピング操作が終了すると、層
間酸化物層２８が形成される。この層はドーピング操作
２７後に形成されるため、第５図ａと第５図すでは点線
で描かれている。

第２回目のフォトマスク操作では、レジストを用いてポ
リ１層２６をストリップ状にエツチングする。ストリッ
プは、例えば第１図の位置２９に現れる。ポリ１層２６
がストリップ状にエツチングされることは、第６図、特
に第６図すにおいて層２９が厚い酸化物層２４の上に現
れることに見ることができる。不必要と思われる位置に
この暦２９が存在している理由は以下の通りである。す
なわち、フローティングゲートを閉じた面として直接に
形成すると、この面の輪郭が本方法の他の段階を実行す
るにつれて丸くなる。結局、フローティングゲートはも
はや鋭い角をもたず、丸い角になる。この結果として、
２つのゲート、すなわちフローティングゲートと制御ゲ
ートの間のカップリング面積が制限され、メモリセルの
効果的な動作が妨げられる。ストリップ２９をエツチン
グするときに、ゲート酸化物層２５をエツチングするこ
となく層間酸化物層２８とポリ１層２６をエツチングす
ることが可能である。結局、ストリップ２９はメモリセ
ルのトランジスタの導電チャネルの部分１１に対応する
。

ポリ１層２６のエツチングの終了後、レジスト層３０を
第３回目のフォトマスク操作で形成する。このレジスト
層３０は、一方の側部２０が、制御ゲートの制御に用い
られることになる導電チャネルの部分１０の境界を規定
している。レジスト層３０を形成するのに使用されたマ
スクの他方の側の側部３１は、ス）　ＩＪツブ２９の上
で中間位置まで達していなくてはならない。側部３１の
位置調整は高い精度で行う必要はない。さらに、側部２
０の位置もそれほど重要ではないことがわかる。レジス
ト層３０を形成した後、ドレイン領域８とソース領域９
をイオン注入操作により形成する。このイオン注入によ
り、ポリ１のストリップ２９ならびにレジスト層３０の
側部２０がセルファライン状態になる。

このイオン打ち込みの後、レジスト層３０を除去し、ポ
リ１の側部３２と３３を酸化させる（第７図ａ）。

必要であれば、側部３２の酸化を利用して、ポリ１のス
トリップ２９が画成されたときに過度にエツチングされ
た可能性のあるゲート酸化物層の厚さを再調整すること
ができる。次に、ポリ２層３４を堆積させ、ポリ１層の
場合と同様にしてドーピング操作３５を行う。別のフォ
トマスク操作によってポリ２層３４を画成し、エツチン
グする。しかし、このエツチングは、ポリ１層２６と同
時に層間酸化物層２８をエツチングするためにより深（
する。すると、ポリ１層の輪郭が最終的に鋭角になる。

第７図ａと第７図すは、それぞれ、このエツチングが終
了した後のメモリセルの表面の状態を表す図である。線
Ｂ−Ｂによる断面図にはもはやポリ２層３４がない。線
Ａ−Ａによる断面図では、ポリ２層３４が所々でワード
線１４を構成していて制御ゲートとして作用する。本方
法の残りの段階は従来と同じであるため、ここでは詳し
く説明する必要がなかろう。

しかし、この従来と同じ操作において、のちの段階で、
トランジスタの活性領域８．９に垂直にメタライズビッ
ト線３６を形成することが知られている。上記の従来の
方法では、メタライズビット線と活性領域の接触点の数
を減らすため、隣接したメモリセルのフローティングゲ
ートトランジスタ同士をドレイン（または、極性に応じ
てソース）を介して相互に接続する。従って、隣接した
２つのトランジスタに対しては３つのコンタクトが必要
とされる。つまり、メモリセルの数の１．５倍のコンタ
クトが必要である。本発明のメモリセルの実施例の特殊
な構造のために、ある１つのトランジスタのドレインは
横に隣接したトランジスタのソースとなっている。逆の
こともまた同様に成り立つ。ドレイン領域とソース領域
は、互いに平行にメモリ面を貫通している。さらに、ド
レイン領域８とソース領域９は厚い酸化物領域によって
妨げられることなく全メモリ面を貫通しているため、メ
タライズビット線を長い間隔でこれら活性領域８．９に
接続することが可能になる。例えば、メタライズビット
線を１６個または３２個のメモリセルごとにコンタクト
３７に接続するだけで十分である。

メモリ内でコンタクトが占有することにより失われるス
ペースを考慮すると、制御用トランジスタが存在してい
ないことに関係する上記の特徴は集積度を上げるには極
めて好ましい。

【図面の簡単な説明】

第１図は、本発明のメモリの概略図である。第２図は、第１図の半導体基板の特徴的な領域の断面図
である。第３図、第４図、第５図ａ１第５図ｂ１第６図ａ、第６
図ｂ、第７図ａ、第７図すは、本発明のメモリのメモリ
面の異なる部分における異なる製造段階での断面図であ
る。（主な参照番号）１・・半導体基板、２．３．４・・メモリセル、５・・フローティングゲート、６・・導電チャネル、　　７・・制御ゲート、８・・ド
レイン領域（ビット線）、９．１７・・ソース領域、１２．３０・・レジスト層、　１３・・層間酸化物層、
ｌ４・・ポリ２層（ワード線）、１５・・イオン注入、１６．２５・・ゲート酸化物層、２１・・酸化物層、　　　　２２・２３・・フォトマスク操作、２４・・厚い酸化物領域、　２６・・ポリ１層、２７．
３５・・ドーピング操作、２８・・中間酸化物層、　　２９・・ストリップ、３６
・・メタライズビット線、３７・・コンタクト・窒化シリコン層、代理人

Claims

【特許請求の範囲】

（１）半導体基板内の集積回路用であり、メモリセルが
フローティングゲートトランジスタを備え、このフロー
ティングゲートはこのトランジスタの導電チャネルとこ
のトランジスタの制御ゲートの間に配置され、このフロ
ーティングゲートは単独で上記導電チャネルの少なくと
も一部の真上に延在し、この一部は、導電チャネルの導
電方向に沿って、フローティングゲートの真上に位置す
る導電チャネルの別の部分と直列に設けられているタイ
プのメモリであって、上記メモリセルが、フローティン
グゲートを形成するための多結晶シリコン線と制御ゲー
トを形成するための多結晶シリコン線が交差することに
より生成されるネットワークにより規定され、上記多結
晶シリコン線は互いにほぼ直交しており、制御ゲート用
の上記多結晶シリコン線は上記導電チャネルに平行であ
ることを特徴とするメモリ。
（２）上記フローティングゲートに対して鉛直な位置に
ある上記導電チャネルの幅が、２つの厚い酸化膜領域に
よって決まることを特徴とする請求項１に記載のメモリ
。
（３）上記メモリセルが複数の行と列に分割されており
、列のメモリセルは２つの隣接した領域によって分離さ
れ、これら領域には、それぞれ、制御ゲートが上に載せ
られたフローティングゲートと、制御ゲートのみとが配
置されていることを特徴とする請求項１または２に記載
のメモリ。
（４）上記メモリセルのドレイン領域とソース領域に接
続されたメタライズビット線を備え、該メタライズビッ
ト線は、最大で全体の１／４の数のメモリセルに接続さ
れていることを特徴とする請求項３に記載のメモリ。
（５）上記フローティングゲートの角が鋭角であること
を特徴とする請求項１または２に記載のメモリ。
（６）上記ドレイン領域とソース領域が、互いに平行に
上記メモリのメモリセル面を貫通していることを特徴と
する請求項３に記載のメモリ。